JP5423941B2 - 記憶素子およびその製造方法、並びに記憶装置 - Google Patents
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図1は、本発明の第1の実施の形態に係る記憶素子10の断面構成を表すものである。この記憶素子10は、例えばシリコン基板からなる基板1上に、下部電極2、記憶層3および上部電極4をこの順に積層した構造を有する。下部電極2は、基板1上に形成された絶縁層5の開口内に埋設されている。記憶層3は、本実施の形態では、下部電極2上に形成された高抵抗層3Aと、この高抵抗層3A上に形成されたイオン源層3Bとにより構成されている。
実施例1として、前述した方法により、記憶素子10を作製した。すなわち、シリコンウエハ上に酸化珪素から成る絶縁層5を形成し、この絶縁層5に0.3μmφの円形のパターンの開口を形成した。次いで、絶縁層5の開口内をWにより埋めて、厚さ20nmの下部電極2を形成した。
記録時電圧 3V
記録時電流 150μA
次に、高抵抗層3Aの厚さを変化させて複数の記憶素子10を形成した。これらを用いて実験1と同様に、それぞれ最短書き込み可能パルス幅を調べた。その結果を図7に示す。ここでは、第1GdCu膜と第2GdCu膜との厚さは等しくした。GdCu膜の厚さが3倍になると、熱処理によって記録可能最短パルス幅は1桁長くなっている。このように高抵抗層3Aが厚くなる場合に比べて、酸素拡散によってイオン源層3Bが酸化されて実質的に酸化物層が厚くなる場合の影響が非常に大きいことが分かった。
次に、上記実施例と同じ0.3μmφの記憶素子10において、単層のGd層を酸化して高抵抗層3Aとした場合、酸化前のGd層の膜厚をパラメータとしたときの記録閾値の変化を調べた。図8はその結果を表すものである。メモリセルの電源電圧を3Vとした場合、これを超えると記録不可能となるので、記録閾値は3V以下が望ましく、膜厚としては3.8nmが上限となる。
Claims (6)
- 第1電極上に高抵抗層、イオン源層および第2電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子であって、
前記高抵抗層は金属元素の酸化層の積層構造を有し、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるような、厚さ方向の酸素濃度勾配を有する
記憶素子。 - 前記高抵抗層は、希土類元素を含む
請求項1に記載の記憶素子。 - 前記イオン源層は、S,SeおよびTeのうちの少なくとも1種と、一種類以上の金属元素とを含む
請求項1に記載の記憶素子。 - 前記第2電極がイオン源層を兼ねている
請求項1に記載の記憶素子。 - 第1電極上に高抵抗層、イオン源層および第2電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子の製造方法であって、
前記高抵抗層を酸化条件の異なる金属元素の酸化層の積層構造とし、前記高抵抗層の厚さ方向に酸素濃度勾配を設けると共に、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるようにする
記憶素子の製造方法。 - 第1電極上に高抵抗層、イオン源層および第2電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するためのパルス印加手段とを備えた記憶装置であって、
前記記憶素子の高抵抗層は金属元素の酸化層の積層構造を有し、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるような、厚さ方向の酸素濃度勾配を有する
記憶装置。
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