JP4529654B2 - 記憶素子及び記憶装置 - Google Patents

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Description

本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ３結晶材料を、ＳｒＲｕＯ３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子や、結晶酸化物材料を用いた記憶素子は、抵抗のオン・オフ比、即ち低抵抗状態の抵抗値（オン抵抗）と高抵抗状態の抵抗値（オフ抵抗）との比が、非常に大きく、例えば４桁以上もある。
そして、このように抵抗のオン・オフ比が非常に大きい記憶素子に対して、短い電圧パルスを印加した場合には、それらの抵抗値の中間値をとる場合がある。
記憶素子の抵抗値が中間値をとると、読み出し時にデータ識別のマージンが低下するだけでなく、記録や消去の閾値電圧が変動して、情報の記録・消去を安定して行うことができなくなる、という問題を有している。
上述した問題の解決のために、本発明においては、情報の記録・消去を安定して行うことができる構成の記憶素子及びこれを用いた記憶装置を提供するものである。
本発明の記憶素子は、第１の電極と第２の電極との間に、記憶層が挟まれて構成され、記憶層と接する層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれ、記憶素子に電圧を印加することにより、記憶素子の抵抗が変化して情報の記録が行われ、記憶素子の抵抗値が高い状態を消去状態と定義し、抵抗値が低い状態を記録状態と定義したとき、記憶層側が正に、記憶層と接する層側が負になるように記憶素子に電圧を印加して記憶素子を記録状態から消去状態に変化させる過程において、消去状態への変化が終了したときに到達する記憶素子の抵抗値を、前記過程の終了時の抵抗値と定義すると、記憶素子に印加する電圧の絶対値の大きさを増大させていったときの、前記過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である特性を有するものである。
上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に記憶層が挟まれて構成され、記憶層と接する層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれているので、記憶層の抵抗状態が変化することを利用して、情報を記録することが可能になる。
具体的には、例えば、一方の電極側に正電位を印加して記憶素子に電圧をかけると、Ｃｕ，Ａｇ，Ｚｎがイオン化して記憶層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶層中に留まり絶縁膜の不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、元の状態に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
即ち、記憶素子に電圧を印加することにより、記憶素子の抵抗が変化して情報の記録が行われる。
そして、記憶素子の抵抗値が高い状態を消去状態と定義し、抵抗値が低い状態を記録状態と定義したとき、記憶層側が正に、記憶層と接する層側が負になるように記憶素子に電圧を印加して記憶素子を記録状態から消去状態に変化させる過程（以下、消去過程とする）において、消去状態への変化が終了したときに到達する記憶素子の抵抗値を、前記過程の終了時の抵抗値と定義すると、記憶素子に印加する電圧の絶対値の大きさを増大させていったときの、前記過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である特性を有することにより、記憶素子に印加される電圧の変動による消去過程終了時の記憶素子の抵抗値の変動を小さく抑制することができる。これにより、消去状態の抵抗−電圧特性の変動を抑制して、次回の消去状態から記録状態に変化させる過程（以下、記録過程とする）の閾値電圧の変動を抑制することができることから、情報の記録・消去を繰り返し安定して行うことができる。
本発明の記憶装置は、第１の電極と第２の電極との間に、記憶層が挟まれて構成され、記憶層と接する層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれ、記憶素子に電圧を印加することにより、記憶素子の抵抗が変化して情報の記録が行われ、記憶素子の抵抗値が高い状態を消去状態と定義し、抵抗値が低い状態を記録状態と定義したとき、記憶層側が正に、記憶層と接する層側が負になるように記憶素子に電圧を印加して記憶素子を記録状態から消去状態に変化させる過程において、消去状態への変化が終了したときに到達する記憶素子の抵抗値を、前記過程の終了時の抵抗値と定義すると、記憶素子に印加する電圧の絶対値の大きさを増大させていったときの、前記過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である特性を有する記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
上述の本発明の記憶装置の構成によれば、上述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電圧を印加して電流を流し、情報の記録や情報の消去を行うことができる。
上述の本発明の記憶素子及び記憶装置において、記憶素子が、記憶層と接する層に、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素が含まれている構成とすることが可能である。
このような構成としたときには、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素（カルコゲン元素）が、Ｃｕ，Ａｇ，Ｚｎのイオン化を促進する性質を有することから、比較的低い電圧を印加しても記録を行うことが可能になる。
上述の本発明の記憶素子及び記憶装置において、記憶素子が、記憶層側が正に、記憶層と接する層側が負になるように記憶素子に電圧を印加したときの、記憶素子に印加される電圧の絶対値が大きいほど、記憶素子の消去状態の抵抗値が減少する特性を有する構成とすることが可能である。
このような構成としたときには、記憶素子に印加される電圧の絶対値が大きいほど、記憶素子の消去状態の抵抗値が減少する特性を有することによっても、記憶素子に印加される電圧の変動による消去過程終了時の記憶素子の抵抗値の変動を小さく抑制することができ、これにより前述した記録過程の閾値電圧の変動を抑制することができる。
本発明の記憶素子によれば、記憶素子に対して、情報の記録・消去を、繰り返し安定して行うことができる。
また、比較的小さい電圧でも、ほぼ確実に消去過程を終了させることが可能になり、比較的小さい電圧や短い電圧パルスでも、情報の記録・消去を安定して行うことができる。
これにより、記憶素子に印加する電圧を小さくして消費電力を低減することや短時間で記録・消去を行うことができる。
さらに、記憶素子の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
従って、本発明により、情報の記録・消去を安定して行うことができ、消費電力が低減され、高速に動作する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上にＣｕ，Ａｇ，Ｚｎ及びＴｅ，Ｓ，Ｓｅのうちのいずれかの元素が含有された、イオン源層３が形成され、その上に記憶層４が形成され、この記憶層４上の絶縁層５に形成された開口を通じて記憶層４に接続するように上部電極６が形成されて構成されている。
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
この下部電極２に、例えばＴｉＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
また、イオン源層３は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
なお、このイオン源層３に、必要に応じて、Ｇｅや希土類元素等を添加することにより、耐熱性を向上することができる。
このイオン源層３に、例えば、ＧｅＴｅＣｕ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。また、例えば、Ｃｕ，Ａｇ，Ｚｎを用いた場合には、膜厚を例えば２ｎｍ〜３０ｎｍにすればよい。
記憶層４は、比較的抵抗率の高い材料、例えば、酸化物や窒化物を用いて構成することができる。
酸化物としては、例えば、ＳｉＯ２や遷移金属酸化物、希土類元素の酸化物等が挙げられる。
また、窒化物としては、例えば、窒化珪素ＳｉＮや希土類元素の窒化物等が挙げられる。
この記憶層４は、０．５ｎｍ〜１０ｎｍ程度の膜厚で形成する。
このように、記憶層４の膜厚を薄くすることにより、通常絶縁材料である酸化物や窒化物から成る記憶層４に電流を流すことが可能になる。
上述した材料からなる記憶層４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
そして、この記憶層４は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子１０全体の抵抗値の変化は、主として記憶層４により影響される。
従って、記憶層４の抵抗値の変化を利用して、記憶素子１０に情報の記録を行うことができる。
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様、通常の半導体配線材料が用いられる。
なお、図１に示す記憶素子１０では、イオン源層３の上に記憶層４が形成されているが、記憶層４の上にイオン源層３を形成してもよい。
また、記憶層４上に直接電極層を積層して、所定のパターンにパターニングすることによって上部電極６を形成してもよい。
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層３に接する下部電極２側が正に、上部電極６側が負になるように、記憶素子１０に対して電圧を印加する。
ここで、このとき、記憶素子１０に印加する電圧を、負電圧（−）と定義して、以下同様に定義して説明する。
記憶素子１０への負電圧の印加により、イオン源層３からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層４内を拡散していき、上部電極６側で電子と結合して析出する、或いは、記憶層４内部に拡散した状態で留まる。
すると、記憶層４内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶層４内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶層４の抵抗値が低くなる。記憶層４以外の各層は、記憶層４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層４の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。
また、繰り返し情報の記録を行う記憶装置では、記憶素子１０を抵抗値の高い状態に戻す消去過程が必要である。
この消去過程においては、下部電極２側が負に、上部電極６側が正になるように、記憶素子１０に対して正電圧（＋）を印加する。
記憶素子１０への正電圧の印加により、記憶層４内に形成されていた電流パス或いは不純物準位を構成していたＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層４内を移動してイオン源層３側に戻る。
すると、記憶層４内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶層４の抵抗値が高くなる。記憶層４以外の各層は元々抵抗値が低いので、記憶層４の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、負電圧の印加による情報の記録過程で「０」から「１」に変え、正電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
ここで、記憶素子１０の抵抗値が中間値をとると、閾値電圧が変動して、情報の記録・消去の各過程の安定性や再現性が充分には得られなくなる。
このときに発生する現象は、以下のように説明することができる。
上述した記憶素子１０の動作の説明では、消去過程において、イオン源層３から記憶層４に注入されたイオンが、再びイオン源層３に戻るとしたが、実際には、必ずしも全部のイオンが元の位置へ戻るというわけではなく、消去電圧パルスの振幅（電圧値）やパルス幅の変動等によって、一部のイオンが元の位置までは戻らず、記憶層４内に留まる場合がある。
また、記録過程でイオンが流入することによって、記憶層４の原子や格子の状態が変化して、例えば格子欠陥が発生した場合には、消去過程でイオンがイオン源層３に戻った後に、さらに消去電圧を印加することにより、例えば酸化反応により格子欠陥が修復される。この場合にも、消去パルス電圧の振幅やパルス幅の変動によって、消去過程後の（高抵抗状態の）抵抗値が変動してしまう。
これらの場合には、消去過程の後の、次回の記録過程において、記録の閾値電圧が変動する。
つまり、イオンの一部が記憶層４に残留している場合には、既にイオンのパスの一部が形成されている状態であるので、相対的に低い記録電圧の印加によって、容易に、多量のイオンがイオン源層３から記憶層４に注入される。
また、記憶層４に多量の格子欠陥が存在する場合にも、同様に、相対的に低い記録電圧の印加によって、記録が行われる。
このように、相対的に低い記録電圧の印加によって記録が行われるので、記録の閾値電圧が低下することになる。
これに対して、完全にイオンがイオン源層３に戻った場合や、記憶層４の格子欠陥が記録前の状態（例えば、初期状態）に復元された場合には、イオンが移動するためのパスや格子欠陥を再度形成し直す必要があるため、相対的に高い記録電圧を印加しないと記録を行うことができない。
このように、相対的に高い記録電圧の印加によって記録が行われるので、記録の閾値電圧が増大することになる。
従って、消去過程においてイオンが記憶層４からイオン源層３へ移動する際に、どの位置にまで戻ったかにより、次回の記録過程の閾値電圧が決まることになり、イオンの戻りた状態の変化により、次回の記録過程の閾値電圧が変動することになる。
そこで、本実施の形態の記憶素子１０においては、特に、記録過程の閾値電圧の変動を抑制するために、記憶素子１０の電圧−抵抗特性を規定する。
即ち、記憶素子１０の抵抗値を記録状態から消去状態に移行させる消去過程の終了時の記憶素子１０の抵抗値について、抵抗値の変動（増大）が最大１０倍以内である、即ち、消去過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である構成とする。
そして、この特性を満たすように、記憶素子１０の各層の材料や膜厚を選定して、記憶素子１０を構成する。
記憶素子１０の抵抗値の変化は、記憶層４の材料や膜厚の影響が大きいため、主として、記憶層４の材料や膜厚を選定することになる。
記憶層４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
具体的には、例えば、記憶層４の膜厚を薄くすればよい。
そして、記憶層４の膜厚を薄くすることにより、以下に挙げる作用や効果が得られる。
記憶層４の膜厚が薄いことにより、消去過程において、イオンが確実にイオン源層３にまで戻るようになるため、印加電圧の増大による、過程終了時の記憶素子１０の抵抗値の増大（変動）がほぼ一定となり、高々１０倍以内となる。記憶層４の膜厚によっては、印加電圧が増大しても、消去過程終了時の抵抗値の増大がほとんどないようにすることも可能である。
このように、印加電圧の増大による、記憶素子１０の消去過程終了時の抵抗値の増大が抑えられることにより、次回の記録過程の閾値電圧をほぼ一定とすることが可能になる。
また、イオンが短い時間でイオン源層３まで戻るため、短い電圧パルスでも安定して記録・消去を行うことが可能になり、高速で記録・消去が可能になる。
さらに、イオンが移動するためのパスを容易に形成することができるため、相対的に低い閾値電圧で記録を行うことが可能になる。
なお、記憶層４を薄くすると、記憶層４の抵抗値が低減されるため、記憶素子１０の抵抗値も低減される。
上述した、消去過程の終了時の記憶素子１０の抵抗値について、印加電圧の増大による、抵抗値の変動（増大）が最大１０倍以内である条件を満たすような記憶層４の膜厚の範囲は、記憶層４に用いられる材料（絶縁材料等）の種類によって変わるものである。
記憶層４の材料に、例えばＧｄＧｅ酸化物を用いる場合には、後述する実験で説明するように、記憶層４の膜厚を３ｎｍ以下にすることが望ましい。
さらに、高抵抗状態（消去状態）の抵抗値が電圧依存性を有しており、消去電圧の増大に伴い、消去時の抵抗が減少するように、記憶素子１０を構成することも、記録過程の閾値電圧の変動を抑制する効果がある。
ここで、記憶素子１０の等価回路を図２に示す。図２の等価回路では、記憶素子１０に対して外部負荷抵抗Ｒ０が直列に接続された構成に対して、電圧Ｖが印加される。そして、記憶素子１０の消去状態の抵抗値をＲ１とすると、消去状態となった記憶素子１０の上下の電極にかかる電圧Ｖｅは、
Ｖｅ＝Ｖ・Ｒ１／（Ｒ０＋Ｒ１） （１）
となる。そして、Ｒ１が電圧Ｖへの依存性を有しており、印加電圧Ｖの増大に伴い消去状態の抵抗値Ｒ１が小さくなる場合には、ＶｅはＶに比例して増加することはなく、Ｒ１が低下する分だけ、Ｖｅも小さくなる。
従って、例えば、消去電圧パルスの振幅が大きく変動したときに、消去状態の抵抗値Ｒ１が印加電圧Ｖに依存しない構成の記憶素子では、変動分におよそ比例して記憶素子１０の上下の電極に印加される電圧Ｖｅも変動するが、上述したように消去状態の抵抗値Ｒ１が印加電圧Ｖに依存する特性を有する記憶素子１０では、消去パルス電圧の変動分よりも記憶素子１０の両端に印加される電圧Ｖｅの変動が小さくなる。
このように、印加電圧Ｖｅの変動が小さくなることにより、消去過程終了時の記憶素子１０の抵抗値の変動（増大）を抑制することができるため、消去後の次回の記録過程の閾値電圧の変動を抑制することができ、安定して記録・消去を行うことが可能になる。
記憶素子１０の抵抗値が、上述したような消去電圧依存性を有するためには、記憶層４を構成する絶縁膜が極めて薄いときに生じるトンネル電流の影響を利用することや、記憶層４を構成する絶縁膜中に多数の欠陥があり、この欠陥を介して電流が流れるときに、イオンの移動によって生じる電流パスの部分或いはその他の電流パスを生じない部分で、トンネル電流に類似した現象を発生させること等が考えられる。
従って、抵抗値の設定には、記憶層４のうち、電流パスを生じない部分の面積の寄与もあるため、記憶層４に用いる高抵抗材料の抵抗率をセルのサイズに応じて適宜選択する。
なお、記憶層４は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
上述の本実施の形態の記憶素子１０によれば、例えば記憶層４の膜厚を薄くすることにより、印加電圧（消去電圧）の増大による、記録状態から消去状態に変化させる消去過程の終了時の記憶素子１０の抵抗値の変動（増大）を、最大１０倍以内に抑制することができる。
そして、印加電圧（消去電圧）の増大による、記録状態から消去状態に移行させる消去過程の終了時の記憶素子１０の抵抗値の変動（増大）が最大１０倍以内であることにより、消去状態（高抵抗状態）における抵抗−電圧特性の変動を抑制することができるため、次回の記録過程の閾値電圧の変動を抑制することができる。
また、比較的小さい消去電圧でも、ほぼ確実に消去過程が終了して消去状態に移行するため、小さい電圧や短い電圧パルスでも容易に安定して消去を行うことが可能になる。これにより、消費電力の低減や記録・消去の高速化を図ることが可能になる。
従って、本実施の形態の記憶素子１０により、安定して情報の記録・消去を行うことが可能になる。
また、記憶素子１０の高抵抗状態（消去状態）の抵抗値が電圧依存性を有しており、印加電圧の増大に伴い、消去状態の抵抗が減少する特性を有する構成とした場合には、その特性によって、消去電圧の増大による消去過程終了時の記憶素子１０の抵抗値の変動（増大）を抑制することができる。
これにより、上述した記録過程の閾値電圧の変動を抑制して、安定した記録を行うことが可能になる。
また、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素（カルコゲン元素）が、イオン源層３に含まれている構成としたときには、カルコゲン元素がＣｕ，Ａｇ，Ｚｎ（イオン源となる金属元素）のイオン化を促進する性質を有することから、比較的低い電圧を印加しても記録を行うことが可能になる。
上述した実施の形態の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
そして、上述した実施の形態の記憶素子１０は、安定して情報の記録・消去を行うことができる。
また、上述した実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
（実施例）
次に、本発明に係る記憶素子を実際に作製して、特性を調べた。
＜実験１＞（比較例）
まず、本発明の記憶素子に対する比較例の記憶素子の試料として、図１に示した断面構造の記憶素子１０において、記憶層４の膜厚を比較的厚くしたものを作製した。
具体的には、下部電極２としてＴｉＷ膜を形成し、イオン源層３として膜厚２０ｎｍのＣｕＴｅＧｅ膜を形成し、記憶層４として膜厚５ｎｍのＧｄＧｅ酸化物膜を形成した。さらに、記憶層４の上に絶縁層５を形成し、絶縁層５に開口（スルーホール）を形成した。この開口の大きさは、約０．７μｍφとした。
その後、この開口を通じて記憶層４に接続するように、上部電極６としてＡｕ膜を形成し、図１に示す記憶素子１０を作製して、比較例の記憶素子の試料とした。
この比較例の記憶素子の試料に対して、下部電極２と上部電極６とをそれぞれ電位に接続して、下部電極２と上部電極６との間にかかる電圧を、記録時の最大電圧値が−１．４Ｖであり、消去時の最大電圧値が＋１．４Ｖであるように設定して、これらの電圧の間で繰り返し電圧を掃引して、電流を測定した。また、電圧と電流の各値から抵抗値を算出した。
測定結果として、電流―電圧特性を図３Ａに示し、抵抗―電圧特性を図３Ｂに示す。
図３Ａ及び図３Ｂからわかるように、消去の閾値電圧は＋０．５Ｖ程度で変動は少ないが、記録の閾値電圧は−０．５Ｖから−１．３Ｖ程度まで変動する。
即ち、同一の電圧を繰返し印加した場合においても、記録の閾値電圧は変動し、メモリ動作を安定に生じさせることが困難となる。
このように、記録の閾値電圧が大きく変動する要因は、前述したように、消去によりＣｕイオンが移動する際に、どの位置にまで戻ったかにより、次の記録の閾値が決まるためである。
例えば、Ｃｕイオンが全てイオン源層３にまで戻った場合には、次回の記録過程では、記憶層４の実効的な厚さ分（この試料では５ｎｍ）に対して記録に必要な電界が加わる必要があり、１．３〜１．５Ｖ程度の電圧、即ち、０．２６〜０．３Ｖ／ｎｍ程度の電界強度が必要となる。
これに対して、例えば、Ｃｕイオンが記憶層４の中間程度までしか戻らなかった場合には、必要となる電界強度は同様に０．２６〜０．３Ｖ／ｎｍ程度となるため、次回の記録過程の閾値電圧は０．６５〜０．７５Ｖ程度になると考えられる。
このように、原子の移動（イオンの移動）に伴い抵抗値が変化する記憶層４の膜厚が５ｎｍ程度以上の場合には、消去状態によって、次の記録閾値電圧が大きく変動し、安定な記録動作を得ることが困難となる。
また、図３Ｂから、消去過程において、抵抗値の変化が一様ではなく、ばらつきを有していることがわかる。そして、消去過程において、消去の閾値電圧以上である消去電圧がかかったときに、消去電圧の増大に伴い記憶素子の抵抗値も増大しており、消去電圧が＋０．５Ｖから＋１．４Ｖに増大すると、約３０倍から１００倍以上の範囲で増大することがわかる。この場合、消去電圧の増大に伴い、消去過程終了時の記憶素子１０の抵抗値が増大（変動）することになる。なお、印加電圧を＋１．４Ｖよりもさらに大きくした場合には、ある程度で飽和するまで、消去過程終了時の記憶素子１０の抵抗値が増大（変動）すると考えられる。
このように、消去電圧の増大に伴い、消去過程終了時の記憶素子１０の抵抗値が変動すると、消去電圧がばらついたときに、消去過程終了時の記憶素子１０の抵抗値が変動し、消去状態の抵抗値がばらつくことになる。図３Ｂでは、電圧を印加していない（電圧０）の状態の抵抗値が、５×１０６〜５×１０９Ω程度、と大きくばらついていることがわかる。そして、前述したように、消去状態のばらつきにより、次回の記録過程の閾値電圧もばらつくことになる。
なお、この比較例の試料は、図３Ｂからわかるように、消去状態の記憶素子１０の抵抗値が、印加電圧の増大に伴い低下する（図３Ｂでは左下がり）特性を示しているため、電圧０のときの抵抗値の最大値よりも小さい抵抗値までしか増大しない。
これに対して、印加電圧が増大しても消去状態の記憶素子１０の抵抗値が低下しない特性である場合には、記憶素子１０の抵抗値の最大値（電圧がないときの抵抗値の最大値にほぼ相当する）付近まで増大することになる。
＜実験２＞（実施例１及び実施例２）
次に、イオン源層３として膜厚２０ｎｍのＣｕＴｅＧｅＧｄ膜を形成し、記憶層４として膜厚３ｎｍのＧｄ酸化物膜を形成し、上部電極６としてＴｉＷ膜を形成して、その他は実験１（比較例の試料）と同様にして、図１に示した記憶素子１０を作製し、実施例１の記憶素子１０の試料とした。
また、記憶層４のＧｄ酸化物膜の膜厚を１．４ｎｍとして、その他は実施例１の試料と同様にして、図１に示した記憶素子１０を作製し、実施例２の記憶素子１０の試料とした。
この実施例１及び実施例２の記憶素子１０の各試料に対して、印加電圧の範囲を変更した他は実験１と同様にして、繰り返し電圧を掃引して、電流を測定した。また、電圧と電流の各値から抵抗値を算出した。印加電圧は、実施例１の試料は−２Ｖ〜＋２Ｖ、実施例２の試料は−１．５Ｖ〜＋１．２Ｖとした。
測定結果として、実施例１の試料の抵抗―電圧特性を図４Ａに示し、実施例２の試料の抵抗―電圧特性を図４Ｂに示す。
図４Ａ及び図４Ｂより、記憶層４の膜厚を３ｎｍ以下と比較的薄くすることによって、記録過程の閾値電圧の変動を０．１Ｖ以内に抑制することが可能となることがわかる。
また、消去過程終了時の記憶素子１０の抵抗値の変動が４〜５倍程度となり、１０倍以内に抑制されていることがわかる。
なお、実施例１の記憶素子１０の記憶層４の抵抗率は、４×１０６（Ωｃｍ）であり、実施例２の記憶素子１０の記憶層の抵抗率は、４×１０４（Ωｃｍ）であった。
また、さらに試料を作製して測定を行った結果、記憶層４の膜厚をさらに薄くしていった場合には、消去状態の抵抗レベルが低くなるものの、０．５ｎｍ程度までは、図４Ｂと同等の良好な記録閾値特性が得られることが確認された。
ここで、図５Ａ及び図５Ｂの模式的な抵抗−電圧特性図を利用して、比較例の構成と、本発明の構成との違いを説明する。
図５Ａは、比較例の記憶素子の抵抗−電圧特性を示している。
図中矢印を付して示すように、右回りのサイクルが繰り返される。
そして、実線は、消去電圧を比較的大きい電圧Ｖとした場合のサイクルを示している。
まず、消去の閾値電圧ＶＴＨ（＋）より大きい消去電圧を記憶素子に印加すると、記憶素子の抵抗値が低抵抗の記録状態ＲＬから増大する。そして、僅かな電圧の増加で、抵抗値が大きく増えている。
さらに、記憶素子に印加する消去電圧を大きくしていくと、それに伴い、記憶素子の抵抗値が増大するため、左上がりの軌跡を示している。所定の消去電圧Ｖに達した時点で消去過程が終了し、消去電圧の増大により記憶素子の抵抗値がΔＲも増大している。
この比較例の構成では、消去状態の記憶素子の抵抗値が印加電圧依存性を有するので、印加電圧を小さくすると抵抗値が増大して、右上がりの軌跡を示している。そして、電圧０となったときに抵抗値の最大値ＲＨを示す。
消去状態の記憶素子の抵抗値が印加電圧依存性を有する場合には、電圧の極性を反転させたときにおいても、印加電圧の増大に伴い記憶素子の抵抗値が減少するため、右下がりの軌跡を示す。
そして、印加電圧を大きくして、記録の閾値電圧ＶＴＨ（−）に達すると、イオンによる電流パスが記憶層内に形成されていくため、記憶素子の抵抗値が急激に低下する。これにより、記憶素子が記録状態（低抵抗状態）となる。
なお、記録状態では、印加電圧による記憶素子の抵抗値の変化がほとんどなく、電圧０のときの抵抗値ＲＬとほぼ同じである。
一方、破線は、消去電圧を比較的小さい電圧Ｖ´とした場合のサイクルを示している。
所定の消去電圧Ｖ´に達した時点で消去過程が終了するため、消去電圧の増大による記憶素子の抵抗値の増大ΔＲ´が小さくなり、その時点から消去状態になるため、右上がりの軌跡が実線とは異なっている。このため、電圧０となったときの抵抗値の最大値ＲＨ´も小さくなる。
次の右下がりの軌跡も実線とは異なっている。
そして、記録が開始されるときの抵抗値は、おおむね同じオーダーであるため、実線よりも低い電圧で記録が開始され、この場合の記録の閾値電圧ＶＴＨ´（−）は実線よりも小さくなる。
なお、記録状態では、実線のサイクルとほぼ同じになる。
図５Ａに示すように、消去電圧の増大による抵抗値の増大ΔＲが大きい特性を有する記憶素子では、消去電圧の変動（ばらつき）により、抵抗値の増大量が大きく変化するため、記録の閾値電圧が変化してしまい、安定した記録・消去を行うことができなくなる。
図５Ｂは、本発明の構成の記憶素子の抵抗−電圧特性を示している。
図中矢印を付して示すように、右回りのサイクルが繰り返される。
本発明では、消去電圧の増大による抵抗値の増大を最大１０倍以内とするものであるが、この図５Ｂでは、抵抗値の増大ΔＲがほとんどない場合を模式的に示している。
まず、消去の閾値電圧ＶＴＨ（＋）より大きい消去電圧を記憶素子に印加すると、記憶素子の抵抗値が低抵抗の記録状態ＲＬから増大する。そして、僅かな電圧の増加で、抵抗値が大きく増えている。
この記憶素子では、記憶素子に印加する電圧を大きくしても、記憶素子の抵抗値が増大することがなく、左上がりの軌跡を示さない。そのため、この時点で消去過程が終了して消去状態に移行する。なお、消去電圧の増大による抵抗値の増大ΔＲが数倍程度ある場合には、左上がりの軌跡がごく短い区間で存在すると考えられる。
消去状態に移行すると、消去状態の記憶素子の抵抗値が前述した印加電圧依存性を有するので、印加電圧をさらに大きくすると抵抗値が低下して左下がりの軌跡となる。
所定の電圧で印加電圧の増大を停止して、印加電圧を小さくすると、抵抗値が増大して、右上がりの軌跡を示す。そして、電圧０となったときに抵抗値の最大値ＲＨを示す。
消去状態の記憶素子の抵抗値が印加電圧依存性を有する場合には、電圧の極性を反転させたときにおいても、印加電圧の増大に伴い記憶素子の抵抗値が減少するため、右下がりの軌跡を示す。
そして、印加電圧を大きくして、記録の閾値電圧ＶＴＨ（−）に達すると、イオンによる電流パスが記憶層内に形成されていくため、記憶素子の抵抗値が急激に低下する。これにより、記憶素子が記録状態（低抵抗状態）となる。
なお、記録状態では、印加電圧による記憶素子の抵抗値の変化がほとんどなく、電圧０のときの抵抗値ＲＬとほぼ同じである。
図５Ｂに示す特性を有する記憶素子に対して、消去電圧を比較的小さい電圧とした場合には、消去電圧の増大による抵抗値の増大ΔＲがほとんどないため、同様に消去状態に移行する。そして、左下がりの軌跡が短くなるだけで、後は同様の軌跡をとるため、記録の閾値電圧ＶＴＨ（−）が変化しない。
図５Ｂに示すように、消去電圧の増大による抵抗値の増大ΔＲがほとんどない特性を有する記憶素子では、比較的小さい電圧で消去過程が終了して消去状態に移行することにより、消去電圧の変動（ばらつき）があっても、消去状態の抵抗値が変動しない。
また、消去電圧の増大による抵抗値の増大ΔＲが数倍程度と小さい場合でも、消去状態の抵抗値の変動が小さく抑制される。
これにより、記録の閾値電圧の変動を抑制することができ、安定した記録・消去を行うことができる。
従って、消去電圧の増大による抵抗値の増大ΔＲを最大１０倍以内と小さくするように、記憶素子１０を構成することにより、記録の閾値電圧の変動を抑制して、安定した記録・消去を行うことができる。
＜実験３＞（実施例３）
次に、記憶層４の材料を抵抗率の低いものに変更して、記憶素子を作製し、同様に、特性を調べた。
記憶層４として膜厚３ｎｍのＧｄＷ酸化膜を形成し、その他は実験２の試料と同様にして記憶素子１０を作製し、実施例３の記憶素子１０の試料とした。
なお、実施例３の記憶素子の記憶層４の抵抗率は１．１×１０２（Ωｃｍ）であった。
この実施例３の記憶素子１０の試料に対して、その他は実験１及び実験２と同様に、繰り返し電圧を掃引して、電流を測定した。また、電圧と電流の各値から抵抗値を算出した。
印加電圧の範囲を−１Ｖ〜＋１Ｖとした場合の抵抗―電圧特性を図６Ａに示し、印加電圧の範囲を−３Ｖ〜＋３Ｖに拡大した場合の抵抗―電圧特性を図６Ｂに示す。
図６Ａ及び図６Ｂより、この実施例３の試料は、消去電圧の増大による記憶素子の抵抗値の増大ΔＲが非常に小さく、また記録の閾値電圧は−０．４Ｖ〜−０．５Ｖ程度であって、閾値電圧の変動が０．１Ｖ前後に抑制されることがわかる。
また、記憶層４の材料を抵抗率の低いものに変更したことにより、記憶素子１０の抵抗値は、最大値が９ｋΩ程度で、最小値が３ｋΩであり、抵抗値の変化が３倍と小さくなっている。
さらに、印加電圧の範囲を拡大しても、次回の記録過程の閾値電圧はほぼ同程度であり、閾値の変動及び消去電圧依存性が極めて小さい。
なお、抵抗値の変化が３倍と小さくなっても、ＭＲＡＭに用いられているＴＭＲ素子（トンネル磁気抵抗効果素子）の１．５倍程度と比較して大きいので、記憶素子１０に記録された情報の読み出し（検出）は容易に問題なく行うことができる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
本発明の一実施の形態の記憶素子の概略構成図（断面図）である。 等価回路を示す図である。 Ａ 比較例の記憶素子の試料の電流−電圧特性である。 Ｂ 比較例の記憶素子の試料の抵抗−電圧特性である。 Ａ 実施例１の記憶素子の試料の抵抗−電圧特性である。 Ｂ 実施例２の記憶素子の試料の抵抗−電圧特性である。 Ａ 比較例の記憶素子の抵抗−電圧特性の模式図である。 Ｂ 本発明の構成の記憶素子の抵抗−電圧特性の模式図である。 Ａ、Ｂ 実施例３の記憶素子の試料の抵抗−電圧特性である。
符号の説明
１ 基板、２ 下部電極、３ イオン源層、４ 記憶層、５ 絶縁層、６ 上部電極、１０ 記憶素子

Claims (6)

  1. 第１の電極と第２の電極との間に、記憶層が挟まれて構成され、
    前記記憶層と接する層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれ、
    記憶素子に電圧を印加することにより、前記記憶素子の抵抗が変化して情報の記録が行われ、
    前記記憶素子の抵抗値が高い状態を消去状態と定義し、抵抗値が低い状態を記録状態と定義したとき、
    前記記憶層側が正に、前記記憶層と接する層側が負になるように前記記憶素子に電圧を印加して前記記憶素子を前記記録状態から前記消去状態に変化させる過程において、前記消去状態への変化が終了したときに到達する前記記憶素子の抵抗値を、前記過程の終了時の抵抗値と定義すると、前記記憶素子に印加する前記電圧の絶対値の大きさを増大させていったときの、前記過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である特性を有する
    記憶素子。
  2. 前記記憶層と接する層に、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素が含まれている請求項１に記載の記憶素子。
  3. 前記記憶層側が正に、前記記憶層と接する層側が負になるように前記記憶素子に電圧を印加したときの、記憶素子に印加される電圧の絶対値が大きいほど、前記記憶素子の前記消去状態の抵抗値が減少する特性を有する請求項１に記載の記憶素子。
  4. 第１の電極と第２の電極との間に、記憶層が挟まれて構成され、前記記憶層と接する層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれ、記憶素子に電圧を印加することにより、前記記憶素子の抵抗が変化して情報の記録が行われ、前記記憶素子の抵抗値が高い状態を消去状態と定義し、抵抗値が低い状態を記録状態と定義したとき、前記記憶層側が正に、前記記憶層と接する層側が負になるように前記記憶素子に電圧を印加して前記記憶素子を前記記録状態から前記消去状態に変化させる過程において、前記消去状態への変化が終了したときに到達する前記記憶素子の抵抗値を、前記過程の終了時の抵抗値と定義すると、前記記憶素子に印加する前記電圧の絶対値の大きさを増大させていったときの、前記過程の終了時の抵抗値と、閾値電圧を印加したときに到達する抵抗値との差が、閾値電圧を印加したときに到達する抵抗値の１０倍以内である特性を有する記憶素子と、
    前記第１の電極側に接続された配線と、
    前記第２の電極側に接続された配線とを有し、
    前記記憶素子が多数配置されて成る
    記憶装置。
  5. 前記記憶素子が、前記記憶層と接する層に、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素が含まれている構成である請求項４に記載の記憶装置。
  6. 前記記憶素子は、前記記憶層側が正に、前記記憶層と接する層側が負になるように前記記憶素子に電圧を印加したときの、前記記憶素子に印加される電圧の絶対値が大きいほど、前記記憶素子の前記消去状態の抵抗値が減少する特性を有する構成である請求項４に記載の記憶装置。
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* Cited by examiner, † Cited by third party
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US7929708B2 (en) * 2004-01-12 2011-04-19 Dts, Inc. Audio spatial environment engine
US20060106620A1 (en) * 2004-10-28 2006-05-18 Thompson Jeffrey K Audio spatial environment down-mixer
US7853022B2 (en) * 2004-10-28 2010-12-14 Thompson Jeffrey K Audio spatial environment engine
KR100684908B1 (ko) * 2006-01-09 2007-02-22 삼성전자주식회사 다수 저항 상태를 갖는 저항 메모리 요소, 저항 메모리 셀및 그 동작 방법 그리고 상기 저항 메모리 요소를 적용한데이터 처리 시스템
KR100994866B1 (ko) * 2006-02-09 2010-11-16 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100738116B1 (ko) * 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR100790882B1 (ko) 2006-07-10 2008-01-03 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
TW200839956A (en) * 2007-03-30 2008-10-01 Toshiba Kk Information recording/reproducing apparatus
JP2008276904A (ja) * 2007-03-30 2008-11-13 Toshiba Corp 情報記録再生装置
WO2008129683A1 (ja) * 2007-03-30 2008-10-30 Kabushiki Kaisha Toshiba 情報記録再生装置
JP4792009B2 (ja) * 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
KR20090076077A (ko) * 2008-01-07 2009-07-13 삼성전자주식회사 저항성 메모리 소자
JP4466738B2 (ja) 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JPWO2009116139A1 (ja) * 2008-03-18 2011-07-21 株式会社東芝 情報記録再生装置
WO2009122572A1 (ja) 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
US9059028B2 (en) * 2009-06-25 2015-06-16 Nec Corporation Semiconductor device and method for manufacturing same
JP5347806B2 (ja) * 2009-07-29 2013-11-20 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP5641840B2 (ja) * 2009-10-01 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
JP5000026B2 (ja) * 2010-10-29 2012-08-15 パナソニック株式会社 不揮発性記憶装置
JP5547111B2 (ja) * 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9099633B2 (en) 2012-03-26 2015-08-04 Adesto Technologies Corporation Solid electrolyte memory elements with electrode interface for improved performance
US9070441B2 (en) 2012-12-21 2015-06-30 Sony Corporation Non-volatile memory system with reset verification mechanism and method of operation thereof
US9412945B1 (en) 2013-03-14 2016-08-09 Adesto Technologies Corporation Storage elements, structures and methods having edgeless features for programmable layer(s)
TWI559305B (zh) * 2015-08-07 2016-11-21 Univ Chang Gung Resistive memory with multiple resistive states
KR102614852B1 (ko) 2018-11-14 2023-12-19 삼성전자주식회사 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001502848A (ja) * 1996-10-28 2001-02-27 エナージー コンバーション デバイセス インコーポレイテッド 相変化性メモリ材料と誘電材料との混合物から成る複合メモリ材料
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
JP2002536840A (ja) * 1999-02-11 2002-10-29 アリゾナ ボード オブ リージェンツ プログラマブルマイクロエレクトロニックデバイスおよびその形成およびプログラミング方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719594A (en) 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
JPH0863785A (ja) 1994-08-26 1996-03-08 Hitachi Ltd 光記録媒体およびそれに用いる情報処理装置
US5761115A (en) 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US6087674A (en) * 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US6635914B2 (en) * 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
US6914802B2 (en) 2000-02-11 2005-07-05 Axon Technologies Corporation Microelectronic photonic structure and device and method of forming the same
EP1410073A4 (en) 2001-04-12 2005-11-09 Omniguide Comm Inc FIBER OPERATOR WITH HIGH INDEX CONTRAST AND APPLICATIONS
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
TWI245288B (en) 2003-03-20 2005-12-11 Sony Corp Semiconductor memory element and semiconductor memory device using the same
KR100583090B1 (ko) 2003-05-30 2006-05-23 주식회사 하이닉스반도체 강유전체 레지스터의 캐패시터 제조방법
US7129133B1 (en) 2004-09-13 2006-10-31 Spansion Llc Method and structure of memory element plug with conductive Ta removed from sidewall at region of memory element film

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001502848A (ja) * 1996-10-28 2001-02-27 エナージー コンバーション デバイセス インコーポレイテッド 相変化性メモリ材料と誘電材料との混合物から成る複合メモリ材料
JP2001525606A (ja) * 1997-12-04 2001-12-11 アクソン テクノロジーズ コーポレイション プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法
JP2002536840A (ja) * 1999-02-11 2002-10-29 アリゾナ ボード オブ リージェンツ プログラマブルマイクロエレクトロニックデバイスおよびその形成およびプログラミング方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
JP2004288843A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置

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