JP2004288843A

JP2004288843A - 半導体記憶素子及びこれを用いた半導体記憶装置

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Publication number: JP2004288843A
Application number: JP2003078447A
Authority: JP
Inventors: Katsuhisa Araya; 勝久荒谷; Akira Kochiyama; 彰河内山; Minoru Ishida; 実石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-03-20
Filing date: 2003-03-20
Publication date: 2004-10-14
Anticipated expiration: 2023-03-20
Also published as: JP4465969B2; CN101145600B; CN100378998C; CN1698203A; CN101145600A

Abstract

【課題】情報の記録及び読み出しを容易に行うことができ、比較的簡単な製造方法で容易に製造することができる半導体記憶素子及びこれを用いた半導体記憶装置を提供する。
【解決手段】第１の電極２及び第２の電極５の間にアモルファス薄膜４が挟まれて構成され、第１の電極２及び第２の電極５の少なくとも一方の電極５がＡｇ又はＣｕを含み、アモルファス薄膜４がＧｅとＳ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成る半導体記憶素子１０を構成する。また、この半導体記憶素子１０と、第１の電極２側に接続された配線と、第２の電極５側に接続された配線とを有して、半導体記憶素子１０を多数配置して磁気記憶装置を構成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、情報を記録することができる半導体記憶素子及びこの半導体記憶素子を用いた半導体記憶装置に係わる。
【０００２】
【従来の技術】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。
【０００４】
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
【０００５】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００６】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化を図っていくに従い、記憶素子としての特性を確保することが困難になる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００７】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照。）。
【０００８】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ或いはＺｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（特許文献１参照）。
【０００９】
また、この記憶素子の製造方法として、基板上にカルコゲナイドから成るイオン導電体を堆積させた後に、金属を含む電極をイオン導電体上に堆積させ、イオン導電体の光学ギャップ以上のエネルギーを有する光を照射する、或いは熱を加えることによって、金属をイオン導電体中に拡散させて固溶させる方法により、金属を含有するイオン導電体を形成する方法が提案されている。
【００１０】
【特許文献１】
特表２００２−５３６８４０号公報
【非特許文献１】
日経エレクトロニクス２００３．１．２０号（第１０４頁）
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した構成の記憶素子では、カルコゲナイドと金属との固溶体によりイオン導電体を構成しており、金属即ち例えばＡｇ，Ｃｕ，Ｚｎが予め固溶されていることにより、金属イオンを拡散させて記録を行うために要する電流が多く必要になってしまう。
【００１２】
また、記録の前後の抵抗値の変化量が、比較的小さい。
このため、記録した情報を読み出したときに、情報の内容を判別することが難しくなる。
【００１３】
さらに、イオン導電体の光学ギャップ以上のエネルギーを有する光を照射する、或いは熱を加えることによって、金属をイオン導電体中に拡散させて固溶させる製造方法は、製造工程を煩雑にしてしまう。
【００１４】
上述した問題の解決のために、本発明においては、情報の記録及び読み出しを容易に行うことができ、比較的簡単な製造方法で容易に製造することができる半導体記憶素子及びこれを用いた半導体記憶装置を提供するものである。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶素子は、第１の電極及び第２の電極の間に、アモルファス薄膜が挟まれて構成され、第１の電極及び第２の電極は、少なくとも一方の電極がＡｇ又はＣｕを含み、アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成るものである。
【００１６】
本発明の半導体記憶装置は、第１の電極及び第２の電極の間にアモルファス薄膜が挟まれて構成され、第１の電極及び第２の電極は、少なくとも一方の電極がＡｇ又はＣｕを含み、アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成る半導体記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、半導体記憶素子が多数配置されて成るものである。
【００１７】
上述の本発明の半導体記憶素子の構成によれば、第１の電極及び第２の電極の間にアモルファス薄膜が挟まれ、第１の電極及び第２の電極の少なくとも一方の電極がＡｇ又はＣｕを含み、アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成ることにより、電極に含まれるＡｇ又はＣｕがイオンとしてアモルファス薄膜中へ拡散することを利用して情報を記憶することが可能になる。
【００１８】
具体的には、Ａｇ又はＣｕを含む一方の電極側に正電位を印加して素子に正電圧をかけると、電極に含まれるＡｇ又はＣｕがイオン化してアモルファス薄膜中に拡散し、アモルファス薄膜内の他方の電極側の部分で電子と結合して析出することにより、アモルファス薄膜の抵抗が低くなり、素子の抵抗も低くなるので、これにより情報の記録を行うことが可能になる。そして、この状態から、Ａｇ又はＣｕを含む一方の電極側に負電位を印加して素子に負電圧をかけると、他方の電極側に析出していたＡｇ又はＣｕが再びイオン化して、一方の電極側に戻ることにより、アモルファス薄膜の抵抗が元の高い状態に戻り、素子の抵抗も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００１９】
そして、記録する前のアモルファス薄膜に、イオン化するＡｇ又はＣｕを含めないように構成することにより、記録に要する電流を小さくすることができ、抵抗変化を大きくすることができる。また、記録に要する時間も短くすることができる。
【００２０】
上述の本発明の半導体記憶装置の構成によれば、上述の本発明の半導体記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、半導体記憶素子が多数配置されて成ることにより、半導体記憶素子に配線から電流を流して、情報の記録や情報の消去を行うことができる。
【００２１】
【発明の実施の形態】
本発明の半導体記憶素子は、第１の電極及び第２の電極の間に、アモルファス薄膜が挟まれて構成され、第１の電極及び第２の電極は、少なくとも一方の電極がＡｇ又はＣｕを含み、アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成るものである。
【００２２】
また、上記本発明の半導体記憶素子において、Ａｇ又はＣｕを含む電極が、この電極に含まれるＡｇ又はＣｕよりもイオン化した場合の価数が大きい元素から成る電極層に接続されている構成を可能とする。
【００２３】
また、上記本発明の半導体記憶素子において、第１の電極又は第２の電極が、ＴｉＷ，Ｔｉ，Ｗのいずれかから成る電極層に接続されている構成を可能とする。
【００２４】
また、上記本発明の半導体記憶素子において、アモルファス薄膜が、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素と、さらにＳｉとから成る構成を可能とする。
【００２５】
図１は、本発明の一実施の形態として、半導体記憶素子の概略構成図（断面図）を示す。
この半導体記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ^＋＋の）シリコン基板上に、下部電極２が形成され、この下部電極２上の絶縁膜３に形成された開口を通じて下部電極２に接続するように、アモルファス薄膜４、上部電極５、電極層６、導電層７の積層膜が形成されて構成されている。
【００２６】
下部電極２には、例えばＴｉＷ，Ｔｉ，Ｗを用いることができる。
この下部電極２に、例えばＴｉＷを用いた場合には、膜厚を例えば２０ｎｍ〜１００ｎｍの範囲にすればよい。
【００２７】
絶縁膜３には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ_２やＳｉ_３Ｎ_４、その他の材料例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＨｆＯ_２，ＺｒＯ_２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
【００２８】
アモルファス薄膜４は、Ｇｅ（ゲルマニウム）と、Ｓ（イオウ），Ｓｅ（セレン），Ｔｅ（テルル），Ｓｂ（アンチモン）から選ばれる１つ以上の元素とから構成する。このうち、Ｓ，Ｓｅ，Ｔｅはカルコゲナイトに属する。
例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＧｅＳｂＳｅ，ＧｅＳｂＳ等を用いることができる。これらの材料は、Ａｇ又はＣｕに対する、電気的特性や化学的特性が同様である。
また、必要に応じて、アモルファス薄膜４が、Ｓｉ（シリコン）やその他の元素、例えばＧｄ等の希土類元素、Ａｓ，Ｂｉ等を含んでいてもよい。
このアモルファス薄膜４に、例えばＧｅＳｂＴｅを用いた場合には、膜厚を例えば１０ｎｍ〜５０ｎｍの範囲にすればよい。
【００２９】
上部電極５は、Ａｇ又はＣｕを含んで構成する。
例えばアモルファス薄膜４の組成にＡｇ又はＣｕを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜等を用いて上部電極５を構成することができる。
この上部電極５に、例えばＧｅＳｂＴｅＡｇを用いた場合には、膜厚を例えば１０ｎｍ〜３０ｎｍにすればよい。また、例えばＡｇを用いた場合には、膜厚を例えば３ｎｍ〜２０ｎｍにすればよい。
【００３０】
上部電極５上に接続された電極層６には、上部電極５に含まれていたＡｇ又はＣｕが含まれていない材料を用いる。
また、上部電極５に含まれていたＡｇ又はＣｕよりもイオン化したときの価数が大きい元素（例えば下部電極２に用いたＴｉやＷ等）により電極層６を構成する。
例えば、下部電極２に用いたＴｉＷ，Ｔｉ，Ｗ等を電極層６にも用いることができる。
この電極層６にＴｉＷを用いた場合には、膜厚を例えば２０ｎｍ〜１００ｎｍにすればよい。
【００３１】
導電層７は、図示しない配線層と電極層６とを良好に低いコンタクト抵抗で接続するものである。
例えば電極層６にＴｉＷを用いたときには、導電層７にＡｌＳｉを用いることが考えられる。
この導電層７にＡｌＳｉを用いた場合には、膜厚を例えば１００ｎｍ〜２００ｎｍにすればよい。
【００３２】
なお、導電層７が半導体記憶素子１０に接続される配線層を兼ねて、配線層が直接電極層６に接続される構成も可能である。
【００３３】
本実施の形態の半導体記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００３４】
まず、Ａｇ又はＣｕが含まれた上部電極５に正電位（＋電位）を印加して、上部電圧５側が正になるように、半導体記憶素子１０に対して正電圧を印加する。これにより、上部電極５からＡｇ又はＣｕがイオン化して、アモルファス薄膜４内を拡散していき、下部電極２側で電子と結合して析出する。
すると、アモルファス薄膜４内にＡｇ又はＣｕが増えて、アモルファス薄膜４の抵抗が低くなる。アモルファス薄膜４以外の各層は元々抵抗が低いので、アモルファス薄膜４の抵抗を低くすることにより、半導体記憶素子１０全体の抵抗も低くすることができる。
【００３５】
その後、正電圧を除去して、半導体記憶素子１０にかかる電圧をなくすと、抵抗が低くなった状態で保持される。これにより、情報を記録することが可能になる。
【００３６】
一方、記録した情報を消去するときには、Ａｇ又はＣｕが含まれた上部電極５に負電位（−電位）を印加して、上部電極５側が負になるように、半導体記憶素子１０に対して負電圧を印加する。これにより、下部電極２側で析出していたＡｇ又はＣｕがイオン化してアモルファス薄膜４内を移動して、上部電極５側で元に戻る。
すると、アモルファス薄膜４内からＡｇ又はＣｕが減って、アモルファス薄膜４の抵抗が高くなる。アモルファス薄膜４以外の各層は元々抵抗が低いので、アモルファス薄膜４の抵抗を高くすることにより、半導体記憶素子１０全体の抵抗も高くすることができる。
その後、負電圧を除去して、半導体記憶素子１０にかかる電圧をなくすと、抵抗が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００３７】
このような過程を繰り返すことにより、半導体記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３８】
そして、例えば、抵抗の高い状態を「０」の情報に、抵抗の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３９】
なお、上述の情報の記録過程及び情報の消去過程において、アモルファス薄膜４はアモルファス（非晶質）状態のままであり、相変化して結晶質になることはない。
言い換えれば、アモルファス薄膜４が相変化させないような電圧条件で、情報の記録及び消去を行うようにする。
【００４０】
上述の実施の形態の半導体記憶素子１０の構成によれば、アモルファス薄膜４がＧｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから構成され、上部電極５がＡｇ又はＣｕを含むことにより、上部電極５からＡｇ又はＣｕをイオンとしてアモルファス薄膜４内に拡散させ移動させることにより、情報の記憶を行うことができる。
そして、半導体記憶素子１０の抵抗の変化、特にアモルファス薄膜４の抵抗の変化を利用して情報の記録を行っているため、半導体記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる。
【００４１】
また、アモルファス薄膜４がイオンとなるＡｇ又はＣｕを含んでいないため、情報を記録する前の状態や情報を消去した状態では、Ａｇ又はＣｕは上部電極５とアモルファス薄膜４との界面付近に集まっており、アモルファス薄膜４内部にＡｇ又はＣｕがほとんど拡散していないので、アモルファス薄膜４の抵抗を高くすることができる。
これにより、情報を記録する前の状態や情報を消去した状態では素子１０の抵抗を高くすることができ、情報を記録した状態における低い抵抗と比較して、抵抗の変化を大きくすることができる。
従って、記録された情報の読み出し・判別が容易になる。
【００４２】
さらに、記録に必要な電流も小さくすることができる。これは、アモルファス薄膜４中にＡｇ又はＣｕが余分に存在していないため、Ａｇ又はＣｕのイオンの移動がスムーズに行われるからである、とも考えられる。記録に必要な電流を小さくすることができるので、消費電力を低減することができる。
また、記録に要する時間も短くすることができる。
【００４３】
また、本実施の形態の半導体記憶素子１０によれば、下部電極２、アモルファス薄膜４、上部電極５、電極層６、導電層７を、いずれもスパッタリングが可能な材料で構成することが可能になる。各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
これにより、高温による熱処理や光照射等の特別な工程（電極から金属を拡散させる工程）を必要としない。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
即ち、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法（電極材料のスパッタリングによる成膜、プラズマやＲＩＥ等の通常のエッチング工程等）により、半導体記憶素子を製造することが可能である。
従って、比較的簡単な方法で、容易に半導体記憶素子１０を製造することができる。
【００４４】
図１の半導体記憶素子１０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２例えばＴｉＷ膜を堆積する。
次に、下部電極２を覆って絶縁膜３を形成し、その後下部電極２上の絶縁膜３に開口を形成する。
【００４５】
次に、下部電極２の表面の酸化した表面のエッチングを行い、薄い酸化膜皮膜を除去し電気的に良好な表面を得る。
その後に、例えばマグネトロンスパッタリング装置によって、アモルファス薄膜４例えばＧｅＳｂＴｅ膜を成膜する。
次に、例えばマグネトロンスパッタリング装置によって、上部電極５例えばＧｅＳｂＴｅＡｇ膜又はＡｇ膜を成膜する。
続いて、例えばマグネトロンスパッタリング装置によって、電極層６例えばＴｉＷ膜を成膜し、さらに導電層７例えばＡｌＳｉ膜またはＣｕ膜を成膜する。
【００４６】
なお、これらアモルファス薄膜４、上部電極５、電極層６、導電層７は、材料を選定すれば、同一のマグネトロンスパッタリング装置を用いて、同一の真空状態に保持したままで、スパッタリングのターゲットを交換して、連続して成膜することも可能である。
【００４７】
その後、これらアモルファス薄膜４、上部電極５、電極層６、導電層７を、例えばプラズマエッチング等により、パターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
【００４８】
このようにして、図１に示した半導体記憶素子１０を製造することができる。
【００４９】
なお、上述の実施の形態の半導体記憶素子１０では、上部電極５にＡｇ又はＣｕを含み、下部電極２には含まない構成としたが、下部電極のみにＡｇ又はＣｕを含む構成や、下部電極及び上部電極にＡｇ又はＣｕを含む構成としてもよい。下部電極にＡｇ又はＣｕを含む構成としたときには、下部電極と基板との間に、図１の電極層６に相当する電極層（Ａｇ又はＣｕよりもイオン化したときの価数の大きい元素から構成する）を設けることが好ましい。
【００５０】
上述した実施の形態の半導体記憶素子１０を、多数マトリクス状に配置することにより、半導体記憶装置（半導体メモリ装置）を構成することができる。
各半導体記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極５側に接続された配線とを設け、例えばこれらの配線の交差点付近に各半導体記憶素子１０が配置されるようにすればよい。
【００５１】
そして、具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、導電層７に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの半導体記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００５２】
上述した実施の形態の半導体記憶素子１０は、容易に情報の記録や情報の読み出しを行うことができ、消費電力を低減し、記録に要する時間を短くすることができるものである。従って、この半導体記憶素子１０を用いて半導体記憶装置を構成することにより、情報の記録や情報の読み出しを容易に行うことができ、半導体記憶装置全体の消費電力を低減すると共に、高速で動作する半導体記憶装置を構成することができる。
また、上述した実施の形態の半導体記憶素子１０は、微細化していった場合にも、情報の記録や記録した情報の保持が容易になるため、半導体記憶装置の集積化（高密度化）や小型化を図ることができる。
さらに、上述した実施の形態の半導体記憶素子１０が簡便な方法で容易に製造することが可能であるため、半導体記憶装置の製造コストの低減や製造歩留まりの構造を図ることができる。
【００５３】
（実施例）
次に、上述した実施の形態の半導体記憶素子１０を実際に作製して、特性を調べた。
【００５４】
＜実験１＞
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を、１００ｎｍの膜厚で堆積した。
次に、下部電極２を覆ってフォトレジストを形成し、その後フォトリソグラフィにより、露光と現像を行って下部電極２上のフォトレジストに開口（スルーホール）を形成した。開口（スルーホール）の大きさは縦２μｍ、横２μｍとした。
その後、真空中２７０℃においてアニールを行ってフォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁膜３を形成した。なお、絶縁膜３にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁膜３に用いた方がよいことも考えられる。
その後、スルーホールにより露出した下部電極２の表面のエッチングを行い、薄い酸化膜皮膜を除去し、電気的に良好な表面を得た。
続いて、マグネトロンスパッタリング装置によって、アモルファス薄膜４としてＧｅＳｂＴｅ膜を２５ｎｍの膜厚で成膜した。このＧｅＳｂＴｅ膜の組成は、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６（添字は原子％）とした。
さらに、同一のマグネトロンスパッタリング装置において、同一の真空を保ったまま、上部電極５としてＧｅＳｂＴｅＡｇ膜を２５ｎｍの膜厚で成膜した。このＧｅＳｂＴｅＡｇ膜の組成は、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_４１Ａｇ_５９（添字は原子％）とした。
さらに、同一のマグネトロンスパッタリング装置において、同一の真空を保ったまま、電極層６としてＴｉＷ膜を１００ｎｍの膜厚で成膜し、続いて導電層７としてＡｌＳｉ膜を１００ｎｍの膜厚で成膜した。ＴｉＷ膜及びＡｌＳｉ膜の組成は、それぞれＴｉ_５０Ｗ_５０及びＡｌ_９７Ｓｉ_３（添字は原子％）とした。
その後、フォトリソグラフィにより、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁膜３上に堆積した、アモルファス薄膜４・上部電極５・電極層６・導電層７の各層を、５０μｍ×５０μｍの大きさにパターニングを行った。
このようにして、図１に示した構造の半導体記憶素子１０を作製して、試料１の半導体記憶素子１０とした。
【００５５】
この試料１の半導体記憶素子１０に対して、上部電極５側の導電層７に正電位（＋電位）を加え、基板１の裏面側を接地電位（グランド電位）に接続した。
そして、導電層７に印加する正電位を０Ｖから増加させて、電流の変化を測定した。ただし、電流が０．５ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は導電層７に印加する正電位即ち素子１０に加わる電圧が増加しないように設定した。
また、電流が０．５ｍＡに達して電流リミッタが動作した状態から、導電層７に印加する正電位を０Ｖまで減少させていき、電流の変化を測定した。
得られたＩ−Ｖ特性のグラフを図２Ａに示す。
【００５６】
図２Ａより、初期は抵抗が高く、半導体記憶素子１０がＯＦＦ状態にあり、電圧が増加することにより、ある閾値電圧Ｖｔｈ以上のところで急激に電流が増加する、即ち抵抗が低くなりＯＮ状態へと遷移することがわかる。これにより、情報が記録されることがわかる。
一方、その後、電圧を減少させることにより、電流も減少するが、電流の減少の方が大きく、少しずつ抵抗が高くなっていくものの、最終的には初期の抵抗値よりも充分低い抵抗値であり、ＯＮ状態が保たれ、記録された情報が保持されることがわかる。
この試料１の場合、電圧Ｖ＝０．１Ｖの所での抵抗値は、ＯＦＦ状態で約２ＭΩ、ＯＮ状態で約１ｋΩであった。
【００５７】
また、図２Ａの特性図にはないが、逆極性の電圧Ｖ、即ち上部電極５側の導電層７に負電位（−電位）を印加し、基板１の裏面側を接地電位（グランド電位）に接続して、導電層７にＶ＝−１Ｖの負電位を印加した後に、導電層７の電位を０Ｖにすることにより、抵抗が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち半導体記憶素子１０に記録した情報を、負電圧の印加により消去すできることがわかる。
【００５８】
＜実験２＞
アモルファス薄膜４のＧｅＳｂＴｅにＡｇを添加して、特性を調べた。
まず、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_８１Ａｇ_１９（添字は原子％、以下同様とする）の組成のＧｅＳｂＴｅＡｇ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料２とした。
次に、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_７０Ａｇ_３０の組成のＧｅＳｂＴｅＡｇ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料３とした。
次に、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_５８Ａｇ_４２の組成のＧｅＳｂＴｅＡｇ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料４とした。
【００５９】
これら試料２〜試料４の各半導体記憶素子のＩ−Ｖ特性を測定した。試料２の測定結果を図２Ｂに示し、試料３の測定結果を図３Ｃに示し、試料４の測定結果を図３Ｄに示す。
図２Ｂ、図３Ｃ、図３Ｄに示すように、銀Ａｇの含有量が増加すると共に、電圧を増加させたときの閾値電圧Ｖｔｈが大きくなっていき、また閾値電圧Ｖｔｈを越した後のＩ−Ｖの傾きｄＩ／ｄＶ即ち抵抗の変化割合が緩やかになってくることがわかる。
これは、抵抗が変化するメカニズムが、例えば、上部電極５に含有されるＡｇイオンの電界に負電極側への移動に伴い、局所的にＡｇ濃度が高く抵抗の低い細い電流パスが形成されたものとすると、ＧｅＳｂＴｅへのＡｇの添加によって、電流パスが形成される電圧が若干高くなり、かつ電流パスの形成速度が遅くなる、或いは多数本の電流パスが形成される電圧のバラツキが大きくなるためと考えることができる。
また、図３Ｃと図３Ｄ、即ち試料３及び試料４については、電流リミッタを０．５ｍＡとした場合には、電流を０Ｖに戻したときに抵抗値も元に戻ってしまい、記録が保持できない、という結果となったため、電流リミッタの値を１ｍＡに設定して測定した結果を示している。
さらに、記録前後での抵抗変化の割合は、図２Ａの試料１では４００倍であったのに対し、図２Ｂの試料２では８０倍、図３Ｃの試料３及び図３Ｄの試料４では７倍となった。
即ち、記録時に閾値電圧以上の電圧を印加したときには、いずれの試料も比較的小さな抵抗になっているが、印加する電圧を減少させていくのに伴って再び抵抗が増加する割合が大きくなることに起因して、抵抗変化の割合が減少していることがわかる。
つまり、Ａｇの含有量が増加することにより、記録されたＯＮ状態を保持することが困難になっていくと推測される。
【００６０】
以上の結果より、アモルファス薄膜４のＧｅＳｂＴｅにＡｇをあらかじめ含有させることは、記録電圧や記録電流の増大を招き、これにより、記録電圧のバラツキ、或いは記録速度の低下の何れかの問題を生じること、さらには、抵抗変化量の割合の減少即ち記録を読み出したときの信号レベルの減少を来たすと共に、記録データの保持特性を弱めてしまうという問題を生じることが判った。
従って、アモルファス薄膜４には、上部電極５に含有させているＡｇやＣｕを含まないようにして半導体記憶素子１０を作製することが望ましい。
【００６１】
＜実験３＞
次に、アモルファス薄膜４のＧｅＳｂＴｅ膜のＧｅの含有量を変えて、特性を調べた。
まず、下部電極２及び電極層６として、ＴｉＷ膜の代わりに、Ｔｉ膜を膜厚１００ｎｍで成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料５とした。
次に、アモルファス薄膜４として、Ｇｅ_３１Ｓｂ_１９Ｔｅ_５０（添字は原子％、以下同様とする）の組成のＧｅＳｂＴｅ膜を成膜し、その他は試料５と同様にして半導体記憶素子を作製し、試料６とした。
次に、アモルファス薄膜４として、Ｇｅ_３８Ｓｂ_１７Ｔｅ_４５の組成のＧｅＳｂＴｅ膜を成膜し、その他は試料５と同様にして半導体記憶素子を作製し、試料７とした。
次に、アモルファス薄膜４として、Ｇｅ_４９Ｓｂ_１５Ｔｅ_３７の組成のＧｅＳｂＴｅ膜を成膜し、その他は試料５と同様にして半導体記憶素子を作製し、試料８とした。
【００６２】
これら試料５〜試料８の各半導体記憶素子のＩ−Ｖ特性を測定した。試料５の測定結果を図４Ａに示し、試料６の測定結果を図４Ｂに示し、試料７の測定結果を図５Ｃに示し、試料８の測定結果を図５Ｄに示す。
図４Ａ〜図５Ｄに示すように、これらの広いＧｅ組成範囲において、記録と記録の保持を正しく行うことができることが確認された。
なお、図５Ｃ及び図５Ｄから、Ｇｅの含有量が増えると、閾値電圧以上の電圧を印加しているときのｄＩ／ｄＶが緩やかになっていくことがわかる。メモリの記録特性から考えると、Ｇｅの含有量が少ないほど記録が容易になっていくが、Ｇｅの含有量を多くすると、半導体記憶素子の熱的安定性が向上するという利点もある。従って、必要な特性に応じて、Ｇｅ含有量を制御すればよい。
【００６３】
＜実験４＞
次に、下部電極２及び電極層６の材料を変更して、特性を調べた。
下部電極２及び電極層６として、ＴｉＷ膜の代わりに、Ｗ膜を膜厚１００ｎｍで成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料９とした。
この試料９の半導体記憶素子のＩ−Ｖ特性を測定した。その測定結果を図６に示す。
図６より、図２Ａ等と同様に、良好なＩ−Ｖ特性が得られ、容易に記録を行うことができることがわかる。
【００６４】
また、下部電極２及び電極層６を、Ｔｉ_５０Ｗ_５０以外の組成のＴｉＷ膜、Ｔｉ／ＴｉＷの積層膜、ＴｉＷ／Ｔｉの積層膜、ＴｉＷ／Ｗの積層膜、Ｗ／ＴｉＷの積層膜に変えた試料をそれぞれ作製して測定を行ったが、試料１等と同様に良好なＩ−Ｖ特性が得られた。
さらに、導電層７をＣｕ膜に代えた場合にも、同様に試料を作製して測定を行ったところ、試料１等と同様に良好なＩ−Ｖ特性が得られた。
【００６５】
＜実験５＞
次にＡｇを含有する上部電極５として、ＧｅＳｂＴｅＡｇ膜の代わりにＡｇ膜を用いて、特性を調べた。
上部電極５として、ＧｅＳｂＴｅＡｇ膜の代わりにＡｇ膜を膜厚６ｎｍで成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１０とした。
この試料１０の半導体記憶素子のＩ−Ｖ特性を測定した。その測定結果を図７に示す。
図７より、図２Ａ等と同様に、良好なＩ−Ｖ特性が得られ、容易に記録を行うことができることがわかる。特に、図２Ａと比較して、記録時のｄＩ／ｄＶが非常に急峻になっていることがわかる。
そして、図７の結果と、図２Ａ〜図３Ｄの結果とを考慮すると、上部電極５に含有されるＡｇやＣｕの濃度と、アモルファス薄膜４に含有されるＡｇやＣｕの濃度との差が大きいほど、記録時のｄＩ／ｄＶが急峻で、良好な記録特性が得られることがわかる。
【００６６】
なお、Ａｇ膜の膜厚を変更して試料を作製し、同様の測定を行ったところ、膜厚が３ｎｍ以上であれば、ほぼ同様のＩ−Ｖ特性が得られた。
【００６７】
＜実験６＞
アモルファス薄膜４に、イオン媒介となるＡｇやＣｕとは異なる不純物金属、具体的には希土類金属であるＧｄを添加して、特性を調べた。
まず、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_８９Ｇｄ_１１（添字は原子％、以下同様とする）の組成のＧｅＳｂＴｅＧｄ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１１とした。
次に、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_８２Ｇｄ_１８の組成のＧｅＳｂＴｅＧｄ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１２とした。
これら試料１１及び試料１２の各半導体記憶素子のＩ−Ｖ特性を測定した。試料１１の測定結果を図８Ａに示し、試料１２の測定結果を図８Ｂに示す。
図８Ａ及び図８Ｂに示すように、この場合も、記録と記録の保持を正しく行うことができることが確認された。
また、希土類元素Ｇｄの添加によって、記録前の抵抗値が高くなり、１ＭΩ以上となり、さらに、高い温度下に経過された後にも、抵抗値が安定しているという効果があり、試料１１及び試料１２のいずれの試料も、２７０℃・１時間のアニールに対して、抵抗値がほとんど変化しなかった。
即ち、希土類元素の添加によって、結晶化温度が上昇し、アモルファス状態が安定に保たれているものと推測される。
また、希土類元素の添加によって、閾値電圧が増大するので、例えば、再生（読み出し）のときの電圧を高く設定したい場合等に有効である。
希土類元素は、最外殻電子構造が同じであるため、元素によらず電気的には同等の特性を有するので、Ｇｄに限らず、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒのいずれの元素を用いても同様の効果が期待される・
【００６８】
＜実験７＞
アモルファス薄膜４に、不純物元素、具体的にはＳｉを添加して、特性を調べた。
まず、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_９３Ｓｉ_７（添字は原子％、以下同様とする）の組成のＧｅＳｂＴｅＳｉ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１３とした。
次に、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_８５Ｓｉ_１５の組成のＧｅＳｂＴｅＳｉ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１４とした。
次に、アモルファス薄膜４として、（Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６）_７７Ｓｉ_２３の組成のＧｅＳｂＴｅＳｉ膜を成膜し、その他は試料１と同様にして半導体記憶素子を作製し、試料１５とした。
これら試料１３〜試料１５の各半導体記憶素子のＩ−Ｖ特性を測定した。試料１３の測定結果を図９Ａに示し、試料１４の測定結果を図９Ｂに示し、試料１５の測定結果を図９Ｃに示す。
図９Ａ及び図９Ｂより、Ｓｉの添加量が１５原子％程度以下までは、ほとんどＩ−Ｖ特性は変化せず、記録と記録の保持を正しく行うことができることが確認された。
これに対して、図９Ｃに示すように、Ｓｉの添加量が２３原子％としたときには、閾値電圧が増大し、０．５ｍＡでの記録は困難となり１ｍＡ程度の電流を要する。
なお、アモルファス薄膜４のＧｅＳｂＴｅにＳｉを添加することにより、熱的安定性が増すことが期待できる。これは、Ｓｉ−Ｓｉの有する共有結合エネルギーが高いため、Ｓｉ単体の融点が高く、Ｓｉ−Ｇｅ合金組成でＳｉの組成が多いほど融点が上昇することから、ＧｅＳｂＴｅにＳｉを添加したときにも、同様にＳｉの添加により共有結合性が高くなって融点の上昇、並びに結晶化温度の上昇等が期待されることに起因する。
【００６９】
＜実験８＞
アモルファス薄膜４の膜厚を変更して、特性を調べた。
まず、下部電極２を膜厚２０ｎｍのＴｉ膜とし、アモルファス薄膜４のＧｅＳｂＴｅ膜の膜厚を１４ｎｍとして、その他は試料１と同様にして半導体記憶素子を作製し、試料１６とした。
次に、アモルファス薄膜４のＧｅＳｂＴｅ膜の膜厚を２５ｎｍとして、その他は試料１６と同様にして半導体記憶素子を作製し、試料１７とした。
なお、この試料１７は、アモルファス薄膜４のＧｅＳｂＴｅ膜の膜厚が試料１と同じである。
次に、アモルファス薄膜４のＧｅＳｂＴｅ膜の膜厚を３８ｎｍとして、その他は試料１６と同様にして半導体記憶素子を作製し、試料１８とした。
次に、アモルファス薄膜４のＧｅＳｂＴｅ膜の膜厚を５１ｎｍとして、その他は試料１６と同様にして半導体記憶素子を作製し、試料１９とした。
【００７０】
これら試料１６〜試料１９の各半導体記憶素子のＩ−Ｖ特性を測定した。試料１６の測定結果を図１０Ａに示し、試料１７の測定結果を図１０Ｂに示し、試料１８の測定結果を図１１Ｃに示し、試料１９の測定結果を図１１Ｄに示す。
図１０Ａ〜図１１Ｄに示すように、これらの広い膜厚範囲において、記録と記録の保持を正しく行うことができることが確認された。
なお、最も膜厚の薄い試料１６（図１０Ａ）では、閾値電圧が約０．１Ｖと低くなっているが、その他は膜厚によってはそれほど閾値電圧が変化せず、いずれも約０．１７Ｖとなっている。
【００７１】
なお、上述の実施の形態の半導体記憶素子１０では、基板１に導電率の高い高不純物濃度のシリコン基板を用いて、基板１の裏面側に接地電位（グランド電位）を印加したが、下部電極側に電圧を印加するための構成は、その他の構成も可能である。
例えば、基板表面に形成され、かつ、シリコン基板とは電気的に絶縁された電極を用いてもよい。
また、基板として、シリコン以外の半導体基板、或いは絶縁基板例えばガラスや樹脂から成る基板を用いてもよい。
【００７２】
本発明の半導体記憶素子を用いて、半導体記憶素子を多数、例えば列状やマトリクス状に配列することにより、半導体記憶装置（半導体メモリ装置）を構成することができる。
また、各半導体記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【００７３】
本発明の半導体記憶素子は、各種の半導体メモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ（ランダムアクセスメモリ）等、いずれのメモリ形態でも適用することが可能である。
【００７４】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００７５】
【発明の効果】
上述の本発明によれば、半導体記憶素子への記録に要する電流を低減すると共に、記録の前後の素子の抵抗変化を大きくすることができる。
これにより、素子に情報を記録する際の消費電力を低減することができると共に、情報の読み出しを容易に行うことができる。
また、記録に要する時間も短くすることもできる。
【００７６】
さらに、素子の抵抗の変化、特にアモルファス薄膜の抵抗の変化を利用して情報の記録を行っているため、素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
【００７７】
従って、本発明により、情報の記録及び情報の読み出しを容易に行うことができ、消費電力が低減され、高速に動作する半導体記憶装置を構成することができる。また、半導体記憶装置の集積化（高密度化）や小型化を図ることができる。
【００７８】
さらに、本発明の半導体記憶素子は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能であり、即ち例えば高温熱処理、光照射等特別な工程を必要としないで製造することが可能になる。
即ち、比較的簡単な方法により、容易に半導体記憶素子を製造することができる。
従って、本発明により、半導体記憶素子及び半導体記憶装置を安いコストで製造することができ、安価な半導体記憶装置を提供することが可能になる。また、半導体記憶装置の製造歩留まりの向上を図ることも可能になる。
【図面の簡単な説明】
【図１】本発明の半導体記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】Ａ図１の半導体記憶素子の試料のＩ−Ｖ特性の測定結果を示す図である。Ｂアモルファス薄膜にＡｇを添加した試料のＩ−Ｖ特性の測定結果を示す図である。
【図３】Ｃ、Ｄアモルファス薄膜にＡｇを添加した試料のＩ−Ｖ特性の測定結果を示す図である。
【図４】Ａ、Ｂアモルファス薄膜のＧｅの含有量を変化させた試料のＩ−Ｖ特性の測定結果を示す図である。
【図５】Ｃ、Ｄアモルファス薄膜のＧｅの含有量を変化させた試料のＩ−Ｖ特性の測定結果を示す図である。
【図６】下部電極及び電極層にＷを用いた試料のＩ−Ｖ特性の測定結果を示す図である。
【図７】アモルファス薄膜をＡｇ膜とした試料のＩ−Ｖ特性の測定結果を示す図である。
【図８】Ａ、Ｂアモルファス薄膜にＧｄを添加した試料のＩ−Ｖ特性の測定結果を示す図である。
【図９】Ａ〜Ｃアモルファス薄膜にＳｉを添加した試料のＩ−Ｖ特性の測定結果を示す図である。
【図１０】Ａ、Ｂアモルファス薄膜のＧｅＳｂＴｅ膜の膜厚を変化させた試料のＩ−Ｖ特性の測定結果を示す図である。
【図１１】Ｃ、Ｄアモルファス薄膜のＧｅＳｂＴｅ膜の膜厚を変化させた試料のＩ−Ｖ特性の測定結果を示す図である。
【符号の説明】
１基板、２下部電極、４アモルファス薄膜、５上部電極、６電極層、７導電層、１０半導体記憶素子

Claims

第１の電極及び第２の電極の間に、アモルファス薄膜が挟まれて構成され、
前記第１の電極及び前記第２の電極は、少なくとも一方の電極がＡｇ又はＣｕを含み、
前記アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成る
ことを特徴とする半導体記憶素子。
Ａｇ又はＣｕを含む電極が、前記電極に含まれるＡｇ又はＣｕよりもイオン化した場合の価数が大きい元素から成る電極層に接続されていることを特徴とする請求項１に記載の半導体記憶素子。
前記第１の電極又は前記第２の電極が、ＴｉＷ，Ｔｉ，Ｗのいずれかから成る電極層に接続されていることを特徴とする請求項１に記載の半導体記憶素子。
前記アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素と、さらにＳｉとから成ることを特徴とする請求項１に記載の半導体記憶素子。
第１の電極及び第２の電極の間に、アモルファス薄膜が挟まれて構成され、前記第１の電極及び前記第２の電極は、少なくとも一方の電極がＡｇ又はＣｕを含み、前記アモルファス薄膜は、Ｇｅと、Ｓ，Ｓｅ，Ｔｅ，Ｓｂから選ばれる１つ以上の元素とから成る半導体記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記半導体記憶素子が多数配置されて成る
ことを特徴とする半導体記憶装置。