JP2009141151A - 記憶素子および記憶装置 - Google Patents

Abstract

【課題】繰り返し動作可能回数をより多く、安定した抵抗変化スイッチング特性を示す記憶素子を提供する。
【解決手段】記憶素子１Ａは、下部電極１４および絶縁膜１５上に記憶層１７および上部電極１８を備える。記憶層１７は高抵抗層およびイオン源層の積層構造により構成されている。高抵抗層はＧｄ（ガドリニウム）の酸化膜により形成され、イオン源層は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）などのカルコゲナイド元素と共に、Ｃｕ（銅），Ｚｒ（ジルコニウム），Ａｌ（アルミニウム）などの金属元素を含有する。絶縁膜１５には凹部１６が設けられ、この凹部１６において下部電極１４と記憶層１７とが接する。凹部１６の深さは、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは５ｎｍ以上１６ｎｍ以下である。
【選択図】 図１

Description

本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。

コンピュータ等の情報機器においては、ＲＡＭ(Random Access memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。

しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。

そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイドと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ（銀），Ｃｕ（銅）またはＺｎ（亜鉛）が固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，ＣｕまたはＺｎが含まれている。

しかしながら、上述した、上部電極または下部電極にＡｇ等を含み、それらの電極にＧｅ−Ｓ若しくはＧｅ−Ｓｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜が結晶化するという問題があった。このように結晶化が生ずると、その結晶化に伴って材料の特性が変化し、本来は高抵抗の状態でデータを保持している部分が、高温環境下あるいは長期保存時に低抵抗の状態に変化するなどの問題が発生する。そこで、さらに電極とイオン伝導体との間に、イオン伝導体と電極との間をイオンが移動することを制限するバリア層として希土類酸化膜を挿入した構成の記憶素子が提案されている（例えば、特許文献２）。

このようにバリア層として希土類酸化膜を有する記憶素子では、閾値電圧以上の記録電圧が印加されると、Ｃｕ，Ａｇ，Ｚｎなどの金属元素が含まれた電極層からこれらの金属がイオン化して、希土類酸化膜に拡散していき、他電極側で電子と結合して析出する、あるいは、希土類酸化膜内部に拡散した状態で留まる。すると、希土類酸化膜の内部にこれら金属元素を多量に含む電流パスが形成される、若しくは、希土類酸化膜の内部に金属元素による欠陥が多数形成されることによって、希土類酸化膜の抵抗値が低くなる。

また、上述と逆極性の電圧を印加することにより、希土類酸化膜内に形成されていた電流パスあるいは不純物準位を構成するＣｕ等の金属元素が再びイオン化して、希土類酸化膜内を移動して電極層側に戻り、これにより希土類酸化膜の抵抗値が高くなる。この希土類酸化膜の抵抗変化による記憶素子は、特に高温環境下および長期のデータ保持安定性に優れた特性を有すると報告されている。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３．１．２０号（第１０４頁） 特開２００５−１９７６３４号公報

更に、このような記憶素子では、その面積が４，０００ｎｍ² 以下のように微細化されると、希土類酸化膜をスケーリング測に従って薄膜化することが困難となることから、イオン源層に対応する層にＳｉ（シリコン）やＺｒ（ジルコニウム）等を添加することが提案されている。これによれば、電極とイオン源層との間に希土類酸化膜がなくても抵抗変化スイッチング特性を呈する。

しかしながら、このように改良がなされているものの、この種の記憶素子においては、書き込みおよび消去の繰り返し動作を行うと、次第に高抵抗状態と低抵抗状態との差がなくなり、読み出しエラーが増えてしまうという問題があった。そのため従来では、繰り返し動作可能回数が１万回程度であった。このようなことから、繰り返し動作可能回数を多くして安定した抵抗変化スイッチング特性を呈する記憶素子が要望されている。

本発明はかかる問題点に鑑みてなされたもので、その目的は、繰り返し動作可能回数をより多くすることができ、安定した抵抗変化スイッチング特性を呈する記憶素子および記憶装置を提供することにある。

本発明の記憶素子は、第１電極上に記憶層，第２電極がこの順に積層され、記憶層の電気的特性の変化により情報の書き込みあるいは消去がなされるものであって、第１電極を絶縁分離するための絶縁膜を有すると共に、この絶縁膜に、深さが２ｎｍ以上２０ｎｍ以下の凹部が設けられ、その凹部において第１電極と記憶層とが接触しているものである。凹部のリセス量は、より好ましくは５ｎｍ以上１６ｎｍ以下である。

本発明の記憶装置は、第１電極と第２電極との間にイオン化層を含む複数の記憶層を有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えたものであり、記憶素子として本発明の記憶素子を用いたものである。

本発明の記憶素子または記憶装置では、絶縁膜に深さ（リセス量）が２ｎｍ以上２０ｎｍ以下の凹部を有し、この凹部において第１電極と記憶層が接触していることから、書き込みおよび消去の繰り返し動作可能回数が大幅に増加する。

本発明の記憶素子または記憶装置によれば、絶縁膜に深さ（リセス量）が２ｎｍ以上２０ｎｍ以下の凹部を設け、この凹部において第１電極と記憶層を接触させるようにしたので、繰り返し動作可能回数が大幅に増加して安定した抵抗変化スイッチング特性を呈し、良好なメモリ特性を得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は本発明の一実施の形態に係る記憶素子の断面構成を表すものである。この記憶素子１Ａでは、例えば配線層１１の上に絶縁膜１２が形成され、この絶縁膜１２に配線層１１まで達する溝１３が設けられている。溝１３には下部電極１４が埋設されている。絶縁膜１２および下部電極１４の上には凹部１６を有する絶縁膜１５が形成されており、下部電極１４の一部を露出させている。下部電極１４および絶縁膜１５上には記憶層１７が形成され、更に、この記憶層１７上に上部電極１８が形成されている。記憶層１７は絶縁膜１５に設けられた凹部１６において下部電極１４と接している。

下部電極１４および上部電極１８には、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｓｉ（シリコン），Ｚｒ（ジルコニウム）およびシリサイド等を用いることができる。本実施の形態では、下部電極１４は例えばＷＺｒＮｂ層、上部電極１８はＺｒ層およびＡｌ層の積層構造（Ｚｒ／Ａｌ層）によりそれぞれ構成されている。

絶縁膜１２および絶縁膜１５は、例えば、ＴＥＯＳ−ＳｉＯ₂ 、ＳｉＯ₂ あるいはＳｉＮによりそれぞれ形成されるが、ともに同じ材料により形成してもよく、あるいは異なる材料により形成するようにしてもよい。絶縁膜１５に設けられた凹部１６は下部電極１４と上部電極１８との間に流れる電流を狭窄するもので、その底面の面積は例えば４００ｎｍ² である。凹部１６の深さ（リセス量）は、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは５ｎｍ以上１６ｎｍ以下である。後述のように、凹部１６の深さが２ｎｍ以上２０ｎｍ以下の範囲内であれば、繰り返し動作可能回数が１０万回以上、更に５ｎｍ以上１６ｎｍ以下であれば、繰り返し動作可能回数が１００万回以上となり、繰り返し動作可能回数が大幅に増加するからである。

記憶層１７は、例えば、下部電極１４側から積層された高抵抗層およびイオン源層により構成されている。イオン源層は、イオン伝導材料と共に金属元素として、例えばＣｕ（銅），Ａｇ（銀），Ｇｅ（ゲルマニウム）およびＺｎ（亜鉛）のうちの少なくとも１種を含んでいる。イオン源層には、更に、Ｓｉ（シリコン），Ｚｒ（ジルコニウム）およびＡｌ（アルミニウム）のうちの少なくとも１種を含む構成としてもよい。

イオン伝導材料としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。具体的には、イオン源層３は、例えば、ＣｕＧｅＴｅＳｉを用いることができる。なお、これ以外にも、例えばＡｌ（アルミニウム）などの他の元素を含んでいてもよい。

高抵抗層は、上記ＣｕＧｅＴｅＳｉ等からなるイオン源層と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，ＳｉおよびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。

本実施の形態の記憶素子１Ａでは、下部電極１４および上部電極１８を介して図示しない電源（パルス印加手段）から所定の電圧パルスあるいは電流パルスが印加されると、記憶層１７の電気的特性、具体的には抵抗値が変化し、これにより情報の書き込み，消去，更に読み出しが行われる。なお、このような記憶素子１Ａを多数、例えばマトリックス状に配置することにより本発明の記憶装置を構成することができる。

次に、図２〜図５を参照して上記記憶素子１Ａの製造方法について説明する。

まず、図２（Ａ）に示したように、配線層１１の上にＴＥＯＳ−ＳｉＯ₂ からなる絶縁膜１２を形成したのち、図２（Ｂ）に示したようにこの絶縁膜１２上に開口２０Ａを有するレジスト（感光性樹脂）層２０を形成する。

次に、図２（Ｃ）に示したように、レジスト層２０をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching，反応性イオンエッチング）法，ＩＭ（Ion Milling ，イオンミリング）法、ウェットエッチング法などにより、配線層１１が露出するまで絶縁膜１２を選択的に除去し、溝１３を形成する。次いでレジスト層２０を除去する。なお、レジスト層２０としては、例えば、紫外線などを用いた露光装置用フォトレジストや電子線を用いた電子線描画用のＥＢ（Electron Beam ，電子線）レジストが挙げられる。

次いで、図３（Ａ）に示したように、溝１３の内側に、例えばＣＶＤ法により堆積させて、例えばレジストエッチバック法による平坦化処理を施してＷＺｒＮｂからなる下部電極１４を形成する。次に、図３（Ｂ）に示したように例えばＣＶＤ法により例えばＳｉＯ₂ からなる絶縁膜１５を形成する。続いて、例えば上記エッチング法のいずれかによって選択的に凹部１６を形成するが、このときその深さを好ましくは膜厚２ｎｍ以上２０ｎｍ以下、より好ましくは５ｎｍ以上１６ｎｍ以下とする。なお、この深さは絶縁膜１５の膜厚を調整することにより設定できる。

続いて、図３（Ｃ）に示したように、記憶層１７、例えば膜厚２ｎｍのＧｄ酸化膜（高抵抗層）および膜厚３０ｎｍのＣｕＧｅＴｅＳｉ膜（イオン源層）を、ＤＣマグネトロンスパッタリングで形成する。最期に、上部電極１８として例えばＣＶＤ法により積層膜（Ｚｒ／Ａｌ層）を形成することにより、図１に示した記憶素子１Ａを作製することができる。

次に、この記憶素子１Ａに対する書き込みおよび消去、更に読み出しの動作について説明する。

図４は記憶素子１Ａを含む駆動回路の構成を表すものである。すなわち、記憶素子１Ａに対して選択トランジスタ（ＮＭＯＳトランジスタ）２およびスイッチ３が直列配置されている。記憶素子１Ａの上部電極１８はソース線５を介して端子８に接続され、下部電極１４は選択トランジスタ２の一端に接続されている。選択トランジスタ２の他端はスイッチ３およびビット線６を介して端子９に接続されている。選択トランジスタ２のゲート部はワード線４を介して端子１０に接続されている。上記端子８〜９はそれぞれ外部のパルス電圧源と接続されており、外部からパルス電圧を印加できるようになっている。また、スイッチ３に対しては電流計７が並列配置されており、スイッチ３が開状態のときに回路に流れる電流を測定できるようになっている。

記憶素子１Ａには、例えば図５（Ａ）〜（Ｃ）に示したような波形のパルス電圧が印加されることにより、情報の書き込み，消去および読出しが行われる。まず、書き込み動作の場合には、上部電極１８側が例えば正電位（＋電位）、下部電極１４側が負電位（−電位）になるように、記憶素子１Ａに対して正電圧を印加する。これにより記憶層１７のイオン源層から導電性イオン、例えばＣｕイオンが伝導し、下部電極１４側で電子と結合して析出し、高抵抗層中に金属状態に還元された低抵抗のＣｕ電流パスが形成されることによって抵抗値が低くなる。その後、正電圧を除去して、記憶素子１Ａにかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより情報の書き込みがなされる（図５（Ａ））。

消去過程においては、上部電極１８側が負電位、下部電極１４側が正電位になるように、記憶素子１Ａに対して負電圧を印加する。これにより高抵抗層中に形成されていた電流パスのＣｕが酸化してイオン化し、記憶層１７に溶解若しくはＴｅと結合してＣｕ₂ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｃｕによる電流パスが消滅、または減少して抵抗値が高くなる。その後、負電圧を除去して、記憶素子１Ａにかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより情報の消去がなされる（図５（Ｂ））。このような過程を繰り返すことにより記憶素子１Ａに情報の書き込みと消去とを繰り返し行うことができる。ここで、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることが可能になる。

書き込まれた情報の読み出しは、スイッチ３を開状態とし、記憶素子１Ａの抵抗値の状態が遷移する電圧の閾値よりも小さい電圧パルスを印加することにより電流計７を流れる電流値を検出することにより行う（図５（Ｃ））。

本実施の形態の記憶素子１Ａでは、後述の実施例からも明らかなように、絶縁膜１５に凹部１６を設けると共に、特に、その深さを２ｎｍ以上２０ｎｍ以下、より好ましくは５ｎｍ以上１６ｎｍ以下とすることにより、上記のような書き込みと消去の繰り返し動作可能回数が大幅に増加し、これにより抵抗変化スイッチング特性が向上し、良好なメモリ特性を得ることができる。

なお、記憶素子としては上記記憶素子１Ａに限るものではなく、例えば図６に示したような構造の記憶素子１Ｂとしてもよい。この記憶素子１Ｂでは、配線層２１の上に絶縁膜２２が形成されると共に、この絶縁膜２２の表面に凹部２６が設けられている。絶縁膜２２には、更に凹部２６に連続して配線層２１まで達する溝２３が設けられている。溝２３は図１の溝１３に比してアスペクト比が大きく、この溝２３内にプラグ状の下部電極２４が埋設されている。この下部電極２４および絶縁膜２２上に記憶層２７が形成され、更に、この記憶層２７の上に上部電極２８が形成されている。なお、凹部２６は、絶縁膜２２の溝２３内に下部電極２４を埋設したのち、記憶層２７を成膜する前に、下部電極２４のみを選択的にエッチングすることにより形成することができる。

すなわち、この記憶素子１Ｂでは、アスペクト比の大きな下部電極２４の側面のみが絶縁膜２２により覆われ、凹部２６が下部電極２４の表面全体にわたっている点において、上記記憶素子１Ａと異なるが、凹部２６の深さ、記憶層２７の構成等は記憶素子１Ａの対応する各要素と共通する。よって、その動作、作用効果についても同様である。

以下、具体的な実施例について説明する。

（実施例１）
上記の製造方法により、図１に示した断面構造を有する記憶素子１Ａのデバイスを作製した。絶縁膜１２，１５にはＴＥＯＳ−ＳｉＯ₂ 層を用いた。下部電極１４にはＷＺｒＮｂを用い、その形状は直径２８０ｎｍの円柱状とした。絶縁膜１５の凹部１６は円形とし、その底面（下部電極１４と記憶層１７との接する部分）の面積を４００ｎｍ² とした。記憶層１７は、膜厚２ｎｍのＧｄ酸化膜（高抵抗層）および膜厚３０ｎｍのＣｕＧｅＴｅＳｉ膜（イオン源層）の積層構造とした。上部電極１８にはＺｒ／Ａｌ膜を用いた。

（比較例１）
一方、比較例１として、図７に示した記憶素子１Ｃを作製した。この記憶素子１Ｃは、記憶層２７と下部電極２４とが接する部分を凸部２９とした点において、凹部２６を有する記憶素子１Ｂと異なる。凸部２９は、記憶層２７を成膜する前に、選択的に絶縁膜２２のみをエッチングすることにより形成した。なお、下部電極２４は直径４０ｎｍの円柱状とした。各部の材料は実施例１と同様である。

ここで、上記のように作製した実施例１および比較例１において、実施例１では凹部１６の深さ（リセス量）、比較例１では凸部２９の厚みをそれぞれｄ（ｎｍ）とし、絶縁膜１５（絶縁膜２２）の表面と記憶層１７（記憶層２７）が接している面を基準として、記憶層１７（記憶層２７）と下部電極１４（下部電極２４）とが接する部分が基準面と一致するときをｄ＝０とする。そして、実施例１の凹部１６の場合、すなわち記憶層１７と下部電極１４とが接する部分が基準面よりも下にあるときをｄが正（＋）、比較例１の凸部２９の場合、すなわち記憶層２７と下部電極２４とが接する部分が基準面よりも上にあるときをｄが負（−）とする。

実施例１においては、絶縁膜１５の厚み（凹部１６の深さｄ）をｄ＝−５，−１０、−１２，−１５，−２０，−５０ｎｍと変化させて、計６種類のデバイスを作製した。比較例１においては、凸部２９の厚みｄをｄ＝０，＋３，＋５ｎｍと変化させて、計３種類のデバイスを作製した。

（繰り返し特性評価）
上記９種類のデバイスについて、書き込みおよび消去の繰り返し動作時の抵抗変化（繰り返し特性）を測定した。繰り返し動作は、書き込み動作から始め、その後は書き込みおよび消去のサイクルを交互に行い、各書き込みおよび消去動作毎に抵抗値を測定した。

上記の測定には図４に示した回路を用い、各動作時における印加電圧は以下の通りとした。すなわち、書き込み動作時には、図５（Ａ）に示したようにスイッチ３を閉じ、端子９には５ｎｓのパルス幅Ｐｗで３．０Ｖの書き込み電圧Ｖｗ、端子８には３．０Ｖの書き込み電圧Ｖｗ、端子１０には１２５ｎｓのパルス幅Ｐｇｗで、１．３Ｖのゲート電圧Ｖｇｗをそれぞれ印加した。消去動作時には、図５（Ｂ）に示したようにスイッチ３を閉じ、端子９には１ｎｓのパルス幅Ｐｅで１．７Ｖの消去電圧Ｖｅ、端子８には０Ｖの電位、端子１０には１２５ｎｓのパルス幅Ｐｇｅで、３．０Ｖのゲート電圧Ｖｇｅをそれぞれ印加した。

読み出し時には、図５（Ｃ）に示したようにスイッチ３を開け、端子９には５０ｎｓのパルス幅で０．１Ｖの読出し電圧、端子８には０．１Ｖの読出し電圧、端子１０には、３．０Ｖの電源電圧ＶDDを印加した。このとき、電流計７を用いて、記憶素子１Ａに流れる電流と印加電圧（読出し電圧）とに基づき素子の抵抗値を測定した。

記録データの復調は、書き込み後の抵抗値と消去後の抵抗値との比がおよそ２倍以上であれば、可能である。そこで、上記９種類のデバイスに対してそれぞれ書き込み後の抵抗値と消去後の抵抗値との比が２倍より小さくなるまでの回数を測定した。その結果を図８に示す。図８の横軸は上記凹部１６の深さあるいは凸部２９の厚みｄ（ｎｍ）、縦軸は繰り返し動作可能回数（回）をそれぞれ表している。

この結果、繰り返し動作可能回数を増加させるには、深さｄが一定の範囲内であれば、実施例１のように絶縁膜１５に凹部１６を設けることが有効であることが分かった。特に、凹部１６の深さを２ｎｍ以上２０ｎｍ以下とすれば、繰り返し動作可能回数が１０万回以上となり、更に、５ｎｍ以上１６ｎｍ以下とすれば、繰り返し動作可能回数を１００万回以上とすることができ、これによりより安定した抵抗変化スイッチング特性を呈し、良好なメモリ特性を有することが分かった。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々変形可能である。例えば、記憶素子の構造を、上記実施の形態では、イオン源層と高抵抗層との積層構造を有するものとしたが、イオン源層を設ける代わりにイオン源層に用いられる金属元素を高抵抗層に含有させた構成のもの、更にはイオン源層に用いられる金属元素を電極に含有させて、電極がイオン源層を兼ねるようにした構成のものなどでもよく、本発明はこのような記憶素子のいずれも適用可能である。また、上記実施の形態においては、記憶層１７の膜厚は均一となっているが、例えば、図１において、上部電極１８の記憶層１７側への凸部分のない構成、すなわち、記憶層１７の膜厚が不均一となっていてもよい。

本発明の一実施の形態に係る記憶素子の断面図である。 上記素子の製造方法を工程毎に表す断面図である。 図２に続く工程を表す図である。 図１の素子の駆動回路の構成図である。 印加する電圧の波形図である。 変形例に係る記憶素子の断面図である。 比較例に係る記憶素子の断面図である。 実施例１および比較例１の繰り返し特性の測定結果を表す図である。

符号の説明

１Ａ，１Ｂ…記憶素子、１１…配線層、１２…絶縁膜、１３…溝、１４…下部電極、１５…絶縁膜、１６…凹部、１７…記憶層、１８…上部電極

Claims (9)

1. 第１電極上に記憶層，第２電極がこの順に積層され、前記記憶層の電気的特性の変化により情報の書き込みあるいは消去がなされる記憶素子であって、
   前記第１電極を絶縁分離するための絶縁膜を有すると共に、前記絶縁膜に、深さが２ｎｍ以上２０ｎｍ以下の凹部が設けられ、前記凹部において前記第１電極と前記記憶層とが接触している
   ことを特徴とする記憶素子。
2. 前記凹部の深さは、５ｎｍ以上１６ｎｍ以下である
   ことを特徴とする請求項１記載の記憶素子。
3. 前記記憶層は、イオン伝導材料と共にＣｕ（銅），Ａｇ（銀），Ｇｅ（ゲルマニウム）およびＺｎ（亜鉛）のうちの少なくとも１種の金属元素を含む
   ことを特徴とする請求項２記載の記憶素子。
4. 前記記憶層は、更に、Ｓｉ（シリコン），Ｚｒ（ジルコニウム）およびＡｌ（アルミニウム）のうちの少なくとも１種を含む
   ことを特徴とする請求項３記載の記憶素子。
5. 前記記憶層のイオン伝導材料は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）のうちの少なくとも１種である
   ことを特徴とする請求項４に記載の記憶素子。
6. 前記第１電極の側面および表面の一部が前記絶縁膜により覆われ、
   前記凹部は前記第１電極の表面の一部領域に対応して設けられている
   ことを特徴とする請求項１または５に記載の記憶素子。
7. 前記第１電極の側面が前記絶縁膜により覆われ、前記凹部は前記第１電極の表面全体に対応して設けられている
   ことを特徴とする請求項１または５に記載の記憶素子。
8. 第１電極上に記憶層，第２電極がこの順に積層され、前記記憶層の電気的特性の変化により情報の書き込みあるいは消去がなされる複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、
   前記記憶素子は、前記第１電極を絶縁分離するための絶縁膜を有すると共に、前記絶縁膜に、深さが２ｎｍ以上２０ｎｍ以下の凹部が設けられ、前記凹部において前記第１電極と前記記憶層とが接触している
   ことを特徴とする記憶装置。
9. 前記凹部のリセス量は、５ｎｍ以上１６ｎｍ以下である
   ことを特徴とする請求項８記載の記憶素子。

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