TWI462356B - 記憶體元件及其製造方法及記憶體裝置 - Google Patents

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Katsuhisa Aratani
Akira Kouchiyama
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Description

記憶體元件及其製造方法及記憶體裝置
本技術係關於一種基於在包括離子源層及電阻改變層之記憶體層中所觀測之電特性的任何改變而儲存資訊的記憶體元件、一種其製造方法，及一種記憶體裝置。
普遍用於資料儲存之半導體非揮發性記憶體已為NOR或NAND快閃記憶體。然而，考慮到需要高位準之電壓以用於寫入及抹除且需要有限數目個電子以用於注入至浮閘，此半導體非揮發性記憶體已被指出存在對微加工之限制。
為了克服對微加工之此等限制，當前所提出的下一代非揮發性記憶體為(例如)ReRAM(電阻隨機存取記憶體)或PRAM(相變隨機存取記憶體)。此等電阻改變記憶體各自其中形成有導電路徑(原子或離子藉由熱場或電場之遷移通過其)，且假設該等電阻改變記憶體各自展示電阻值之改變。
作為一實例，日本未審查專利申請公開案第2009-141151號描述一種包括兩個電極之間的離子源層及高電阻層(電阻改變層)之記憶體元件。離子源層含有硫族化物元素及金屬元素，且高電阻層為氧化釓膜。在記憶體元件中，電壓之施加引起金屬元素(離子)移動，藉此在高電阻層中形成導電路徑。
然而，在描述於日本未審查專利申請公開案第2009-141151號中之電阻改變記憶體中，在導電路徑之形成及導電路徑之消失時將高位準之電壓施加至不具有離子遷移之任何部分，藉此引起為氧化釓膜之高電阻層的劣化。如此之高電阻層的劣化亦影響記憶體特性，亦即，電阻改變記憶體中之所謂介電強度的缺點。
因此，需要提供一種具有記憶體特性之減少之降級的記憶體元件(該降級係藉由一記憶體層之劣化引起)、一種製造該記憶體元件之方法，及一種記憶體裝置。
根據本技術之一實施例的一種第一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極。該記憶體層包括含有氟化物之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層。
根據本技術之另一實施例的一種第二記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極。該記憶體層包括該第一電極側上之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層。該第一電極含有氟(F)或磷(P)。根據本技術之再一實施例的一種製造一記憶體元件之方法為製造上述內容中的第二記憶體元件之方法。
根據本技術之再一實施例的第一記憶體裝置及第二記憶體裝置各自包括：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性地施加至該等記憶體元件。此等記憶體元件中之每一者係由上文所描述之第一記憶體元件抑或第二記憶體元件組態。
就根據本技術之該等實施例的該第一記憶體元件(記憶體裝置)及該第二記憶體元件(記憶體裝置)而言，當關於處於初始狀態(高電阻狀態)之該元件施加「正方向」之一電壓或電流脈衝(例如，該第一電極側處於一負電位，且該第二電極側處於一正電位)時，含於該離子源層中之任何金屬元素經離子化且在該電阻改變層中擴散，且接著藉由與該第一電極處之電子結合而沈積，或保留於該電阻改變層中且形成一雜質位準。結果，含有該金屬元素之一導電路徑形成於該記憶體層中，藉此減小該電阻改變層之電阻(寫入狀態)。當關於如此之處於低電阻狀態之該元件施加「負方向」的一電壓脈衝(例如，該第一電極側處於一正電位，且該第二電極側處於一負電位)時，已沈積於該第一電極上之該金屬元素經離子化，且接著溶解至該離子源層中。結果，含有該金屬元素之該導電路徑消失，且該電阻改變層之電阻增加(初始狀態或抹除狀態)。本文中，由於該電阻改變層含有氟化物，或由於該第一電極含有氟或磷，故即使針對寫入或抹除狀態之一改變而施加一高位準電壓，其影響仍為極小的。
就根據本技術之該等實施例的該第一記憶體元件(記憶體裝置)及該第二記憶體元件(記憶體裝置)及根據本技術之另一實施例的製造該記憶體元件之該方法而言，由於該電阻改變層含有氟化物，或由於該第一電極含有氟或磷，故一電壓之施加具有極小影響。因而，保護記憶體特性以免於待藉由該電阻改變層之劣化所引起的降級。
應理解，前述一般描述及以下實施方式皆為例示性的，且意欲提供如所主張之技術之另外解釋。
包括隨附圖式以提供對本發明之進一步理解，且隨附圖式併入於本說明書中且構成本說明書之一部分。該等圖式說明實施例，且與說明書一起用以解釋技術之原理。
在下文中，藉由參看隨附圖式，詳細地描述本技術之實施例。本文中，按以下次序提供描述。
1.　第一實施例(記憶體元件：記憶體層係藉由離子源層及電阻改變層組態且電阻改變層含有氟化物之記憶體元件)
2.　修改(記憶體元件：離子源層係藉由離子供應層及中間層組態之記憶體元件)
3.　第二實施例(記憶體元件：下部電極含有氟或磷之記憶體元件)
4.　記憶體裝置
5.　實例
(第一實施例) (記憶體元件)
圖1為本發明之第一實施例中之記憶體元件1的橫截面圖，其展示記憶體元件1之組態。此記憶體元件1經組態以包括按此次序之下部電極10(第一電極)、記憶體層20及上部電極30(第二電極)。
下部電極10提供於用(例如)CMOS(互補金屬氧化物半導體)電路所形成之基板41(如稍後將描述(圖3))上，藉此用作與CMOS電路之部分的連接區段。此下部電極10係由供在半導體製程中佈線使用之材料製成，例如，W(鎢)、WN(氮化鎢)、TiN(氮化鈦)、Cu(銅)、Al(鋁)、Mo(鉬)、Ta(鉭)，及矽化物。當下部電極10係由可能引起電場中之離子傳導的諸如銅之材料製成時，如此之由銅或其他材料製成之下部電極10可覆蓋於具有幾乎不引起離子傳導或熱擴散之材料(例如，鎢、氮化鎢、氮化鈦及氮化鉭(TaN))的表面上。當離子源層21(其將稍後被描述)含有鋁時，較佳地使用含有鉻(Cr)、鎢、鈷(Co)、矽(Si)、金(Au)、鈀(Pd)、鉬、銥(Ir)、鈦(Ti)，及比鋁更抗離子化之其他者，或其氧化物膜或氮化物膜中之一或多者的金屬膜。
記憶體層20係藉由上部電極30側上之離子源層21與下部電極10側上之電阻改變層22組態。在此實施例中，離子源層21係與上部電極30接觸，且電阻改變層22係與下部電極10接觸。
離子源層21安置於電阻改變層22與上部電極30之間，且含有待轉換成擴散至電阻改變層22之行動離子(陽離子及陰離子)的元素。可能地經陽離子化之元素包括諸如銅、鋁、鍺(Ge)及鋅(Zn)之金屬元素中的一者或者兩者或兩者以上。作為待陰離子化之離子傳導材料包括包括(例如)氧(O)、碲(Te)、硫(S)及硒(Se)之16族(硫族元素)中之元素中的至少一或多者。(多個)金屬元素及(多個)硫族元素結合在一起，藉此形成金屬硫族化物層。此金屬硫族化物層主要呈非晶形結構，且用作離子供應源。
關於可能經陽離子化之金屬元素(如在寫入操作期間在陰極電極(例如，下部電極10)上還原且形成呈金屬之形式的導電路徑(長絲))，化學上穩定之任何元素係較佳的，亦即，在含有上文所描述之該(等)硫族元素之離子源層21中保持呈金屬的形式。不同於上文所描述之彼等金屬元素，此金屬元素包括週期表中之4A、5A及6A族之過渡金屬元素，亦即，(例如)鈦、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭、鉻、鉬及鎢。在此等元素當中，可能使用一者或者兩者或兩者以上。或者，銀(Ag)、矽或其他元素可用作對離子源層21之添加元素。
離子源層21之如此特定材料含有ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl，及其他材料。此等特定材料亦可包括為銅添加至ZrTeAl之結果的CuZrTeAl、為鍺添加至CuZrTeAl之結果的CuZrTeAlGe，及為另一添加元素添加至CuZrTeAlGe之結果的CuZrTeAlSiGe。另一選項為包括作為鋁之替代物的鎂之ZrTeMg。關於使金屬元素離子化，即使經選擇供用作離子化金屬元素之過渡金屬元素並非鋯而是鈦或鉭(例如，TaTeAlGe)，仍可能使用任何類似之添加元素。此外，關於離子傳導材料，碲確定並非限制性的，且亦可使用硫、硒或碘(I)，亦即，特定言之ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl及其他材料。本文中，未必含有鋁，且亦可使用CuGeTeZr或其他材料。
注意，例如，可對離子源層21添加任何其他元素以用於達成防止膜在針對記憶體層20之高溫熱處理期間剝落之目的。矽為可能亦提供保留特性之改良，且較佳地與鋯一起添加至離子源層21之例示性添加元素。本文中，若用於添加之矽之含量不夠，則並未充足地產生防止膜剝落之效應，且若矽的含量過高，則所得記憶體操作特性不夠令人滿意。考慮到此情況，離子源層21中之矽的含量較佳地在約10%至45%的範圍中。
電阻改變層22安置於離子源層21與下部電極10之間。此電阻改變層22用作抵抗電傳導之障壁，且當將預定位準之電壓施加於下部電極10與上部電極30之間時，電阻改變層22之電阻值展示改變。
在此實施例中，此電阻改變層22含有氟化物。由於氟(F)具有高位準之負電性，故氟化物常常含有強結合在一起(如離子結合)之組份元素。在提供如此之氟化物的情況下，所得電阻改變層22不太容易受到電壓施加之影響(例如，不太容易受到電壓之重複施加的影響、不太容易受到電壓施加之位準之突然改變的影響，或不太容易受到高位準之電壓之施加的影響)，且有利地得到保護以免於劣化。換言之，所得電阻改變層22可能地比以往具有更多的介電強度之改良型特性。自如此之改良介電強度之特性的觀點，電阻層22在製造時較佳地具備5%或大於5%之氟化物，且更佳地，電阻層22係僅藉由氟化物形成。此係因為氟化物之5%或大於5%之含量允許氟化物氧化物在電阻改變層22中的網路形成。
如上文所描述，含於電阻改變層22中之氟化物較佳地在組份元素之間的結合力方面係強的。氟化物亦較佳地具有高電阻值，此係因為電阻改變層22用作抵抗電傳導之障壁。氟化物常常具有大的帶隙且電阻值常常為高的。特定言之，供使用之氟化物較佳地包括為鹼金屬氟化物之氟化鋰(LiF)或氟化鉀(KF)，為鹼土金屬氟化物之氟化鎂(MgF2 )、氟化鈣(CaF2 )、氟化鍶(SrF2 )或氟化鋇(BaF2 )，為13族元素氟化物(土金屬)之氟化鋁(AlF3 )或氟化鎵(GaF3 )，為鑭系元素氟化物之氟化鑭(LaF3 )、氟化鈰(CaF3 )、氟化鐠(PrF3 )、氟化釹(NdF3 )、氟化釤(SmF3 )、氟化銪(EuF3 )、氟化釓(GdF3 )、氟化鈥(HoF3 )、氟化鉺(ErF3 )、氟化銩(TmF3 )或氟化鐿(YbF3 )，或諸如氟化鎘(CdF2 )或氟化釔(YF3 )之其他氟化物。尤其，使用為氟與任何可高離子化元素之組合的氟化物係較佳的，且考慮到介電強度、高電阻及易於處置之特性，使用氟化鎂、氟化鈣、氟化鋁或氟化鋰係更佳的。每一化合物具有如下之帶隙。亦即，氟化鎂具有為6eV之帶隙，氟化鈣具有為10eV之帶隙，氟化鋁具有為11eV之帶隙，且氟化鋰具有為11eV之帶隙。本文中，舉例而言，只要氟化鈉(NaF)在添加添加劑之情況下處於高電阻值狀態，則氟化鈉(NaF)亦具有供使用之可能性。此處注意，電阻改變層22之某電阻值可使供寫入之臨限電壓增加過多。因此，電阻改變層22較佳地經調整以具有為大於或等於1Ω但小於或等於1GΩ之初始電阻值。電阻改變層22可含有一種或者兩種或兩種以上類型之氟化物。
此外，較佳地藉由電漿氧化或其他氧化而使電阻改變層22氧化，且電阻改變層22含有氧(O)。如稍後將描述，電阻改變層22係藉由濺鍍藉由氟化物之沈積而形成，但氟化物可能在如此之氟化物之沈積時部分地還原。因此，藉由在如此之沈積之後氧化，預期所得電阻改變層22係穩定的，且結果，所得記憶體元件1具有極好的記憶體特性。替代於經氧化，電阻改變層22可由含有氟與氧之化合物形成。再或者，電阻改變層22可含有諸如氮(N)之任何其他元素。
上部電極30可由類似於下部電極10之材料的材料製成(亦即，供半導體之使用的熟知材料)，且較佳地，係由甚至在後退火之後仍不與離子源層21反應之穩定材料製成。
就該實施例之此記憶體元件1而言，當藉由電源供應器電路(脈衝施加區段；未圖示)經由下部電極10及上部電極30施加電壓或電流脈衝時，記憶體層20展示其電特性之改變(例如，電阻值之改變)，藉此執行資訊寫入、抹除及讀取。在下文中，特定地描述此操作。
首先，舉例而言，將正電壓施加至記憶體元件1，以使得上部電極30側處於正電位且下部電極10側處於負電位。回應於此，離子源層21中之任何金屬元素經離子化且擴散至電阻改變層22，且接著藉由與下部電極10側上之電子結合而沈積，或經離子化之金屬元素保留於電阻改變層22中且形成雜質位準。結果，導電路徑形成於下部電極10與記憶體層20之間的界面上。此導電路徑係由以金屬之形式還原的低電阻金屬元素製成。此相應地減小記憶體層20之電阻值，亦即，與在初始狀態中之電阻值(處於高電阻狀態)相比，記憶體層20展示電阻值減小至較低值(待處於低電阻狀態)。
此後，即使記憶體元件1藉由停止正電壓之施加而變得無電壓，低電阻狀態仍得以保留。此意謂完成資訊寫入。為了在可寫入一次之記憶體裝置(亦即，所謂的PROM(可程式化唯讀記憶體))中使用，用僅藉由上文所描述之記錄程序之記錄來完成記憶體元件1。
另一方面，為了在可抹除記憶體裝置(亦即，RAM(隨機存取記憶體)、EEPROM(電可抹除且可程式化唯讀記憶體)或其他記憶體)中應用使用，抹除程序係必要的。在抹除程序期間，舉例而言，將負電壓施加至記憶體元件1，以使得上部電極30側處於負電位且下部電極10側處於正電位。回應於此，在形成於記憶體層20內部之導電路徑中，金屬元素經離子化，且導電路徑消失或變窄以使得電阻值由此展示增加。
此後，即使記憶體元件1藉由停止至其之負電壓施加而變得無電壓，其中之電阻值仍保持為高的。此意謂寫入至其之任何資訊之抹除。藉由重複此程序，使記憶體元件1經受重複的資訊寫入及所寫入資訊之抹除。
舉例而言，若電阻值高之狀態係與為「0」之資訊有關，且若電阻值低之狀態係與為「1」之資訊有關，則在藉由施加正電壓之資訊記錄的程序中為「0」之資訊將改變成為「1」之資訊，且在藉由施加負電壓之資訊抹除的程序中為「1」之資訊將改變成為「0」之資訊。注意，在此實例中，儘管減小記憶體元件1之電阻的操作係與寫入操作有關且增加記憶體元件1之電阻的操作係與抹除操作有關，但可使相關性顛倒。
為實現任何經記錄資料之解調變，初始電阻值與記錄後電阻值之間的較大比率係更佳的。然而，電阻改變層22之過大電阻值引起如上文所描述之寫入(亦即，減小電阻)之困難。結果，由於供寫入之臨限電壓增加過多，故較佳地將初始電阻值調整成1 GΩ或小於1 GΩ。舉例而言，電阻改變層22之電阻值可能地係由其厚度來控制。
在此實施例中，由於電阻改變層22含有氟化物，故電阻改變層22不太容易受到在寫入或抹除之程序中的電壓施加的影響，例如，不太容易受到電壓之重複施加的影響或不太容易受到高位準之電壓之施加的影響。更詳細言之，就電阻改變層22中之氟具備高位準之負電性而言，所得電阻改變層22變得不容易受到電壓施加的影響，此係因為其中之組份元素之間的結合藉此得以增強。因而，與使用(例如)氧化釓膜之先前技術相比，電阻改變層22具有介電強度之改良型特性，使得可能保護記憶體元件1以免於常常藉由電阻改變層22之劣化所引起的記憶體特性之降級。
此外，在該實施例中，不同於上文所描述之元素(亦即，銅、鋁、鍺或鋅(下文中，被稱作銅或其他元素))，離子源層21較佳地含有鋯。
在假定離子源層21不含有鋯但僅含有銅作為金屬元素的情況下，藉由寫入操作所形成之任何僅銅金屬長絲係容易溶解至離子源層21中，且在不施加寫入電壓脈衝之狀態(資料保留狀態)下，再次經離子化且狀態改變成高電阻。另一方面，當離子源層21含有鋯時，鋯作為離子化元素與銅或其他元素一起工作，且待形成之導電路徑為銅或其他元素與鋯之組合。鋯在寫入操作期間在陰極電極(例如，下部電極10)上還原，且在寫入之後在低電阻狀態下形成呈金屬之形式的長絲。與僅銅或其他元素製成之導電路徑相比，由於鋯之還原所產生的金屬長絲並不相對容易溶解至含有硫族元素之離子源層21中，且在寫入狀態(低電阻狀態)下容易保持處於低電阻狀態。
此外，在抹除狀態下作為離子溶解於離子源層21中之鋯的離子遷移率至少低於銅，且即使溫度增加或即使其照原樣保留歷時長時間仍不容易移動。換言之，鋯對在陰極電極上(例如，下部電極10上)之沈積有抗力，且保持處於高電阻狀態。因而，組合銅或其他元素與鋯有利地有助於電阻值保留之特性的改良。
再此外，離子源層21較佳地含有鋁。在抹除程序期間，當將負電壓施加至記憶體元件1以使得(例如)上部電極30側處於負電位且下部電極10側處於正電位時，含於離子源層21中之鋁移至上部電極30側，且氧化物膜形成於與上部電極30之界面上。在鋁之氧化物膜如此穩定的情況下，使高電阻狀態(抹除狀態)穩定。本文中，作為鋁之替代，氧化物膜可含有鍺或具有類似機能之其他元素。
如上文所描述，當離子源層21含有鋁、鍺或鋯時，藉此可能改良電阻值保留之特性。因此，若高與低之間的任何電阻中間狀態經由如此電阻值保留之高特性之利用以良好穩定性保留，則所得記憶體元件能夠不僅二進位儲存而且多值儲存。本文中，經由在電阻自高改變為低期間調整抹除電壓或經由藉由在電阻自高改變為低期間改變寫入電流而調整用於沈積之原子的量而可能地產生此中間狀態。
對於記憶體之操作重要的此等特性(亦即，寫入及抹除操作之特性，及電阻值保留之特性)取決於離子源層21中之元素的類型及添加含量而變化。
若鋯之添加含量係不夠的，則並未產生足夠的上文所描述之電阻值保留之效應。考慮到此情況，離子源層21中之鋯的含量較佳地為7.5原子%或大於7.5原子%。另一方面，若鋯之添加含量過高，則此使所得離子源層21之電阻值減小過多，藉此在將電壓有效地施加至離子源層21方面失敗。考慮到此情況，離子源層21中之鋯的含量較佳地為大於或等於7.5原子%但小於或等於26原子%。
將適當含量的銅添加至離子源層21促進其非晶化，且如上文所描述，銅與鋯之組合改良電阻值保留之特性。因此，將銅添加至離子源層21係較佳的。
如上文所描述，鑒於電阻值保留之特性，離子源層21較佳地含有鋁，且其含量較佳地為30原子%或大於30原子%以用於產生良好效應。另一方面，若鋁之含量過高，則鋁 離子變得容易移動，藉此歸因於鋁離子之減少而產生寫入狀態。由於鋁在硫族化物固體電解質中以金屬之形式不夠穩定，故低電阻寫入狀態保留之特性降級。考慮到此情況，離子源層21中之鋁的含量較佳地為大於或等於30原子%但小於或等於50原子%。
本文中，未必含有鍺，但當待添加鍺時，考慮到過高含量的鍺使寫入保留之特性降級，鍺含量較佳地為15原子%或小於15原子%。
在下文中，描述製造該實施例中之記憶體元件1的方法。
首先，在用諸如選擇電晶體之CMOS電路所形成之基板41(稍後將描述之圖3)上，形成由氮化鈦或其他物製成之下部電極10的插塞。此後，在必要時，藉由(例如)反向濺鍍移除下部電極10之表面上的任何氧化物或其他物。
接下來，舉例而言，藉由沈積氟化鎂形成電阻改變層22而具有為2.0nm之厚度，且接著經由交換用於濺鍍之裝置中的標靶而接連執行高達包括離子源層21之上部電極30之層的形成。上部電極30係由鋯製成，且離子源層21係由CuZrTeAl製成而具有為45nm之厚度。本文中之標靶為各自具有適宜於對應層之材料之組成的彼等標靶。電極之直徑為50nmφ至300nmφ。在使用組份元素之標靶的同時形成合金膜。
在高達上部電極30之層之形成之後，形成用於連接至上部電極30的佈線層(未圖示)，且連接接觸區段以達成所有記憶體元件1當中之共同電位。此後，使分層膜經受後退火處理。因而，完成圖1之記憶體元件1。
因而，在該實施例中，電阻改變層22經如此組態以便含有氟化物，使得所得電阻改變層22變得不太容易受到在寫入或抹除之程序中電壓之重複施加及高位準之電壓的施加的影響。因此，電阻改變層22比以往具有更多的介電強度之改良型特性，使得可能保護記憶體元件1以免於藉由電阻改變層22之劣化所引起的記憶體特性之降級。
在下文中，描述上文所描述之實施例之修改及其他實施例。在以下描述中，類似於上文所描述之實施例中之組件的任何組件具備相同之參考數字，且在適當時不被再次描述。
(修改)
圖2展示上文所描述之實施例之修改中的記憶體元件(記憶體元件2)之橫截面組態。此記憶體元件2在離子源層21係呈中間層21A及離子供應層21B之雙層結構方面不同於記憶體元件1。
離子源層21係呈包括按自下部電極10側之次序之中間層21A及離子供應層21B的雙層結構。換言之，離子供應層21B安置於中間層21A與上部電極30之間。離子供應層21B係呈類似於上文所描述之離子源層21之結構的結構，亦即，含有在由鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬及鎢組成的群組中之過渡金屬中之一或多者，連同包括銅、鋁、鍺、鋅及其他元素之金屬元素中的一者或者兩者或兩者以上，及硫族元素。中間層21A含有離子供應層21B中之金屬元素中的一或多者(亦即，銅、鋁、鍺、鋅及其他元素)連同碲、硫及硒之至少任一硫族元素。就如此之呈雙層結構之離子源層21而言，除了上文之實施例中所達成的效應之外，所得非揮發性記憶體亦係可能地具有改良型保留特性且可在低電流下操作。
在中間層21A中，諸如銅、鋁、鍺及鋅之金屬元素的含量對硫族元素之含量的比率較佳地小於在離子供應層21B中的比率(亦即，諸如銅、鋁、鍺及鋅之金屬元素的含量對硫族元素之含量的比率)。關於中間層21A中之金屬元素(亦即，銅、鋁、鍺、鋅及其他元素)，在製造中間層21A時未將金屬元素添加至中間層21A，而是藉由由於中間層21A與離子供應層21B之間的濃度梯度所引起之擴散而產生金屬元素。因此，假設中間層21A中之金屬元素的含量小於Al2 Te3 之化學計量組成。假設包括銅、鋁、鍺、鋅及其他元素之此金屬元素主要以離子之形式存在。因而，藉由有效地使用所施加電位以用於驅動離子，與記憶體元件1相比，所得記憶體元件2允許在較低之電流下以更好的保留特性進行非揮發性記憶體操作。
此外，當離子源層21含有鋁時，回應於寫入操作(例如，回應於正電壓施加至記憶體元件2以使得上部電極30側處於正電位且下部電極10側處於負電位)，鋁離子在離子源層21中移動，藉此在下部電極10與離子源層21之間的界面附近形成幾乎呈金屬之形式的鋁。當藉由停止寫入電壓偏壓而將此狀態改變成資料保留時，容易地使呈金屬之形式的鋁氧化，且經氧化之鋁的電阻變為高的。此情形看來係低電阻狀態下不良資料保留之原因。
然而，考慮到硫族元素對呈金屬之形式的鋁高反應，若下部電極10側上之中間層21A中之硫族元素的含量增加成高於離子供應層21B中之硫族元素的含量，則呈金屬之形式的鋁在氧化之前與硫族元素反應。因此，將改良資料保留之特性。
又，在抹除操作中(例如，負電壓施加至記憶體元件2以使得上部電極30側處於負電位且下部電極10側處於正電位)，鋁離子在包括大含量之硫族元素之中間層21A中容易地移動。換言之，藉由抹除偏壓，鋁離子之供應變得容易，藉此改良抹除特性。因而，高電阻狀態與低電阻狀態之間的電阻分離之寬度增加。
就具有資料保留之極好特性之此記憶體元件2而言，所得非揮發性記憶體變得可在低得多的電流下操作。在下文中，提供關於其之描述。
當非揮發性記憶胞係藉由記憶體元件連同電晶體組態時，為了藉由高技術半導體製程增加記憶胞之容量，一般將記憶體元件與電晶體兩者進行微加工。電晶體被微加工程度愈深，驅動電流減小愈多。因此，為了實現非揮發性記憶體之容量大但功率消耗低，預期資料保留之特性的狀態在於低電流下重新寫入之後將得以改良。此外，為了實現在高速度下重新寫入之操作，在藉由經微加工之電晶體在高速度下在低電流之短脈衝及奈秒階的情況下重新寫入之後，保持電阻狀態係必要的。
此處所關注的是，由於藉由如此之較低重新寫入能量保持電阻狀態容易受到熱攪動影響，故在較低電流下且在較高速度下進行資料之保留變得更困難。本文中(正如資料保留之極好特性)，記憶體元件2能夠在於低電流下重新寫入資料之後保留資料，亦即，允許在低電流下之非揮發性記憶體操作。
(第二實施例)
接下來，描述本發明之第二實施例中之記憶體元件(記憶體元件3)。類似於第一實施例中之記憶體元件1及上文所描述之修改中的記憶體元件2來組態此記憶體元件3，亦即，此記憶體元件3包括按此次序之下部電極11(第一電極)、記憶體層60及上部電極30(第二電極)(圖1)。在記憶體元件3中，記憶體層60具備下部電極11側上之電阻改變層62，及上部電極30側上之離子源層61。記憶體元件3在下部電極11含有氟或磷(P)方面不同於記憶體元件1及2。
舉例而言，下部電極11在下部電極11之形成時含有5%或大於5%的氟或磷。就如此之含有氟或磷之下部電極11之負電性係高的而言，保護電阻改變層62以免於劣化，且增加電阻改變層62之介電強度。氟抑或磷，下部電極11較佳地含有負電性較高的氟。此外，在藉由將氟或磷提供至下部電極11而形成下部電極11之後，使所得下部電極11氧化會在下部電極11之表面上(亦即，在下部電極11與同下部電極11接觸之電阻改變層62之間的表面上)形成氟化物氧化物膜或氧化磷膜。就此氟化物氧化物膜或氧化磷膜而言，更加增加介電強度。與不含有氟或磷之任何其他氧化物膜相比，此氟化物氧化物膜或氧化磷膜含有較大量之元素，且由此藉由互補結合而為更堅固且更穩定的。
舉例而言，電阻改變層62係由主要含有表現為陰離子組份之Te的化合物製成。如此之化合物包括AlTe、MgTe、ZnTe，及其他化合物。此電阻改變層62可含有氟或磷，或如同上文所描述之記憶體元件1及2，電阻改變層62可由氟化物製成。電阻改變層62之材料不限於如此之主要含有Te之化合物，且亦可為諸如GaOx 及AlOx 之任何氧化物。
離子源層61可呈單層結構(圖1)，或如上文之修改中所描述，可呈中間層61A與離子供應層61B之分層結構(圖2)。
舉例而言，如下文所述來製造此實施例中之記憶體元件3。
首先，舉例而言，使用含有SF6 之氣體對氮化鈦執行蝕刻操作。結果，氮化鈦經電漿氟化，藉此能夠形成含有氟之下部電極11。確認在無XPS(X射線光電子光譜法)量測之故障的情況下此操作將氟提供至下部電極11。圖18展示所得XPS光譜。在該圖式中，實線指示經電漿氟化之下部電極11的光譜，且虛線指示未經電漿氟化之下部電極的光譜。作為電漿氟化處理之一替代，可使用含有磷之化學溶液淨化氮化鈦。此產生含有磷之下部電極11。如圖19中所展示，類似地確認此下部電極11含有磷。
接下來，使下部電極11之表面在室溫下暴露至氧氛圍。此相應地在下部電極11之表面上形成氟化物氧化物膜或氧化磷膜。為了實現下部電極11之氧化，不同於將樣本置放至氧氛圍中，可執行諸如電漿氧化之任何主動性氧化處理。或者，可藉由任何其他程序使氟化物氧化物膜或氧化磷膜形成於電極11上。
在對下部電極11之表面的氧化處理之後，類似於上文所描述之第一實施例形成諸層，亦即，電阻改變層62、離子源層61及上部電極30。最後，使所得結構在320℃下經受熱處理歷時(例如)兩個小時，使得記憶體元件3得以製造。
(記憶體裝置)
藉由(例如)以列或以矩陣配置上文所描述之大量記憶體元件1、2或3，可能地組態記憶體裝置(記憶體)。此時，在適當時，記憶體元件1、2及3可各自與MOS(金屬氧化物半導體)電晶體連接以供元件選擇使用或與二極體連接以組態記憶胞。所得記憶胞可接著各自藉由佈線連接至感測放大器、位址解碼器、用於寫入之電路、用於抹除之電路及用於讀取之電路，及其他元件。
圖3及圖4各自展示包括以矩陣配置之大量記憶體元件1、2或3的例示性記憶體裝置(記憶胞陣列4)。圖3展示記憶胞陣列4之橫截面組態，且圖4以平面圖展示記憶胞陣列4之組態。舉例而言，在此記憶胞陣列4中，對於記憶體元件1、2或3中之每一者，用於連接至其下部電極10或11側之佈線經如此提供以便與用於連接至其上部電極30側的佈線交叉，且在各別交叉點處，記憶體元件1、2或3經安置。
記憶體元件1、2或3皆共用諸層，亦即，電阻改變層22或62、離子源層21或61及上部電極30。換言之，此等層(亦即，電阻改變層22或62、離子源層21或61及上部電極30)各自用於藉由所有記憶體元件1、2或3以共用方式使用(各自為用於藉由所有記憶體元件1、2或3使用之一特定層)。上部電極30為供任何鄰近胞以共用方式使用之板狀電極PL。
另一方面，將下部電極10或11個別地提供至記憶胞中之每一者，使得記憶胞彼此電分離。因而，記憶胞中之記憶體元件1、2或3各自藉由對應於其下部電極10或11之位置而界定。下部電極10或11連接至其供胞選擇使用之對應MOS電晶體Tr，且記憶體元件1、2或3各自安置於其對應MOS電晶體Tr上方。
MOS電晶體Tr係藉由源極/汲極區43及閘電極44組態，源極/汲極區43及閘電極44形成於藉由基板41中之元件分離層42所分離的區中。側壁絕緣層形成於閘電極44之壁表面上。n電極44亦用作字線WL，字線WL為用於記憶體元件1或2之兩片位址佈線中之一者。MOS電晶體Tr之源極/汲極區43中之一者經由各種層(亦即，插塞層45、金屬佈線層46及插塞層47)而電連接至記憶體元件1、2或3的下部電極10或11。MOS電晶體Tr之源極/汲極區43中之另一者經由插塞層45而連接至金屬佈線層46。金屬佈線層46連接至位元線BL(參看圖4)，位元線BL為用於記憶體元件1、2或3之剩餘片位址佈線。注意，在圖4中，MOS電晶體Tr之作用中區48係藉由交替長虛線及短虛線指示。在作用中區48中，接觸區段51連接至記憶體元件1、2或3之下部電極10或11，且接觸區段52連接至位元線BL。
在此記憶胞陣列4中，當用藉由字線WL接通之MOS電晶體Tr之閘電極44將電壓施加至位元線BL時，該電壓係經由MOS電晶體Tr的源極/汲極區43而指引至所選擇記憶胞之下部電極10或11。在此實例中，關於施加至下部電極10或11之電壓，當與上部電極30(板狀電極PL)之電位相比，其極性處於負電位時，記憶體元件1、2或3之電阻值的狀態改變成低電阻，藉此用資訊寫入所選擇記憶胞。接下來，當與上部電極30(板狀電極PL)之電位相比此次施加至下部電極10或11之電壓的電位為正時，記憶體元件1、2或3之電阻狀態再次改變成高的，藉此抹除寫入至所選擇記憶胞的資訊。為了讀取所寫入之資訊，例如，藉由MOS電晶體Tr進行記憶胞之選擇，且關於所選擇記憶胞，施加預定位準之電壓或電流。供施加至記憶體元件1、2或3之電流或電壓的位準基於此時記憶體元件1、2或3之電阻狀態而變化，且此等變化之值係經由連接至位元線BL或板狀電極PL之尖端的感測放大器或其他元件來偵測。本文中，將供施加至所選擇記憶胞之電壓或電流設定成小於電壓的臨限值或記憶體元件1、2或3展示電阻狀態之改變的其他者。
第一實施例及第二實施例及修改之記憶體元件1、2及3適用於各種類型之記憶體裝置。舉例而言，適用於使用之記憶體元件包括任何類型之記憶體，諸如可寫入一次之PROM(可程式化唯讀記憶體)、電可抹除EEPROM(可抹除及可程式化唯讀記憶體)，或可用於高速寫入、抹除及再生的所謂RAM。
(實例)
在下文中，藉由參考比較實例來描述本技術之特定實例。
(實例1)
首先，類似於上文所描述之第一實施例之記憶體元件而製造圖1的記憶體元件1。首先，由氮化鈦製成之下部電極10形成而具有等於150 nmΦ之大小。此後，藉由濺鍍堆疊諸層，亦即，由氟化鎂製成的厚度為2 nm之電阻改變層22、由CuZrTeAl(Cu 11%-Zr 12%-Te 30%-Al 47%)製成的厚度為45 nm之離子源層21，及由鋯製成的厚度為20 nm之上部電極30。藉由RF(射頻)磁控濺鍍使氟化鎂沈積。最後，藉由光微影處理所得結構，藉此製造記憶體元件1。
實例1中之膜之組成及厚度係示意性地如下。
TiN/MgF2 (2 nm)/CuZrTeAl(45 nm)/Zr(20 nm)
(實例2)
包括中間層21A及離子供應層21B之離子源層21形成於雙層結構中。中間層21A係由碲製成而具有為3 nm之厚度，且離子供應層21B係藉由CuZrTeAl(Cu 11%-Zr 12%-Te 30%-Al 47%)形成而具有為45 nm的厚度。除了此情形以外，類似於實例1之記憶體元件而製造圖2之記憶體元件2。實例2中之膜之組成及厚度係示意性地如下。
TiN/MgF2 (2 nm)/Te(3 nm)/CuZrTeAl(45 nm)/Zr(20 nm)
(實例3)
電阻改變層22係藉由氟化鋁形成而具有為0.5 nm之厚度，且離子源層21係藉由中間層21A及離子供應層21B形成。中間層21A係由碲製成而具有為5 nm之厚度，且離子供應層21B係藉由CuZrTeAl(Cu 13%-Zr 13%-Te 33%-Al 41%)形成而具有為50 nm之厚度。藉由RF磁控濺鍍使氟化鋁沈積。除了此情形以外，類似於實例1之記憶體元件而製造圖2之記憶體元件2。實例3中之膜之組成及厚度係示意性地如下。
TiN/AlF3 (0.5 nm)/Te(5 nm)/CuZrTeAl(50 nm)/Zr(55 nm)
(實例4)
電阻改變層22係藉由氟化鋁形成而具有為1 nm之厚度，且離子源層21係藉由中間層21A及離子供應層21B形成。中間層21A係由碲製成而具有為5 nm之厚度，且離子供應層21B係藉由CuZrTeAl(Cu 13%-Zr 13%-Te 33%-Al 41%)形成而具有為50 nm之厚度。換言之，類似於實例3中之彼等層而將此等層堆疊在一起，其中唯一差異為電阻改變層22的厚度。除了此情形以外，類似於實例1之記憶體元件而製造圖2之記憶體元件2。實例4中之膜之組成及厚度係示意性地如下。
TiN/AlF3 (1 nm)/Te(5 nm)/CuZrTeAl(50 nm)/Zr(55 nm)
(實例5)
在形成具有為0.5 nm之厚度的氟化鋁膜之後，使所得氟化鋁膜經受電漿氧化使得電阻改變層22得以形成。此後，離子源層21係藉由中間層21A及離子供應層21B形成。中間層21A係由碲製成而具有為5 nm之厚度，且離子供應層21B係由CuZrTeAl(Cu 13%-Zr 13%-Te 33%-Al 41%)製成而具有為50 nm之厚度。換言之，類似於實例3中之彼等層而組態該等層，其中差異為使電阻改變層22經受電漿氧化。除了此情形以外，類似於實例1之記憶體元件而製造圖2之記憶體元件2。實例5中之膜之組成及厚度係示意性地如下。
TiN/AlF3 (0.5 nm)/電漿氧化/Te(5 nm)/CuZrTeAl(50 nm)/Zr(55 nm)
(比較實例1)
作為比較實例1，首先，由氮化鈦製成之下部電極形成而具有等於150 nmΦ之大小。此後，藉由濺鍍堆疊諸層，亦即，厚度為2 nm之氧化釓(GdOX )膜(電阻改變層)、厚度為45 nm之CuZrTeAlGe(Cu 11%-Zr 11%-Te 29%-Al 42%-Ge 7%)(離子源層)，及由鎢製成的厚度為50 nm之上部電極。最後，藉由光微影處理所得結構，藉此製造比較實例1之記憶體元件。比較實例1中之膜之組成及厚度係示意性地如下。
TiN/GdOX (2 nm)/CuZrTeAlGe(45 nm)/W(50 nm)
(比較實例2)
作為比較實例2，首先，由氮化鈦製成之下部電極形成而具有等於150 nmΦ之大小，且接著使所得下部電極經受電漿氧化。此後，藉由濺鍍堆疊諸層，亦即，由碲化鋁(AlTe)(Al 10%-Te 90%)製成的厚度為2 nm之膜、由CuZrTeAlGe(Cu 13%-Zr 13%-Te 31%-Al 37%-Ge 6%)製成的厚度為60 nm之膜(離子源層)，及由鎢製成的厚度為50 nm之上部電極。最後，藉由光微影處理所得結構，藉此製造比較實例2之記憶體元件。比較實例2中之膜之組成及厚度係示意性地如下。
TiN/電漿氧化/AlTe(2 nm)/CuZrTeAlGe(45 nm)/W(50 nm)注意，上文之比較實例2中之每一層的組成為在製造時之每一層之組成，且實際上，歸因於在製造程序中的電漿氧化及熱處理(320℃退火)而假定其如下。亦即，氧化鋁膜(AlOX )對應於電阻改變層。
TiN/TiON/AlOX /AlTe/CuZrTeAlGe(45 nm)/W(50 nm)
在電晶體(W(通道寬度)/L(通道長度)=0.7/0.34 μm)驅動至實例1至5之記憶體元件及驅動至如上文所製造之比較實例1及2之彼等記憶體元件的情況下，將電壓施加至其以用於量測電流值之任何改變。圖5A及圖5B至圖11A及圖11B各自展示展示實例1至5中之電流-電壓關係及此時比較實例1及2中之電流-電壓關係的特性圖。圖5A至圖11A各自展示接連施加如0→2.5→-1.5 V之電壓的狀況。圖5B至圖11B各自展示施加如0→-3→0 V之電壓的狀況。注意，僅圖9B中之垂直軸線具有不同之尺度。
在接連施加如0→2.5→-1.5 V之電壓的狀況下，在所有實例1至5及比較實例1及2中，在施加正電壓的情況下，高電阻初始狀態改變成低電阻狀態，且當供施加之電壓改變成負時，狀態再次改變成高電阻狀態。換言之，此展示記憶體切換特性(圖5A至圖11A)。另一方面，在接連施加如0→-3→0 V之電壓的狀況下，儘管假設高電阻狀態保持原樣，但圖10B及圖11B各自展示在相同位準之所施加電壓下的電流值之增加。換言之，比較實例1及2皆引起電流值之減小，且觀測到歸因於比較實例1中之氧化釓層的劣化及比較實例2中之氧化鋁層之劣化的記憶體特性之降級。
另一方面，實例1至5中之圖5B至圖9B展示無電流值之增加，且高電阻狀態保持原樣。因此，確認將氟化物提供至電阻改變層22會保護記憶體特性以免於藉由電阻改變層22之劣化所引起的降級。此效應並不取決於離子源層21之結構(亦即，其係呈單層結構(實例1)抑或呈分層結構(實例2))，且亦不取決於電阻改變層22之厚度(實例3及4)。然而，確認在使使用中之電阻改變層22氧化(實例5)時如此之效應係特別高的。注意，在實例5中，例示離子源層21係藉由中間層21A及離子供應層21B組態之狀況。或者，當離子源層21為單層時，將達成類似效應。
(實例6)
接下來，類似於上文所描述之第二實施例之記憶體元件而製造記憶體元件3。首先，使用含有SF6 之氣體對大小等於150 nmΦ之氮化鈦執行蝕刻操作，藉此形成含有氟的下部電極11。接下來，使所得下部電極11經受熱處理，且藉由使下部電極11暴露至氧氛圍而使其表面氧化。此後，藉由濺鍍堆疊諸層，亦即，由AlTe(Al 20%-Te 80%)製成的厚度為4 nm之電阻改變層62、由CuZrTeAl(Cu 12.9%-Zr 12.9%-Te 41.6%-Al 32.6%)製成的厚度為8.16 nm之中間層61A、由CuZrTeAlGe(Cu 12.5%-Zr 12.5%-Te 36%-Al 32%-Ge 7%)製成的厚度為51.9 nm之離子供應層61B，及由鎢製成的厚度為30 nm之上部電極30。最後，使所得結構在320℃下經受熱處理歷時兩個小時，藉此製造記憶體元件3。實例6中之膜之組成及厚度係示意性地如下。
[TiN]-F/「氧氛圍」/AlTe(4 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
(實例7)
電阻改變層62係藉由AlTe(Al 40%-Te 60%)形成而具有為3.5 nm之厚度。除了此情形以外，類似於實例6之記憶體元件而製造記憶體元件3。實例7中之膜之組成及厚度係示意性地如下。
[TiN]-F/「氧氛圍」/AlTe(3.5 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
(實例8)
電阻改變層62係藉由AlTe(Al 20%-Te 80%)形成而具有為3.5 nm之厚度。除了此情形以外，類似於實例6之記憶體元件而製造記憶體元件3。實例8中之膜之組成及厚度係示意性地如下。
[TiN]-F/「氧氛圍」/AlTe(3.5 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
(實例9)
藉由使用含有磷之化學溶液(AF300；由Wako Pure Chemical Industries,Ltd.製造)淨化氮化鈦而形成下部電極11。電阻改變層62係藉由AlTe(Al 40%-Te 60%)形成而具有為4 nm之厚度。除了此情形以外，類似於實例6之記憶體元件而製造記憶體元件3。實例9中之膜之組成及厚度係示意性地如下。
[TiN]-P/「氧氛圍」/AlTe(4 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
(比較實例3)
作為相對於實例6至9之比較實例(比較實例3及4)，不含有氟或磷但含有氮化鈦之下部電極形成而具有等於150 nmΦ的大小。接著使所得下部電極經受電漿氧化。此後，藉由濺鍍堆疊諸層，亦即，由AlTe(Al 20%-Te 80%)製成的厚度為4 nm之膜(電阻改變層)、由CuZrTeAl(Cu 12.9%-Zr 12.9%-Te 41.6%-Al 32.6%)製成的厚度為8.16 nm之膜(中間層)、由CuZrTeAlGe(Cu 12.5%-Zr 12.5%-Te 36%-Al 32%-Ge 7%)製成的厚度為51.9 nm之膜(離子供應層)，及由鎢製成的厚度為30 nm之上部電極。最後，藉由光微影處理所得結構，藉此製造比較實例3之記憶體元件。比較實例3中之膜之組成及厚度係示意性地如下。
TiN/電漿氧化/AlTe(4 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
(比較實例4)
在比較實例4中，為了用作電阻改變層，AlTe(Al 20%-Te 80%)之膜形成而具有為3.5 nm之厚度。除了此情形以外，類似於比較實例3之記憶體元件而製造記憶體元件。比較實例4中之膜之組成及厚度係示意性地如下。
TiN/電漿氧化/AlTe(3.5 nm)/CuZrTeAl(8.16 nm)/CuZrTeAlGe(51.9 nm)/W(30 nm)
在電晶體(W(通道寬度)/L(通道長度)=0.7/0.34 μm)驅動至實例6至9之記憶體元件及驅動至如上文所製造之比較實例3及4的彼等記憶體元件的情況下，將電壓施加至其以用於量測電流值之任何改變。圖12A及圖12B至圖17A及圖17B各自展示展示實例6至9中之電流-電壓關係及此時比較實例3及4中之電流-電壓關係的特性圖。圖12A至圖17A各自展示接連施加如0→2.5→-1.5 V之電壓的狀況。圖12B至圖17B各自展示施加如0→-3→0 V之電壓的狀況。
圖12A至圖17A展示類似於上文之實例1至5及比較實例1及2的記憶體切換特性。另一方面，在圖12B至圖17B中，儘管圖12B至圖15B(實例6至9)各自展示介電強度之極好的特性，但圖16B及圖17B(比較實例3及4)各自展示歸因於電阻改變層之劣化的記憶體特性之降級。經由實例6與比較實例3之間的比較及實例8與比較實例4之間的比較而使此情形係明顯的，其中每一者之電阻改變層具有相同的厚度及組成。因此，確認將氟化物或磷提供至下部電極11會改良介電強度之特性，且保護記憶體特性以免於降級。
儘管已詳細描述本發明，但前述描述在所有態樣上為說明性的而非限制性的。應理解，可能設計眾多其他修改及變化。
舉例而言，層之材料、膜形成方法及條件以及該等實施例及上文其他實施例中所描述之其他者確定並非限制性的，且任何其他材料或任何其他膜形成方法亦將可用。此外，在該等實施例及上文所描述之其他實施例中，特定地描述記憶體元件1、2及3之組態及記憶胞陣列4之組態。然而，未必提供所有該等層，或亦可提供任何其他層。
注意，亦可獲得具有如下組態之本技術。
1.　一種記憶體元件，其包括按此次序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包括含有氟化物之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層。
2.　如上述1中所述之記憶體元件，其中該電阻改變層含有氟化鎂(MgF2 )、氟化鋁(AlF3 )、氟化鈣(CaF2 )及氟化鋰(LiF)中之一或多者。
3.　如上述1或2中所述之記憶體元件，其中該電阻改變層含有氧。
4.　一種記憶體元件，其包括按此次序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包括該第一電極側上之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層，且該第一電極含有氟(F)或磷(P)。
5.　如上述4中所述之記憶體元件，其中該電阻改變層亦含有氟或磷。
6.　如上述4或5中所述之記憶體元件，其進一步包括與該第一電極接觸且安置於該第一電極與該電阻改變層之間的一層氟化物氧化物膜或一層氧化磷膜。
7.　如上述1至6中任一項中所述之記憶體元件，其中該離子源層含有銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多個金屬元素，及氧(O)、碲(Te)、硫(S)及硒(Se)中之一或多者。
8.　如上述1至7中任一項中所述之記憶體元件，其中該離子源層含有由鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)組成的一群組中之過渡金屬中之一或多者。
9.　如上述1至8中任一項中所述之記憶體元件，其中該離子源層包括一中間層及安置於該第二電極與該中間層之間的一離子供應層，該離子供應層含有銅、鋁、鍺及鋅之一或多個金屬元素，氧、碲、硫及硒中之一或多者，及由鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬及鎢組成的一群組中之過渡金屬中之一或多者，且該中間層含有該離子供應層中之該等金屬元素中的一或多者，及氧、碲、硫及硒中之一或多者。
10.　如上述9中所述之記憶體元件，其中在該中間層中，該金屬元素對氧、碲、硫及硒之一含量的一比率小於在該離子供應層中的該金屬元素對氧、碲、硫及硒之一含量的一比率。
11.　如上述1至10中任一項中所述之記憶體元件，其中資訊之儲存係藉由回應於藉由一電壓施加至該第一電極及該第二電極之該離子源層中之該金屬元素的移動之該電阻改變層之電阻狀態的一改變而執行。
12.　一種製造一記憶體元件之方法，該方法包括藉由提供氟(F)或磷(P)而形成一第一電極，藉由在該第一電極上按此次序提供一電阻改變層及一離子源層而形成一記憶體層，及在該記憶體層上形成一第二電極。
13.　如上述12中所述之製造一記憶體元件的方法，其中在提供具有氟或磷之該第一電極之後，在該第一電極與該電阻改變層之間形成與該第一電極接觸的一層氟化物氧化物膜或一層氧化磷膜。
14.　一種記憶體裝置，其包括：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性地施加至該等記憶體元件，其中該記憶體層包括含有氟化物之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層。
15.　一種記憶體裝置，其包括：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性地施加至該等記憶體元件，其中該記憶體層包括該第一電極側上之一電阻改變層，及安置於該電阻改變層與該第二電極之間的一離子源層，且該第一電極含有氟(F)或磷(P)。
本發明含有與揭示於2010年12月13日向日本專利局申請的日本優先權專利申請案JP 2010-276749中及揭示於2011年6月2日向日本專利局申請的日本優先權專利申請案JP 2011-124610中之標的物有關的標的物，該等申請案之全部內容特此以引用的方式併入。
1．．．記憶體元件
2．．．記憶體元件
3．．．記憶體元件
4．．．記憶胞陣列
10．．．下部電極
11．．．下部電極
20．．．記憶體層
21．．．離子源層
21A．．．中間層
21B．．．離子供應層
22．．．電阻改變層
30．．．上部電極
41．．．基板
42．．．元件分離層
43．．．源極/汲極區
44．．．閘電極
45．．．插塞層
46．．．金屬佈線層
47．．．插塞層
48．．．作用中區
51．．．接觸區段
52．．．接觸區段
60．．．記憶體層
61．．．離子源層
61A．．．中間層
61B．．．離子供應層
62．．．電阻改變層
BL．．．位元線
PL．．．板狀電極
Tr．．．MOS電晶體
WL．．．字線
圖1為本發明之第一實施例及第二實施例中之記憶體元件的橫截面圖，其展示記憶體元件之組態。
圖2為圖1之記憶體元件之修改的橫截面圖，其展示記憶體元件之修改的組態。
圖3為使用圖1之記憶體元件之記憶胞陣列的橫截面圖，其展示記憶胞陣列之組態。
圖4為圖3之記憶胞陣列的平面圖。
圖5A及圖5B各自為展示實例1之記憶體元件中之例示性電流-電壓關係的特性圖。
圖6A及圖6B各自為展示實例2之記憶體元件中之例示性電流-電壓關係的特性圖。
圖7A及圖7B各自為展示實例3之記憶體元件中之例示性電流-電壓關係的特性圖。
圖8A及圖8B各自為展示實例4之記憶體元件中之例示性電流-電壓關係的特性圖。
圖9A及圖9B各自為展示實例5之記憶體元件中之例示性電流-電壓關係的特性圖。
圖10A及圖10B各自為展示比較實例1之記憶體元件中之例示性電流-電壓關係的特性圖。
圖11A及圖11B各自為展示比較實例2之記憶體元件中之例示性電流-電壓關係的特性圖。
圖12A及圖12B各自為展示實例6之記憶體元件中之例示性電流-電壓關係的特性圖。
圖13A及圖13B各自為展示實例7之記憶體元件中之例示性電流-電壓關係的特性圖。
圖14A及圖14B各自為展示實例8之記憶體元件中之例示性電流-電壓關係的特性圖。
圖15A及圖15B各自為展示實例9之記憶體元件中之例示性電流-電壓關係的特性圖。
圖16A及圖16B各自為展示比較實例3之記憶體元件中之例示性電流-電壓關係的特性圖。
圖17A及圖17B各自為展示比較實例4之記憶體元件中之例示性電流-電壓關係的特性圖。
圖18為展示將氟提供於第一電極中之XPS光譜圖。
圖19為展示將磷提供於第一電極中之XPS光譜圖。
1．．．記憶體元件
3．．．記憶體元件
10．．．下部電極
11．．．下部電極
20．．．記憶體層
21．．．離子源層
22．．．電阻改變層
30．．．上部電極
60．．．記憶體層
61．．．離子源層
62．．．電阻改變層

Claims (15)

  1. 一種記憶體元件，其包含：一第一電極；一第二電極；以及一記憶體層，其介於該第一電極與該第二電極之間，其中該記憶體層包括(a)含有氟化物之一電阻改變層，及(b)安置於該電阻改變層與該第二電極之間的一離子源層，該電阻改變層回應於在其中插入離子或從其中提取離子而改變電阻。
  2. 如請求項1之記憶體元件，其中該電阻改變層含有氟化鎂(MgF2 )、氟化鋁(AlF3 )、氟化鈣(CaF2 )及氟化鋰(LiF)中之一或多者。
  3. 如請求項1之記憶體元件，其中該電阻改變層含有氧。
  4. 一種記憶體元件，其包含：一第一電極；按此次序之一第二電極；以及一記憶體層，其介於該第一電極與該第二電極之間，其中，該記憶體層包括(a)該第一電極側上之一電阻改變層，及(b)安置於該電阻改變層與該第二電極之間的一離子源層，該電阻改變層回應於在其中插入離子或從其中提取離子而改變電阻，且該第一電極含有氟(F)或磷(P)。
  5. 如請求項4之記憶體元件，其中該電阻改變層亦含有氟或磷。
  6. 如請求項4之記憶體元件，其進一步包含：與該第一電極接觸且安置於該第一電極與該電阻改變層之間的一層氟化物氧化物膜或一層氧化磷膜。
  7. 如請求項1之記憶體元件，其中該離子源層含有銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多個金屬元素，及氧(O)、碲(Te)、硫(S)及硒(Se)中之一或多者。
  8. 如請求項7之記憶體元件，其中該離子源層含有由鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)組成的一群組中之過渡金屬中之一或多者。
  9. 如請求項1之記憶體元件，其中：該離子源層包括一中間層，及安置於該第二電極與該中間層之間的一離子供應層，該離子供應層含有：銅、鋁、鍺及鋅之一或多個金屬元素；氧、碲、硫及硒中之一或多者；及由鈦、鋯、鉿、釩、鈮、鉭、鉻、鉬及鎢組成的一群組中之過渡金屬中之一或多者，且該中間層含有：該離子供應層中之該等金屬元素中之一或多者；及氧、碲、硫及硒中的一或多者。
  10. 如請求項9之記憶體元件，其中在該中間層中，該金屬元素對氧、碲、硫及硒中的該 一或多者之一含量的一比率小於在該離子供應層中的該金屬元素對氧、碲、硫及硒中的該一或多者之一含量的一比率。
  11. 如請求項1之記憶體元件，其中資訊之儲存係藉由回應於藉由一電壓施加至該第一電極及該第二電極之該離子源層中之一金屬元素的移動之該電阻改變層之電阻狀態的一改變而執行。
  12. 一種製造一記憶體元件之方法，其包含藉由提供氟(F)或磷(P)而形成一第一電極；藉由在該第一電極上按此次序提供一電阻改變層及一離子源層而形成一記憶體層，其中該電阻改變層回應於在其中插入離子或從其中提取離子而改變電阻；及在該記憶體層上形成一第二電極。
  13. 如請求項12之製造一記憶體元件的方法，其中在提供具有氟或磷之該第一電極之後，在該第一電極與該電阻改變層之間形成與該第一電極接觸的一層氟化物氧化物膜或一層氧化磷膜。
  14. 一種記憶體裝置，其包含：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其經組態以將一電壓或電流脈衝選擇性地施加至該等記憶體元件，其中該記憶體層包括(a)含有氟化物之一電阻改變層，及(b)安置於該電阻改變層與該第二電極之間的一離子源 層，該電阻改變層回應於在其中插入離子或從其中提取離子而改變電阻。
  15. 一種記憶體裝置，其包含：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其經組態以將一電壓或電流脈衝選擇性地施加至該等記憶體元件，其中該記憶體層包括(a)該第一電極側上之一電阻改變層，及(b)安置於該電阻改變層與該第二電極之間的一離子源層，該電阻改變層回應於在其中插入離子或從其中提取離子而改變電阻，且該第一電極含有氟(F)或磷(P)。
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