TWI492230B - 記憶體元件和記憶體裝置 - Google Patents

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Hiroaki Sei
Akira Kouchiyama
Masayuki Shimuta
Naomi Yamada
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Description

記憶體元件和記憶體裝置
本發明係關於一種基於在包括一離子源層及一電阻改變層之記憶體層中觀測到的電特性之改變而儲存資訊的記憶體元件，及一種記憶體裝置。
普遍用於資料儲存之半導體非揮發性記憶體為反或「NOR」或者反及「NAND」快閃記憶體。然而，考慮到需要高位準之電壓以用於寫入及抹除且需要有限數目個電子以用於注入至浮動閘極，此半導體非揮發性記憶體已被指出對微加工有限制。
為了克服對微加工之此等限制，當前所提議之下一代非揮發性記憶體為電阻改變記憶體，諸如ReRAM(電阻隨機存取記憶體)或PRAM(相變隨機存取記憶體)(例如，參見日本未審查專利申請公開案第2006-196537號，及Waser等人所著的Advanced Materials，21，第2932頁(2009))。此等記憶體各自c呈簡單組態，該簡單組態包括兩個電極之間的一電阻改變層。在日本未審查專利申請公開案第2009-43757號之記憶體中，作為電阻改變層之替代例，一離子源層及一層氧化物膜(用於儲存之薄膜)設於第一電極與第二電極之間。在如此之電阻改變記憶體之情況下，應理解，電阻值由於導電路徑而改變，該導電路徑係因熱或電場所致之原子或離子之移動而形成。
如此之電阻改變記憶體包括兩種類型，亦即，燈絲型與非燈絲型。在燈絲型之情況下，例如，陽離子由於熱或電場而移動，且形成具有低電阻之導電路徑(燈絲)，且在非燈絲型之情況下，陰離子移動。在非燈絲型之記憶體中，由電流或電壓引起的電阻改變係平緩的，因此容易控制電阻值。然而，歸因於區相依性(亦即，低電阻區域之電阻根據單元大小而改變)，仍存在對微加工之限制。另一方面，由於導電路徑之形成，燈絲型之記憶體不具有對單元大小之相依性。此導電路徑係由金屬元素製成，該金屬元素係由於陽離子之擴散及還原而沈積於電極與電阻改變層之間的界面上。因而，預期將燈絲型之記憶體用作對微加工沒有限制的記憶體。
此處所擔憂的是，如此之燈絲型記憶體在特定電壓位準下展示出電阻之突然改變。此情形因此導致以下缺點：藉由施加電壓對電阻之不良可控性，及在達成穩定操作中的困難。
因此，需要提供具有藉由施加電壓對電阻改變之改良可控性的一種記憶體元件及一種記憶體裝置。
一種根據本發明之一實施例之記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極。該記憶體層包括一設於第一電極側上之電阻改變層，及一設於第二電極側上之離子源層。該離子源層之電阻值高於該電阻改變層之電阻值。該電阻改變層之電阻值可回應於由至該第一電極及該第二電極之施加電壓引起的一組合物改變而改變。
一種根據本發明之一實施例之記憶體裝置包括：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加單元，其選擇性地將一電壓或電流脈衝施加至該等記憶體元件。在該記憶體裝置中，該等記憶體元件為根據本發明之該實施例之記憶體元件。
在根據本發明之該實施例之該記憶體元件(記憶體裝置)的情況下，當對處於初始狀態(高電阻狀態)之該元件施加一具有「正方向」之電壓或電流脈衝(例如，該第一電極側處於一負電位，且該第二電極側處於一正電位)時，該離子源層中所含有之一金屬元素離子化且在該電阻改變層中擴散，且接著由於結合至該第一電極處之電子而沈積，或保留在該電阻改變層中且形成一雜質能階。因此，含有該金屬元素之一低電阻區段(導電路徑)形成於該記憶體層中，藉此減小該電阻改變層之電阻(記錄之狀態)。當對處於如此之低電阻狀態之該元件施加一具有「負方向」之電壓脈衝(例如，該第一電極側處於一正電位，且該第二電極側處於一負電位)時，已沈積於該第一電極上之該金屬元素離子化，且接著溶解至該離子源層中。因此，由該金屬元素製成之導電路徑消失，且該電阻改變層之電阻增加(初始狀態或抹除狀態)。
本文中，藉由將該離子源層之電阻值增加至高於該電阻改變層之電阻值，當如上文所描述施加一電壓或電流脈衝時，一導電路徑之形成速度得以控制。此情形因此使得該電阻改變層之電阻值之改變係平緩的。
在根據本發明之該實施例之該記憶體元件或該記憶體裝置的情況下，該離子源層之電阻值高於該電阻改變層之電阻值。此情形有利地控制在經由該第一電極及該第二電極施加一預定位準之電壓或電流脈衝時該低電阻區段(導電路徑)之形成速度，藉此減小電阻改變之速度。因而，有可能藉由該施加電壓在該電阻改變層中改良對電阻改變之可控性。
應理解，以上大致描述與以下詳細描述均為例示性的，且意欲提供對所主張的技術之進一步解釋。
包括隨附圖式以提供對本發明之進一步理解，且隨附圖式併入於本說明書中且構成本說明書之一部分。該等圖式說明實施例且連同本說明書一起用以解釋技術原理。
在下文中，將參看隨附圖式按以下次序描述本發明之實施例。
[實施例]
1.記憶體元件(記憶體層係藉由一離子源層及一電阻改變層來組態之記憶體元件)
2.記憶體裝置
[修改]
(包括在電阻改變層與第一電極之間的作為記憶體層之氧化物層的記憶體元件)
[實例] (實施例) (記憶體元件)
圖1為本發明之實施例中之記憶體元件1的橫截面圖，該圖展示該記憶體元件1之組態。此記憶體元件1經組態以包括按此次序之下部電極10(第一電極)、記憶體層20及上部電極30(第二電極)。
下部電極10設於如稍後(圖2)將描述的形成有CMOS(互補金氧半導體)電路之矽基板41上，例如，藉此用作與CMOS電路之部分的連接區段。下部電極10係由半導體製程中所使用之用於佈線之材料製成，例如，鎢(W)、氮化鎢(WN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)及矽化物。當下部電極10係由有可能在電場中引起離子導電之材料(諸如，Cu)製成時，由Cu或如此之其他材料製成之下部電極10可在表面上覆蓋有幾乎不引起離子導電或熱擴散之材料(例如，W、WN、氮化鈦(TiN)，及氮化鉭(TaN))。當稍後將描述之離子源層21含有Al時，較佳使用含有以下各者中之至少一者的金屬膜：鉻(Cr)、W、鈷(Co)、矽(Si)、金(Au)、鈀(Pd)、Mo、銥(Ir)、鈦(Ti)，及比Al更能抵抗離子化之其他材料，或上述材料之氧化物或氮化物膜。
記憶體層20包括離子源層21及電阻改變層22。離子源層21含有待轉換成擴散至電阻改變層22之可移動離子(陽離子及陰離子)的元素。可陽離子化之元素包括諸如Cu、Al、鍺(Ge)及鋅(Zn)之金屬元素中之一者或兩者或兩者以上。作為待陰離子化之離子導電材料包括硫族元素中之至少一或多者，硫族元素包括(例如)氧(O)或碲(Te)、硫(S)及硒(Se)。離子源層21安置於上部電極30側上，且在此實例中，接觸上部電極30。該(等)金屬元素與該(等)硫族元素結合在一起，藉此形成一金屬硫族化物層。此金屬硫族化物層大體上呈非晶形結構，且用作離子供應源。在該實施例中之記憶體元件1中，在初始或抹除狀態下，離子源層21之電阻值高於電阻改變層22之電阻值。
至於可陽離子化之金屬元素(其在寫入操作期間在陰極電極上還原且形成呈金屬形式之導電路徑(燈絲))，化學上穩定之任何元素為較佳的，亦即，以金屬形式保留在含有上文所描述之該(等)硫族元素之離子源層21中。除了上文所描述之元素，此金屬元素亦包括週期表中之4A族、5A族及6A族之過渡金屬，亦即，(例如)Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、Ta、Cr、Mo及W。可使用此等元素當中之一者或兩者或兩者以上。或者，例如，可將銀(Ag)及Si用作離子源層21之添加元素。本文中，離子源層21較佳具有高含量之硫族元素(諸如，Te或Ge或Si)以具有高於稍後將描述之電阻改變層22之電阻值的電阻值。
此外，使用更可能與稍後將描述之電阻改變層22中所含有的Te起反應的任何金屬元素(M)，離子源層21可呈Te/離子源層(含有金屬元素M)之分層結構。若為此組態，則藉由在膜形成之後的熱處理，使所得結構穩定為MTe/離子源層21。藉由Al、鎂(Mg)及其他材料來舉例說明更可能與Te起反應之材料。
如此之離子源層21之特定材料包括ZrTeAl、TiTeAl、CrTeAl、WTeAl、TaTeAl及其他材料。此等特定材料亦可包括：作為將Cu添加至ZrTeAl之結果的CuZrTeAl、作為將Ge添加至CuZrTeAl之結果的CuZrTeAlGe，及作為將另一添加元素添加至CuZrTeAlGe之結果的CuZrTeAlSiGe。作為Al之替代例，另一選項為包括Mg之ZrTeMg。至於離子化金屬元素，可使用任何類似之添加元素，即使經選擇以供使用之過渡金屬元素不是Zr而是Ti或Ta(例如，TaTeAlGe)亦如此。此外，至於離子導電材料，Te當然並非限制性的，且亦可使用硫(S)、硒(Se)或碘(I)，亦即，具體言之，ZrSAl、ZrSeAl、ZaIAl、CuGeTeAl及其他材料。此外，未必包括Al，且亦可使用CuGeTeZr或其他材料。
注意，例如，可對離子源層21添加任何其他元素以用於達成防止膜在針對記憶體層20之高溫熱處理期間剝落之目的。矽(Si)為例示性添加元素，其亦提供對保持特性之改良且較佳係與Zr一起添加至離子源層21。本文中，若用於添加之Si之含量不夠，則不足以產生防止膜剝落之作用，且若Si之含量太高，則所得記憶體操作特性不夠令人滿意。考慮到上述情況，離子源層21中的Si之含量較佳在約10原子%至45原子%之範圍中。
電阻改變層22定位於下部電極10側上，且在此實例中，接觸下部電極10。此電阻改變層22用作對抗導電之障壁。此外，與離子源層21相比較，電阻改變層22之電阻值較低，且當在下部電極10與上部電極30之間施加預定位準之電壓時，電阻改變層22之電阻值展示出改變。在此實施例中，此電阻改變層22係由主要含有Te之化合物製成，Te表現為陰離子組份。如此之化合物包括AlTe、MgTe、ZnTe及其他化合物。至於如此的含有Te之化合物之組合物(例如，較佳為AlTe)，歸因於稍後將描述之原因，Al之含量較佳在20原子%至60原子%(包括20原子%與60原子%兩者)之範圍中。此外，電阻改變層22較佳具有為1 MΩ或大於1 MΩ之初始電阻值。考慮到如此，低電阻狀態下之電阻值較佳為幾百kΩ或小於幾百kΩ。為了高速讀取任何微加工之電阻改變記憶體之電阻狀態，低電阻狀態下之電阻值較佳儘可能低。然而，因為當在20 μA至50 μA及2 V之條件下執行寫入時，電阻值為40 kΩ至100 kΩ，所以假定該記憶體具有高於彼值之初始電阻值。考慮到單數位寬度之電阻分離，將上文所描述之電阻值視為適當的。此處注意，電阻改變層22不僅可由上文所描述的含有Te之材料製成，而且可由諸如GaOx及AlOx的任何先前已使用之氧化物製成。
上部電極30可由類似於下部電極10之材料的材料(亦即，用於半導體佈線之熟知材料)製成，且較佳由即使在後退火之後亦不與離子源層21起反應之穩定材料製成。
在該實施例之此記憶體元件1中，當由電源供應電路(脈衝施加單元；未圖示)經由下部電極10及上部電極30施加電壓脈衝或電流脈衝時，記憶體層20展示出電特性之改變(例如，電阻值之改變)，藉此執行資訊寫入、抹除及讀取。在下文中，將特定描述此操作。
首先，例如，將正電壓施加至記憶體元件1，以使得上部電極30處於正電位且下部電極10側處於負電位。回應於此情形，離子源層21中所含有之金屬元素離子化且擴散至電阻改變層22，且接著由於結合至下部電極10側上之電子而沈積。因此，在下部電極10與記憶體層20之間的界面上形成一導電路徑(燈絲)。此導電路徑係由還原為金屬形式的低電阻金屬元素製成。或者，經離子化之金屬元素保留在電阻改變層22中，且形成一雜質能階。此情形因此在電阻改變層22中形成一導電路徑，以使得記憶體層20之電阻值減小，亦即，記憶體層20展示電阻值減小為低於初始狀態下(高電阻狀態下)之電阻值(以便處於低電阻狀態)。
此後，即使記憶體元件1由於移除正電壓而變成無電壓，亦保持低電阻狀態。此情形意謂完成資訊寫入。為了在可寫入一次之記憶體裝置(亦即，所謂的PROM(可程式化唯讀記憶體))中使用，用僅藉由上文所描述之記錄程序之記錄來完成記憶體元件1。另一方面，為了在可抹除記憶體裝置(亦即，RAM(隨機存取記憶體)、EEPROM(電可抹除且可程式化唯讀記憶體)或其他記憶體)中應用使用，抹除程序係必要的。在抹除程序期間，例如，將負電壓施加至記憶體元件1，以使得上部電極30處於負電位且下部電極10側處於正電位。回應於此情形，在形成於記憶體層20內部之導電路徑中，金屬元素離子化，且接著溶解至離子源層21中或結合至Te或其他元素，藉此形成諸如Cu2 Te或CuTe之化合物。因此，由金屬元素製成之導電路徑消失或減小，且電阻值因此展示出增加。
此後，即使記憶體元件1由於移除負電壓而變成無電壓，記憶體元件1中之電阻值亦保持為高。此情形允許所寫入資訊之抹除。藉由重複此程序，使記憶體元件1經受重複的資訊寫入及所寫入資訊之抹除。
舉例而言，若電阻值之狀態高與資訊「0」有關，且若電阻值之狀態低與資訊「1」有關，則在藉由施加正電壓進行的資訊記錄程序中，資訊「0」將改變成資訊「1」，且在藉由施加負電壓進行的資訊抹除程序中，資訊「1」將改變成資訊「0」。注意，在此實例中，儘管減小記憶體元件之電阻的操作與寫入操作有關且增加記憶體元件之電阻的操作與抹除操作有關，但可倒轉該關係。
為瞭解調變所記錄資料，初始電阻值與記錄後電阻值之間的較大比率更佳。然而，電阻改變層22之太大電阻值引起寫入(亦即，減小電阻)中之困難。因此，因為針對寫入之臨限電壓增加了太多，所以將初始電阻值調整至1 GΩ或小於1 GΩ。舉例而言，電阻改變層22之電阻值可藉由去厚度或其中的陰離子之含量來控制。
在此實施例中，電阻改變層22係由主要含量為Te之化合物製成。因此，在減小電阻改變層22之電阻期間，使自離子源層21擴散之金屬元素在電阻改變層22中穩定，以使得所得低電阻狀態變得容易保持。此外，與負電性高的氧化物及為共價化合物之矽化合物相比較，Te與金屬元素之間的結合力較弱，且因此容易藉由施加抹除電壓使在電阻改變層22內部擴散之金屬元素移動至離子源層21，以使得抹除特性得以改良。注意，至於硫族化物化合物之負電性，因為硫族元素之絕對值呈以下遞升次序：碲<硒<硫<氧，所以在電阻改變層22中的氧含量較低且使用負電性低之硫族化物化合物的情況下，改良的作用大。
此外，在該實施例中，如上文所描述，離子源層21較佳含有Ze、Al、Ge及其他材料。在下文中，將描述原因。
當離子源層21含有Zr時，Zr與上文所描述之金屬元素(諸如，銅(Cu))一起充當離子化元素，以使得所得導電路徑為Zr與上述金屬元素(諸如，Cu)的混合物。本文中，Zr看似在寫入操作期間在陰極電極上還原，且看似在寫入之後形成處於低電阻狀態之呈金屬形式之燈絲。由於Zr之還原而形成的金屬燈絲相對難以溶解於含有諸如S、Se及Te之硫族化物元素之離子源層21中。因此，一旦在寫入中設定狀態(亦即，設定於低電阻狀態下)，便比在導電路徑僅含有上述金屬元素(諸如，Cu)的狀況下更容易保持所得低電阻狀態。舉例而言，藉由寫入操作將Cu形成為金屬燈絲。然而，金屬形式之Cu容易溶解於含有該(等)硫族化物元素之離子源層21中，且在未施加用於寫入之電壓脈衝之狀態下，亦即，在資料保持狀態下，Cu再次離子化且狀態改變成高電阻。所得資料保持特性因此並不令人滿意。另一方面，組合Zr與適當含量之Cu促進非晶形化，且保持離子源層21之微結構均勻，藉此有助於改良電阻值保持特性。
此外，為了在抹除期間保持高電阻狀態，例如，當離子源層21含有Zr時，待形成之導電路徑包括Zr，且當Zr作為離子再次溶解於離子源層21中時，歸因於Zr之較低離子遷移率(至少低於Cu之離子遷移率)，即使溫度增加或即使Zr離子長時間保持原樣，Zr離子亦能抵抗移動。因而，金屬形式之Zr不容易沈積於陰極電極上，且因此保持高電阻，即使Zr保持在高於室溫之溫度下或即使Zr長時間保持原樣亦如此。
此外，當離子源層21含有Al時，若由於抹除操作而使上部電極偏壓至負電位，則藉由在作用就像固體電解質一樣之離子源層21與陽極電極之間的界面上形成穩定氧化物膜而使高電阻狀態(抹除狀態)穩定。此情形亦有助於增加在電阻改變層之自我複製方面的重複頻率。本文中，Al當然並非僅有的選項，且亦可使用Ge或以類似方式起作用之其他材料。
因而，當離子源層21含有Zr、Al、Ge及其他材料時，與現有記憶體元件相比較，所得記憶體元件具有廣泛範圍之電阻值保持的改良特性及高速寫入及抹除操作的改良特性，及增加之重複頻率。此外，若在自低至高之電阻改變期間經由調整抹除電壓而產生介於高與低之間的任何電阻狀態，則(例如)所得中間狀態將保持具有良好穩定性。因此，所得記憶體不僅能夠進行二進位儲存，而且能夠進行多級儲存。本文中，亦可在自高至低之電阻改變期間經由調整用於沈積之原子之量(藉由改變寫入電流)來產生此中間狀態。
對於記憶體之操作而言為重要的此等各種特性(亦即，藉由電壓施加而進行的寫入及抹除操作之特性、電阻值保持之特性，及操作之重複頻率)取決於Zr、Cu及Al以及Ge之添加含量而改變。
若Zr之含量太高，例如，則所得離子源層21之電阻值減小太多，進而無法有效地將電壓施加至離子源層21，或導致使Zr溶解於硫族化物層中之困難。此情形尤其引起抹除中之困難，且用於抹除之臨限電壓基於Zr之添加含量而增加。若Zr之含量太高，則此情形亦導致寫入(亦即，電阻之減小)中之困難。另一方面，若Zr之添加含量太低，則如上文所描述之改良廣泛範圍之電阻值保持之特性的作用被削弱。考慮到上述情況，離子源層21中的Zr之含量較佳為7.5原子%或大於7.5原子%，且更佳為26原子%或小於26原子%。
此外，儘管將適當含量之Cu添加至離子源層21確實促進非晶形化，但若Cu之含量太高，則金屬形式之Cu會使寫入保持之特性降級或不利地影響寫入操作之速度(此係由於金屬形式之Cu在含有該(等)硫族元素之離子源層21中不夠穩定)。而Zr與Cu之組合產生如下作用：容易使離子源層21為非晶形且保持離子源層21之微結構均勻。此情形因此防止離子源層21中之材料組份由於重複操作而變得不均勻，藉此增加重複頻率且改良保持特性。當離子源層中的Zr之含量足夠(在上述範圍中)時，假定具有金屬鋯(Zr)之導電路徑保持原樣，即使由Cu製成之導電路徑再次溶解至離子源層21中亦如此，且因此寫入保持之特性不受影響。此外，至於Cu之較佳添加含量，只要作為解離及離子化之結果的陽離子及陰離子成電荷量均等關係，便可能假定離子之電荷之當量比在以下範圍內：{(Zr離子之最高原子價×莫耳數或原子%)+(Cu離子之原子價×莫耳數或原子%)}/(硫族離子之原子價×莫耳數或原子%)=0.5至1.5。
此處注意，實際上，記憶體元件1之特性取決於Zr與Te之間的組合物比。因此，Zr與Te之間的組合物比較佳在以下範圍內。
Zr之組合物比(原子%)/Te之組合物比(原子%)=0.2至0.74
此情形當然並非顯然的，但因為Cu具有低於Zr之解離度的之解離度，且因為離子源層21之電阻值係由Zr與Te之間的組合物比決定，所以只要Zr與Te之間的組合物比在上述範圍內，電阻值便係合適的。此情形因此被認為係因為施加至記憶體元件1之偏壓電壓有效地施加至電阻改變層22之部分。
當值並不在上文所描述之範圍內時，例如，當當量比太大時，失去陽離子與陰離子之間的平衡，且因此在現有金屬元素當中，非離子化元素之量增加。因此，在抹除操作期間無法有效率地消除由寫入操作產生的導電路徑。類似地，當因為當量比太小而存在太多陰離子元素時，由寫入操作產生的金屬形式之導電路徑難以保持呈金屬形式。寫入狀態保持之特性因此看似被降級。
當Al之含量太高時，Al離子變得容易移動，進而由於Al離子之還原而產生寫入狀態。因為金屬形式之Al在硫族化物固體電解質中不夠穩定，所以低電阻寫入狀態保持之特性被降級。另一方面，當Al之含量不夠時，改良抹除操作自身或高電阻區域保持之特性的作用被削弱，進而減小重複頻率。考慮到上述情況，離子源層21中的Al之含量較佳為30原子%或大於30原子%，且更佳為50原子%或小於50原子%。
本文中，未必含有Ge，但當添加Ge時，考慮到太高的Ge含量會使寫入保持之特性降級，Ge之含量較佳為15原子%或小於15原子%。
在下文中，將描述實施例中的記憶體元件1之製造方法。
首先，在形成有CMOS電路(諸如，選擇電晶體)之基板上形成由TiN或其他材料製成之下部電極10。此後，必要時，(例如)藉由逆向濺鍍來移除下部電極10之表面上的氧化物或其他材料。接下來，經由在用於濺鍍之裝置中交換標靶接連地執行多層之形成，直至上部電極30，該等層包括電阻改變層22及離子源層21。本文中之標靶為各自具有適宜於對應層之材料之組合物的彼等標靶。電極之直徑為50 nmφ至300 nmφ。同時，使用構成元件之標靶形成合金膜。
在形成直至上部電極30之多層之後，形成一佈線層(未圖示)以用於連接至上部電極30，且連接一接觸區段以在記憶體元件1整體中達成共同電位。此後，使分層膜經受後退火製程。因而，完成圖1之記憶體元件1。
在此記憶體元件1中，如上文所描述，施加一電壓以使得上部電極30處於正電位且下部電極10處於負電位，藉此在下部電極10與電阻改變層22之間的界面上形成一導電路徑。此情形因此減小電阻改變層22之電阻值，以使得寫入得以執行。接下來，此次將極性與經施加以用於寫入之電壓之極性相反的電壓施加至上部電極30及下部電極10中之每一者。回應於此情形，形成於電阻改變層22內部之導電路徑中之金屬元素再次離子化，且接著溶解至離子源層21中。此情形因此增加電阻改變層22之電阻值，以使得抹除得以執行。
圖9為展示相關技術之記憶體元件之電流-電壓特性的圖，其中在施加操作電壓時，電阻改變層22之電阻值高於離子源層21之電阻值。在此記憶體元件中，下部電極係由W製成，電阻改變層係由GdOx製成，離子源層係由以CuTe為主的材料製成，且上部電極係由Zr製成。此記憶體元件為燈絲型，其由於陽離子(在此實例中為Cu)朝向下部電極側之移動形成導電路徑。至於此記憶體元件之電阻改變，電流在特定電壓位準(在此實例中為+1 V及-0.5 V)下展示突然增加/減小，亦即，電阻之增加/減小。在此記憶體元件之情況下，藉由施加電壓控制電阻改變層之電阻係困難的，且因此在達成穩定操作中存在缺點。
另一方面，如上文所描述，該實施例中之記憶體元件1展示像非燈絲型一樣平緩之電阻改變，此係因為記憶體元件1中之離子源層21具有高於電阻改變層22之電阻值的電阻值。亦即，防止電阻改變層22之電阻值突然改變，且如稍後將描述(例如，參看圖7)之實例中所展示，由施加電壓引起的電阻值改變變得平緩。
可藉由應用關於電化學反應中之反應控制及擴散控制之討論來解釋由如上電阻值之差引起的傳導型樣之此改變。首先，反應控制表示電化學反應之速率比由擴散引起的反應性物質之供應速率緩慢的狀態，且反應速率整體上幾乎等於電化學反應之速率。擴散控制表示電化學反應之速率比由擴散引起的反應性物質之供應速率快的狀態，且反應速率整體上係由擴散控制決定。假定燈絲型之記憶體元件展示擴散控制之電阻改變，且假定非燈絲型之記憶體元件展示反應控制之電阻改變。
在包括介於下部電極與上部電極之間的電阻改變記憶體層之記憶體元件中，發生電化學反應之區域位於下部電極附近。當記憶體元件為相關技術之燈絲型(其中離子源層之電阻高於電阻改變層之電阻)時，電壓主要係針對電阻高之電阻改變層。當電壓主要係針對如此的下部電極附近之區域時，電壓幾乎完全用於電化學反應。此情形因此引起用於使離子導體擴散至固體電解質中之電壓短缺，進而導致擴散控制。藉由如此之擴散控制，在可移動離子更接近下部電極附近之區域的情況下，發生電化學反應。此情形因此引起離子沈積或夾層反應，以使得離子進入電阻改變層中。因此，反應主要發生於最具反應性的部分(亦即，下部電極)處。因而，反應之速率難以控制，且因此觀測到如圖9中所展示之此瞬間電阻改變。
另一方面，在該實施例中之記憶體元件1之情況下，其中離子源層21具有高於電阻改變層22之電阻之電阻，發生化學反應之區域位於下部電極附近(類似於燈絲型之記憶體元件)。然而，因為離子源層21之電阻高於電阻改變層22之電阻，所以電壓並非主要針對下部電極10附近之區域。因而，電壓幾乎完全施加至離子源層21，且此情形促進可移動離子移動至下部電極10側。而因為施加至電阻改變層22之電壓低，且因為下部電極10附近之電化學反應進行得緩慢，所以電化學反應在整個下部電極10中進行。因而，記憶體元件1展示像非燈絲型一樣緩慢之電阻改變。
如上文所描述，在該實施例之記憶體元件1之情況下，因為離子源層21之電阻值增加至高於電阻改變層22之電阻值，所以允許減小電阻改變層22中的電阻改變之速率。亦即，此情形可導致藉由施加電壓對電阻改變層22中之電阻改變的可控性之改良。此情形亦允許多級儲存。本文中，被稱作燈絲型及非燈絲型之現象可接連地經由控制每一層之電阻值比率來控制。亦即，燈絲之直徑藉此變得亦可控制。在該實施例中，儘管舉例說明可移動離子為陽離子的記憶體元件1，但此情形當然並非限制性的，且記憶體元件1亦可適用於使用陰離子之ReRAM。
此外，因為離子源層21含有Zr、Al、Ge及其他材料，所以離子源層21之資料保持特性極佳。即使因微加工而引起電晶體之電流驅動力減小，資訊保持亦係可能的。因而，藉由使用此記憶體元件1，所得記憶體裝置有利地達成高密度及小的大小。
(記憶體裝置)
舉例而言，有可能藉由將複數個上文所描述之記憶體元件1排列成列或排列成矩陣而組態一記憶體裝置(記憶體)。此時，必要時，記憶體元件1可各自與一MOS電晶體連接以供元件選擇使用或與一個二極體連接以組態一記憶體單元。所得記憶體單元可接著各自藉由佈線連接至一感測放大器、一位址解碼器、用於寫入之電路、用於抹除之電路及用於讀取之電路及其他元件。
圖2及圖3各自展示一包括排列成矩陣之複數個記憶體元件1的例示性記憶體裝置(記憶體單元陣列)。圖2展示記憶體單元陣列之橫截面組態，且圖3以平面圖展示記憶體單元陣列之組態。在此記憶體單元陣列中，給該等記憶體元件1中之每一者提供用於連接至其下部電極10側之佈線以使其與用於連接至其上部電極30側之佈線相交，且記憶體元件1安置於各別相交點處。
該等記憶體元件1均共用該等層，亦即，電阻改變層22、離子源層21及上部電極30。亦即，此等層(亦即，電阻改變層22、離子源層21及上部電極30)各自供所有記憶體元件1以共用方式使用(各自為供所有記憶體元件1使用之一特定層)。上部電極30為供任何鄰近單元以共用方式使用之板狀電極PL。
另一方面，個別地給該等記憶體單元中之每一者提供下部電極10，以使得該等記憶體單元在鄰近單元之間彼此電分離。因而，記憶體單元中之記憶體元件1各自藉由對應於其下部電極10之位置來定義。下部電極10各自連接至其對應MOS電晶體Tr以供單元選擇使用，且記憶體元件1各自安置於其對應MOS電晶體Tr上方。
MOS電晶體Tr係藉由形成於基板41中之一藉由元件分離層42分離之區域中的源極/汲極區域43及閘電極44而組態。閘電極44形成於壁表面上，具有一側壁絕緣層。閘電極44亦用作字線WL，字線WL為用於記憶體元件1之兩條位址佈線中之一者。MOS電晶體Tr之該等源極/汲極區域43中之一者電連接至記憶體元件1之下部電極10(藉由兩者之間的插塞層45、金屬佈線層46及插塞層47)。MOS電晶體Tr之該等源極/汲極區域43中之另一者連接至金屬佈線層46(藉由兩者之間的插塞層45)。金屬佈線層46連接至位元線BL(參看圖3)，位元線BL為用於記憶體元件1之另一條位址佈線。注意，在圖3中，MOS電晶體Tr之作用區域48係藉由交替長短虛線來指示。在作用區域48中，接觸區段51連接至記憶體元件1之下部電極10，且接觸區段52連接至位元線BL。
在此記憶體單元陣列中，當將一電壓施加至位元線BL時(其中藉由字線WL接通MOS電晶體Tr之閘極)，經由MOS電晶體Tr之源極/汲極將該電壓施加至選定記憶體單元之下部電極10。在此實例中，至於施加至下部電極10之電壓，當其極性與上部電極30(板狀電極PL)之電位相比較處於負電位時，記憶體元件1之電阻值之狀態如上文所描述改變成低電阻，藉此用資訊寫入選定記憶體單元。接下來，當此次施加至下部電極10之電壓之電位與上部電極30(板狀電極PL)之電位相比較為正時，記憶體元件1之電阻值之狀態再次改變成高電阻，藉此抹除寫入至選定記憶體之資訊。為了讀取所寫入之資訊，例如，藉由MOS電晶體Tr作出記憶體單元之選擇，且對選定記憶體單元施加一預定位準之電壓或電流。經由連接至位元線BL之尖端或板狀電極PL之尖端的感測放大器或其他元件來偵測位準此時基於記憶體元件1之電阻狀態而變化的電流或電壓。本文中，將用於施加至選定記憶體單元之電壓或電流設定成小於記憶體元件1展示電阻值之改變時的電壓或其他之臨限值。
此實施例之記憶體裝置可適用於如上文所描述的各種類型之記憶體裝置。舉例而言，記憶體裝置可適用於與任何類型之記憶體一起使用，諸如可寫入一次之PROM、電可抹除EEPROM或可用於高速寫入、抹除及複製之所謂RAM。
(修改)
接下來，描述上文所描述之實施例之修改中的記憶體元件2。圖4為記憶體元件2之橫截面圖，該圖展示記憶體元件2之組態。注意，在記憶體元件2之以下描述中，類似於上文所描述之實施例中之組件的任何組件具有相同參考數字，且不再加以描述。此記憶體元件2經組態以包括按此次序之下部電極10(第一電極)、記憶體層60及上部電極30(第二電極)。
記憶體層60包括離子源層61、電阻改變層62及氧化物層63。離子源層61具有類似於上文所描述的離子源層21之組合物之組合物。舉例而言，氧化物層63係藉由用電漿氧化使下部電極10氧化而形成。
在此修改中之記憶體元件2中，氧化物層63設於電阻改變層62與下部電極10之間。除上文所描述之實施例中所達成的作用之外，此情形亦有利地導致保護下部電極免於陽極氧化之作用。
(實例)
在下文中，將描述本發明之特定實例。
(實例1至4，及比較實例1)
類似於上文所描述之實施例，分別製造圖1及圖4之記憶體元件1及2。首先，形成由TiN製成之下部電極10且接著使其經受電漿氧化。接著使用濺鍍裝置在所得下部電極10上形成記憶體層20或60及上部電極30。將電極之直徑設定成50 nmφ至300 nmφ。同時，使用構成元件之標靶形成由合金製成之膜。此後，使上部電極30之表面經受蝕刻，藉此形成具有200 nm之厚度的佈線層(Al層)以用於連接至一接觸部分，該接觸部分經形成以供外部電路連接使用以用於提供中間電位(Vdd/2)。在如此之膜形成之後，作為後退火製程，使所得結構在200℃之溫度下在真空熱處理爐中經受熱處理歷時兩小時。因而，分別製造圖2及圖3之記憶體單元陣列，作為組合物及膜厚度有所變化的實例1至4及比較實例1。在如此之實例1至4及比較實例1中，施加約-2V至+2V之電壓，且量測在各別電壓位準下的電阻值之改變。圖6A至圖6C及圖7A及圖7B各自為展示電流-電壓特性及電阻-電壓特性的圖。注意，圖7A及圖7B並不展示電阻-電壓特性。在下文之實例1至4及比較實例1中，離子源層21及61及電阻改變層22及62各自具有在製造時使用之組合物。至於離子源層21及61之實際組合物以及電阻改變層22及62之實際組合物，由於在製造過程期間執行之熱處理，可移動離子(諸如Cu、Zr或Al)分別自離子源層21及61擴散於電阻改變層22及62中。圖5展示實例1中的每一層之組合物，作為熱處理之後之實例。本文中，儘管執行對TiN之電漿氧化以致於不引起電極材料Ti與Te之反應，但實際上，僅形成低電阻ZrOx或TiOx且不影響特性。
在實例1至4及比較實例1中，「下部電極/氧化物層/電阻改變層/離子源層/上部電極」之組合物及膜厚度如下。
(實例1) TiN/TiOx/Te(3.5nm)/Cu18Zr19Te51Ge 12原子%(45nm)/W
(實例2) TiN/TiOx/Te(3.5nm)/Cu20Te30Ge7Al 43原子%(45nm)/W
(實例3) TiN/-/Te(2nm)/Cu3.5Zr3.5Ge8Te35Al 50原子%(45 nm)/W
(實例4)　TiN/TiOx/Te(3.5 nm)/Cu2Zr2Te37Ge8Al 51原子%(45 nm)/W (比較實例1)　TiN/TiOx/Te(3.5 nm)/Cu3.5Zr3.5Ge8Te35Al 50原子%(45 nm)/W
在圖6A至圖6C及圖7A中，與展示相關技術之記憶體元件之電流-電壓特性的圖7B相比較，在無臨限電壓之情況下，電阻改變係平緩的。亦即，隨著離子源層21及61之電阻值增加(與電阻改變層22及62相比較)，所得記憶體元件1及2藉由施加電壓對電阻值之可控性亦增加。在比較實例1(圖7B)中，類似於相關技術之實例，在約+1 V及-1 V之電壓下，觀測到電流之突然增加(電阻之減小)及電流之突然減小(電阻之增加)。此情形看似歸因於電阻之增加，亦即，電阻改變層22之電阻值之增加(由於與實例3相比較，Te膜之厚度增加)。自展示類似於其他實例的平緩電阻改變的實例4亦已知此情形。在實例4中，離子源層21中的低電阻Cu與Zr之間的比率相對於比較實例1而言減小(總共自7%減小至4%)。考慮到上述情況，為了改良藉由施加電壓對電阻改變之可控性，一重要因素不是離子源層21及61之材料，而是離子源層21及61與電阻改變層22及62之間的電阻比率。
圖8展示當離子源層21及61中之CU及Zr之含量(原子%)改變時在離子源層21及61中所觀測到的電阻改變。離子源層21及61為上述實例1至4中所使用之離子源層，亦即，包括Cu、Zr、Te、Ge及Al之離子源層。如自圖8中已知，當CuZr之含量減小時，離子源層21及61各自展示電阻值之增加。結合實例4中之組合物及比較實例1中之組合物，圖8表明：藉由增加離子源層21及61之電阻值，亦即，藉由增加電阻改變層22及62與離子源層21及61之間的電阻值差，改良了藉由施加電壓對電阻改變之可控性。
因而，已知，藉由將離子源層21及61之電阻值增加至大於電阻改變層22及62之電阻值，增加藉由施加電壓對電阻改變之可控性。本文中，至於最佳組態，離子源層21及61可各自特定由過渡金屬(諸如，Zr)製成。此情形被視為合意的，此係因為該等離子源層中之每一者中之硫族化物膜藉此得以穩定。本文中，儘管Al亦充當可移動離子，但因為在形成Al4 Te6 之情況下Al之熔點變得高於Te，所以Al亦可用作結構。此外，在上述實施例及其他實施例中，使用Te作為用於形成陰離子之硫族化物材料，但或者，亦可使用S或Se。然而，若為此狀況，則較佳之硫族化物材料為比離子源層21及61中之陽離子更能抵抗移動的材料。
此外，至於電阻改變層22及62中藉由施加電壓對電阻改變之可控性，如上文所描述，一重要因素為對反應控制及擴散控制之控制。基本上，反應之速率回應於施加高位準之電壓而展示以指數方式之增加，但擴散之速率展示並非以指數方式而更像是以線性方式的增加。因而，為了改良可控性，供使用之電壓較佳儘可能低，且緩慢操作係合意的。
雖然已詳細描述本發明，但前述描述在所有態樣中為說明性的且非限制性的。應理解，可設計眾多其他修改及變化。
舉例而言，在上文所描述之實施例及修改中，特定描述了記憶體元件1及2之結構及記憶體單元陣列之結構。然而，未必提供所有該等層，或亦可提供任何其他層。
此外，例如，上述實施例及修改中所描述的該等層之材料、膜形成方法及條件及其他當然並非限制性的，且任何其他材料或任何其他膜形成方法亦可用。舉例而言，可給離子源層21及61分別添加任何其他過渡金屬元素，例如，Ti、Hf、V、Nb、Ta、Cr、Mo或W，只要上文所描述之組合物比率保持原樣即可。此外，除了Cu、Ag及鋅(Zn)之外，亦可添加鎳(Ni)或其他元素。
本發明含有與2010年7月7日在日本專利局申請之日本優先權專利申請案JP 2010-155046中所揭示之標的物有關的標的物，該案之全部內容特此以引用的方式併入本文中。
熟習此項技術者應理解，取決於設計要求及其他因素，可出現各種修改、組合、子組合及變更，只要其在隨附申請專利範圍或其等效物之範疇內即可。
1．．．記憶體元件
2．．．記憶體元件
10．．．下部電極
20．．．記憶體層
21．．．離子源層
22．．．電阻改變層
30．．．上部電極
41．．．矽基板
42．．．元件分離層
43．．．源極/汲極區域
44．．．閘電極/字線(WL)
45．．．插塞層
46．．．金屬佈線層
47．．．插塞層
48．．．作用區域
51．．．接觸區
52．．．接觸區
60．．．記憶體層
61．．．離子源層
62．．．電阻改變層
63．．．氧化物層
BL．．．位元線
Tr．．．金氧半導體(MOS)電晶體
圖1為本發明之實施例中之記憶體元件的橫截面圖，該圖展示該記憶體元件之組態。
圖2為使用圖1之記憶體元件之記憶體單元陣列的橫截面圖，該圖展示該記憶體單元陣列之組態。
圖3為圖2之記憶體單元陣列的平面圖。
圖4為本發明之修改中之記憶體元件的橫截面圖，該圖展示該記憶體元件之組態。
圖5為展示實例1之層組合物的TEM影像。
圖6A至圖6C各自為展示實例之電流-電壓特性的圖。
圖7A及圖7B各自為亦展示實例及比較實例中之電流-電壓特性的圖。
圖8為展示CuZr之含量與電阻值之間的關係的特性圖。
圖9為展示相關技術之實例中之電流-電壓特性的圖。
1．．．記憶體元件
10．．．下部電極
20．．．記憶體層
21．．．離子源層
22．．．電阻改變層
30．．．上部電極

Claims (8)

  1. 一種記憶體元件，其包含：按此次序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包括：一電阻改變層，該電阻改變層設於該記憶體元件之該第一電極側上，及一離子源層，該離子源層設於該記憶體元件之該第二電極側上，其中該電阻改變層之一電阻值經組態以回應於經由施加至該第一電極及該第二電極之電壓引起的一組合物改變而改變，且該離子源層包含(a)金屬元素銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)中之至少一者、(b)鋯(Zr)、鈦(Ti)及鎢(W)中之至少一者、及(c)氧(O)、碲(Te)、硫(S)及硒(Se)中之至少一者。
  2. 如請求項1之記憶體元件，其中該記憶體層包括在該電阻改變層與該第一電極之間的一層氧化物層。
  3. 如請求項1之記憶體元件，其中該電阻改變層含有碲(Te)。
  4. 如請求項1之記憶體元件，其中電阻值之該改變由於在該電阻改變層中形成含有一金屬元素之一低電阻區段而發生，該形成係由至該第一電極及該第二電極之該施加電壓引起。
  5. 一種記憶體裝置，其包含：複數個記憶體元件，每一記憶體元件包括按此次序之一第一電極、一記憶體層及一第二電極；及一脈衝施加單元，其選擇性地將一電壓或電流脈衝施加至該等記憶體元件，其中，對每一記憶體元件(1)該記憶體層包括(a)一電阻改變層，該電阻改變層設於該記憶體元件之該第一電極側上，及(b)一離子源層，該離子源層設於該記憶體元件之該第二電極側上，包含(i)金屬元素銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)中之至少一者、(ii)鋯(Zr)、鈦(Ti)及鎢(W)中之至少一者、及(iii)氧(O)、碲(Te)、硫(S)及硒(Se)中之至少一者，且(2)該電阻改變層之一電阻值經組態以回應於經由施加至該第一電極及該第二電極之電壓引起的一組合物改變而改變。
  6. 如請求項5之記憶體裝置，其中該記憶體層包括在該電阻改變層與該第一電極之間的一氧化物層。
  7. 如請求項5之記憶體裝置，其中該電阻改變層含有碲(Te)。
  8. 如請求項5之記憶體裝置，其中電阻值之該改變由於在該電阻改變層中形成含有一金屬元素之一低電阻區段而發生，該形成係由至該第一電極及該第二電極之該施加電壓引起。
TW100121506A 2010-07-07 2011-06-20 記憶體元件和記憶體裝置 TWI492230B (zh)

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