JP6151650B2 - 記憶装置 - Google Patents
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Description
本開示は、電極間にカルコゲナイド層を有するスイッチ素子を備えた記憶装置に関する。
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかしながら、現行のアクセストランジスタを用いた抵抗変化型メモリでは単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較して同じ設計ルールを用いて微細化しても大容量化が困難であった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
クロスポイント型のメモリセルにはメモリ素子のほかにセル選択用のスイッチ素子が配設されている。スイッチ素子としては、例えば金属酸化物を用いて構成されたものが挙げられる（例えば、非特許文献１，２参照）が、このスイッチ素子は、スイッチング閾値電圧の大きさは不十分であり、高電圧を印加した場合には絶縁破壊が起こりやすい。この他、あるスイッチング閾値電圧でスイッチして急激に電流が増大（Ｓｎａｐ Ｂａｃｋ）するスイッチ素子（例えば、非特許文献３，４参照）が挙げられる。このスイッチ素子では、スイッチング閾値電圧をまたいで選択／非選択の電圧値を設定することにより、金属酸化物等の非線形抵抗材料によって構成されたスイッチ素子よりも、選択電流値を大きくすることが容易である。但し、上記スイッチ素子のスイッチング閾値電圧は、組み合わせて用いるメモリ素子の書き込み閾値電圧よりも大きな電圧であることが望ましいが、その大きさは十分とはいえなかった。また、書き込み閾値電圧の大きな記憶素子と組み合わせる場合には、そのスイッチ素子には十分に大きな選択（オン）状態および半選択（オフ）状態の選択比（オン／オフ比）を確保することが求められるが、これも十分とはいえなかった。
上記スイッチ素子のほかには、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch：例えば、特許文献１，２参照）やＰＮダイオードが挙げられる。
Ｊｉｕｎ−Ｊｉａ Ｈｕａｎｇ他，2011 IEEE IEDM11-733〜736
Ｗｏｏｔａｅ Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37〜38
Ｍｙｕｎｇｗｏｏ Ｓｏｎ他，IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 11, NOVEMBER 2011
Ｓｅｏｎｇｈｙｕｎ Ｋｉｍ他、2012 VLSI p.155〜156
しかしながら、このＯＴＳ素子もクロスポイント型のメモリセルに用いる場合には、より大きなオン／オフ比が必要となる。大きなオン／オフ比を得る方法としては、カルコゲナイドによって構成された層（カルコゲナイド層）の膜厚を大きくする（例えば、１００〜数１０００ｎｍ）ことが考えられるが、膜厚を大きくするとメモリセルの微細化が困難となり、大容量化する際に問題となる。また、スイッチング閾値電圧も十分に高いとはいえず、比較的大きな書き込み閾値電圧が必要な抵抗変化型のメモリ素子を動作させるには不十分であった。
一方、シリコン基板からシリコンをエピタキシャル成長して作製されるＰＮダイオードはオン／オフ比が大きく閾値電圧も設計により大きくすることが可能である。但し、多層化して大容量化することが困難であり、且つ基本的には単方向ダイオードであるため、ＲｅＲＡＭ，ＭＲＡＭおよびＳＴＴＲＡＭ（Spin Transfer Torque RAM）等の双方向電圧で駆動するメモリ素子を動作させることができなかった。
なお、アバランシェダイオードのように双方向動作も可能なものがあるものの、オフ状態におけるリーク電流とオン／オフ比との兼ね合いの点から、書き換え可能なメモリ素子に適用するスイッチ素子として十分な特性が得られているとはいえなかった。
本技術はかかる問題点に鑑みてなされたもので、その目的は、オン／オフ比およびスイッチング閾値電圧の大きな記憶装置を提供することにある。
本技術の記憶装置は、記憶素子および該記憶素子に接続されたスイッチ素子を含むメモリセルを複数備えたものであり、スイッチ素子は、第１電極および第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、カルコゲン元素を含む第１層と高抵抗材料を含む第２層とを備えたスイッチ層とを有し、記憶素子は、スイッチ素子の第１電極と第２電極との間に、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む記憶層を有し、スイッチ層の第２層は、記憶層の抵抗変化層を兼ねている。
本技術の記憶装置では、第１電極と第２電極との間に設けられたスイッチ層を、カルコゲン元素を含む第１層と、高抵抗材料を含む第２層との積層構造とすることにより、スイッチ層の動作領域を制御することが可能となる。
本技術の記憶装置によれば、スイッチ層をカルコゲン元素を含む第１層と、高抵抗材料を含む第２層との積層構造としたので、スイッチ層の動作領域が制御され、オン／オフ比およびスイッチング閾値電圧を大きくすることが可能となる。よって高密度且つ大容量な記憶装置を提供することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
以下、本開示の実施の形態について、以下の順に図面を参照しつつ説明する。
１．実施の形態（スイッチ層をＯＴＳ層と高抵抗層との積層構造とした例）
１−１．スイッチ素子
１−２．記憶装置
２．実施例
１．実施の形態（スイッチ層をＯＴＳ層と高抵抗層との積層構造とした例）
１−１．スイッチ素子
１−２．記憶装置
２．実施例
＜１．実施の形態＞
（１−１．スイッチ素子）
図１は、本開示の一実施の形態に係るスイッチ素子１Ａの断面構成を表したものである。このスイッチ素子１Ａは、例えば図８に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ２において複数配設されたうちの任意の記憶素子（記憶素子３Ｙ；図８）を選択的に動作させるためのものである。スイッチ素子１Ａ（スイッチ素子３Ｘ；図８）は、記憶素子３Ｙ（具体的には記憶層４０）に直列に接続されており、下部電極１０（第１電極）、スイッチ層３０および上部電極２０（第２電極）をこの順に有するものである。
（１−１．スイッチ素子）
図１は、本開示の一実施の形態に係るスイッチ素子１Ａの断面構成を表したものである。このスイッチ素子１Ａは、例えば図８に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ２において複数配設されたうちの任意の記憶素子（記憶素子３Ｙ；図８）を選択的に動作させるためのものである。スイッチ素子１Ａ（スイッチ素子３Ｘ；図８）は、記憶素子３Ｙ（具体的には記憶層４０）に直列に接続されており、下部電極１０（第１電極）、スイッチ層３０および上部電極２０（第２電極）をこの順に有するものである。
下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
スイッチ層３０は、例えば下部電極１０側から順に高抵抗層３２（第２層）およびＯＴＳ層３１（第１層）が積層された構成を有する。
ＯＴＳ層３１は、少なくも周期律表第１６族の元素、具体的には、酸素（Ｏ）．硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）等のカルコゲン元素を含み、上部電極２０に接して設けられている。ＯＴＳ層３１は、上記カルコゲン元素のほかに、例えばゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），ケイ素（Ｓｉ），ヒ素（Ａｓ）等を含んでいることが好ましい。具体的には、例えばＧｅＴｅ，ＧｅＳｂＴｅ，ＳｉＡｓＴｅ，ＧｅＳｅ，ＧｅＳｂＳｅ，ＳｉＡｓＳｅ，ＧｅＳ，ＧｅＳｂＳまたはＳｉＡｓＳ等のカルコゲナイドによって構成され、あるいはこれらに酸素（Ｏ）や窒素（Ｎ）が添加されている。
ＯＴＳ層３１は、上記元素以外の添加元素として、例えばＡｌ，マグネシウム（Ｍｇ），ホウ素（Ｂ），イットリウム（Ｙ）および希土類元素等の金属元素を含んでいてもよい。なお、ＯＴＳ層３１は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
本実施の形態における高抵抗層３２は、ＯＴＳ層３１に接して設けられており、詳細は後述するが、層内に伝導パスを有し、この伝導パスによってスイッチ素子１Ａの動作面積を制御するものである。高抵抗層３２は、例えば金属元素あるいは非金属元素の酸化物や窒化物またはこれらの混合物等によって構成されている。高抵抗層３２には、例えばＡｌ，ガリウム（Ｇａ），Ｍｇ，Ｓｉ，ハフニウム（Ｈｆ）および希土類元素等の酸化物や窒化物あるいは酸窒化物を用いることができる。これにより、初回の書き込み動作時、即ちフォーミング時に高抵抗層３２の層内に欠陥が生成され、数ｎｍ程度の大きさの伝導パスＰ（例えば、図４Ｂ参照）が形成される。
なお、高抵抗層３２中の元素は必ずしもすべてが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、高抵抗層３２はＯの代わりにＮを含んでいてもよい。高抵抗層３２中のＮはＯと同様の働きをする。高抵抗層３２の抵抗値は、ＯＴＳ層３１よりも絶縁性が高いことが望ましい。膜厚は特に限定されないが、スイッチ層３０の厚みを小さくし、且つ、非選択（オフ）時のリーク電流をできるだけ小さく抑えるために、例えば２ｎｍ以上３０ｎｍ以下であることが好ましい。
上部電極２０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもＯＴＳ層３１と反応しない安定な材料が好ましい。
本実施の形態のスイッチ素子１Ａは、スイッチング閾値電圧以上の電圧の印加によって低抵抗化するが、印加電圧をスイッチング閾値電圧より下げると高抵抗状態に戻るものである。即ち、スイッチ素子１Ａは、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極２０を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層３０（特にＯＴＳ層３１）の相変化（非晶質相（アモルファス相）と結晶相との間の変化）を生じないものである。また、スイッチ素子１Ａは電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。以下、一般的なスイッチ素子１００（図２）と比較して、その動作方法およびを動作の仕組みについて説明する。
前述したように、メモリ（メモリセルアレイ）の大容量化は図８に示したような、交差する配線間のクロスポイント付近にメモリ素子とスイッチ素子とが積層されたメモリセルが配置されたクロスポイントアレイ型をとることで実現することができる。このクロスポイント型のメモリセルアレイは、メモリ素子として抵抗変化型のメモリ素子（例えば、後述する記憶素子３Ｙ）を用いることができる。抵抗変化型のメモリ素子は種々の材料によって形成されるが、一般的に書き込み閾値電圧の大きなメモリ素子程高い記録保持信頼性を有する。また、メモリ素子の書き込み閾値電圧は素子間におけるばらつきを有する。このため、大規模なメモリセルアレイでは書き込み閾値電圧に余分にマージンをとる必要がある。例えば、書き込み閾値電圧が１Ｖのメモリ素子であっても、スイッチ素子のスイッチング閾値電圧はそれ以上の大きさを有することが望ましく、例えばメモリセルアレイでの書き込み閾値電圧のばらつきが±０．３Ｖである場合には、１．３Ｖ以上であることが望ましい。よって、書き込み閾値電圧が高く（例えば、１．５Ｖ以上）保持信頼性の高いメモリ素子を書き込み動作の不良なく駆動させるには、スイッチ素子には更に高いスイッチング閾値電圧が求められる。
スイッチ素子１００は、図２に示したように上部電極１２０と下部電極１１０との間にカルコゲナイドからなるスイッチ層１３０が設けられた一般的なスイッチ素子である。
図８に示したようなクロスポイントアレイ型のメモリセルアレイ２の記憶素子として例えば、抵抗変化型の記憶素子（記憶素子３Ｙ）を用いる場合には、スイッチ素子には、オン状態における十分な電流密度と、オフ状態におけるリーク電流の発生を抑えることが求められる。これに対して、スイッチ素子１００では、スイッチング閾値電圧はあまり大きくなく、例えば１〜１．５Ｖ程度のものがほとんどであり、記憶素子３Ｙのようなメモリ素子を駆動させるためには、そのスイッチング閾値電圧の値は不十分であった。このため、スイッチ素子１００と記憶素子３Ｙを組み合わせた場合には、スイッチ素子がメモリ素子よりも先にスイッチしてしまい、選択（オン）状態および半選択（オフ）状態の選択比（オン／オフ比）を十分確保することができないという問題があった。
これは、スイッチ素子１００を構成する下部電極１１０および上部電極１２０の電極面積がそのまま動作領域となるためであり、非選択（オフ）状態のリーク電流が大きいものが多く誤作動（誤書き込みや誤消去）を起こしやすくなる。また、リーク電流が小さいというお点で優れているものもあるが、スイッチング閾値電圧が１Ｖ以下と小さかった。このため、このスイッチ素子１００が上記条件を満たすためには、スイッチ層１３０の膜厚を大きく（例えば、１８０ｎｍ程度）する必要があり、その場合には微細化することができなくなるという問題があった。
更に、リーク電流の問題は、メモリセルアレイの大型化と比例して深刻になるため、より大きなオン／オフ比が求められる。従って、書き込み閾値電圧の大きなメモリ素子と上記スイッチ素子１００とを組み合わせたメモリセルでは、書き込み／読み出しマージンが小さく大容量メモリセルアレイを正常に動作させることは困難であった。
これに対して、本実施の形態のスイッチ素子１Ａでは、スイッチ層３０をカルコゲナイドによって構成されるＯＴＳ層３１（上記スイッチ層１３０に相当）と高抵抗層３２との積層構造とする。このスイッチ素子１Ａは、初回のオン動作時に高抵抗層３２中に微細な伝導パスＰが形成される。高抵抗層３２中に形成された伝導パスＰは、その形成領域（例えば、平面方向に数ｎｍ程度）がスイッチ素子１Ａの動作領域となる。
具体的には、一旦高抵抗層３２に伝導パスＰが形成されると、スイッチ素子１Ａに印加された電圧の多くがＯＴＳ層３１に印加されるようになり、ＯＴＳ層３１に電界が印加される（例えば、図３および図４参照）。ＯＴＳ層３１は、電界の強さが一定値以上になるとカルコゲン元素の電子状態に起因した電離衝突による電荷担体（キャリア）が増大して急激に電流が増大し、低抵抗化する。即ち、スイッチ素子１Ａは、所謂オボニック閾値スイッチ現象が生じてオン状態となる。なお、スイッチ素子１Ａへの印加電圧を停止すると、ＯＴＳ層３１は、電離衝突によって生じたキャリアが再結合して消滅し再び高抵抗状態に戻る。これにより、スイッチ素子１Ａは大きなオン／オフ比が得られる。
以上のことから、上記スイッチ素子１００のようにスイッチ層１３０（ここではＯＴＳ層３１）を厚膜化することなく、オン状態における十分な電流密度を確保することができ、且つオフ状態における非選択素子および半選択素子へのリーク電流を抑えることが可能となる。即ち、オン／オフ比を増大させることができる。
また、スイッチ素子１Ａの閾値電圧は、高抵抗層３２の膜厚や材料を選択することによって調整することが可能であるため、記憶素子３Ｙのように高い印加電圧が必要な記憶素子を備えた記憶装置での動作が可能となる。
スイッチ素子１Ａは以下の方法によって調整される。
図３は、スイッチ素子１Ａにおける印加電圧と電極に流れる電流値との関係（ＩＶ特性）を表したものである。図４Ａ〜図４Ｅは、図３に示したＩＶ曲線の各部（Ａ，Ａ’，Ａ”，Ｂ，Ｂ’）におけるスイッチ層３０内を模式的に表したものである。まず、フォトリソグラフィやドライエッチング等を用いて作成されたスイッチ素子１Ａは、上述したように、初回のオン動作時に高抵抗層３２内に伝導パスＰが形成され、スイッチ素子１Ａの動作領域が決定される。
この際のスイッチ素子１ＡのＩＶ曲線は図３に示したように変化する。具体的には、スイッチ素子１Ａに流れる電流は、電圧の増加に比例して徐々に増加（Ａ）したのち、所定の電圧（スイッチング閾値電圧）にて急激に増大（Ａ’）し、その後、上限に達する（Ａ”）。スイッチ素子１Ａの内部（特に、スイッチ層３０）は、ＩＶ曲線の各部Ａ，Ａ’，Ａ”において図４Ａ〜図４Ｃのように変化すると考えられる。例えば、スイッチ素子１Ａは、図４Ａに示したように印加電圧がスイッチング閾値電圧まではスイッチ層３０（ＯＴＳ層３１および高抵抗層３２）内に変化は見られないが、図４Ｂに示したように、スイッチング閾値電圧に達することで高抵抗層３２に伝導パスＰが形成されると共に、ＯＴＳ層３１内に電離衝突領域Ｓが発生して低抵抗化する。これにより、電流が急激に増大する。この後、スイッチ素子１Ａは設定された上限の電流密度が得られるまで電圧が印加されるが、このとき伝導パスＰおよび電離衝突領域Ｓの大きさは図４Ｃに示したように大きくなっていくと考えられる。このようにして、スイッチ素子１Ａはフォーミングされる。
この後、印加電圧を減少させるとスイッチ素子１ＡのＩＶ特性は図３に示したＢ−Ｂ’の経路を通って変化する。即ち、スイッチ素子１Ａのスイッチ層３０は、上限電流に達した際に形成された伝導パスＰ（図４Ｃ）を維持したまま、図４Ｄに示したようにＯＴＳ層３１内に生じた電離衝突領域Ｓが徐々に縮小される。これに伴って、スイッチ素子１Ａに流れる電流は低下していき（Ｂ）、ある閾値電圧に達したところでキャリアの再結合が起こって図４Ｅに示したように電離衝突領域Ｓが消滅してＯＴＳ層３１の抵抗値が急激に増大する。これにより、図３に示したように電流が急激に減少し、その後、印加電圧の減少とともに電流も徐々に減少する（Ｂ’）。
なお、２回目以降のオン動作時のスイッチ素子１ＡにおけるＩＶ特性は、Ｂ−Ｂ’の経路に近似した変化を示すようになる。
図５は、各フォーミング条件（条件Ａ〜Ｄ）における２回目以降のオン動作時のＩＶ特性を表したものであり、図６Ａ〜図６Ｄは各条件時におけるスイッチ素子１Ａの断面構成を模式的に表したものである。なお、フォーミング条件は、条件Ａから条件Ｄにかけてフォーミング電流を徐々に小さくしている。図６Ａ〜図６Ｄからわかるように、初回のオン電流をより大きくすると、高抵抗層３２内に形成される伝導パスＰの形成領域は大きくなり、より大きなオン電流を流すことができるようになる。即ち、初回のオン動作時（フォーミング時）における電流値あるいは印加電圧の最大値を変化させることによってスイッチ素子１Ａの特性を制御することができる。但し、伝導パスが大きくなりすぎるとオフ時のリーク電流が大きくなる虞があるため調整が必要となる。
このように、上記動作を行うことにより、所望の特性、即ち、選択状態（オン状態）では低抵抗状態に、非選択状態（オフ状態）では高抵抗状態に変化するスイッチ素子１Ａが得られる。同時に、初回書き込みによるフォーミング動作によって２回目以降の動作特性を制御することができる。
以上のように、本実施の形態では、スイッチ層３０を構成するＯＴＳ層３１に高抵抗層３２を積層するようにしたので、スイッチ層３０の動作領域が制限され、非選択あるいは半選択時（オフ状態）におけるリーク電流の発生を低減することが可能となる。また、スイッチング閾値電圧およびオン／オフ比が大きくなる。よって、高密度且つ大容量な記憶装置を提供することが可能となる。
なお、本実施の形態のスイッチ素子１ＡはＯＴＳ層３１と高抵抗層３２が接していればよく、図１に示した積層構造に限定されない。例えば図７Ａに示したように、上部電極２０側に高抵抗層３２を形成してもかまわない。また、図７Ｂに示したように、ＯＴＳ層３１を挟むように、即ち、上部電極２０側および下部電極１０側の両方に高抵抗層３２Ａ，３２Ｂを形成してもかまわない。更に、ＯＴＳ層３１および高抵抗層３２を複数組積層した多層構造としてもよい。
（１−２．記憶装置）
記憶装置（メモリ）は、後述する記憶素子３Ｙを多数、例えば列状やマトリクス状に配列することにより構成することができる。このとき、本開示のスイッチ素子１Ａは、スイッチ素子３Ｘとして、記憶素子３Ｙと直列に接続されており、これによりメモリセル３を構成している。メモリセル３は、配線を介してセンスアンプ，アドレスデコーダおよび書き込み・消去・読み出し回路等に接続される。
記憶装置（メモリ）は、後述する記憶素子３Ｙを多数、例えば列状やマトリクス状に配列することにより構成することができる。このとき、本開示のスイッチ素子１Ａは、スイッチ素子３Ｘとして、記憶素子３Ｙと直列に接続されており、これによりメモリセル３を構成している。メモリセル３は、配線を介してセンスアンプ，アドレスデコーダおよび書き込み・消去・読み出し回路等に接続される。
図８は、交差する配線間の交点（クロスポイント）にメモリセル３を配置した、所謂クロスポイントアレイ型の記憶装置（メモリセルアレイ２）の一例を表したものである。このメモリセルアレイ２では、各メモリセル３に対して、その下部電極１０側に接続される配線（例えばビット線；ＢＬ（行ライン））と、その上部電極２０側に接続される配線（例えばワード線；ＷＬ（縦ライン））とを交差するよう設け、例えばこれら配線の交差点付近に各メモリセル３が配置されている。このように、クロスポイントアレイ構造を用いることにより、単位セルあたりのフロア面積を小さくすることが可能であり、大容量化を実現することが可能となる。
メモリセル３を構成する記憶素子３Ｙは、例えば、下部電極、記憶層４０および上部電極をこの順に有するものである。記憶層４０は、例えば下部電極側から抵抗変化層４２およびイオン源層４１が積層された積層構造あるいは抵抗変化層４２の単層構造によって構成されている。なお、ここではスイッチ層３０と記憶層４０との間には中間電極５０が設けられており、この中間電極５０がスイッチ素子３Ｘの上部電極と、記憶素子３Ｙの下部電極とを兼ねている。具体的には、メモリセル３は、例えば図９Ａに示したように、下部電極１０と上部電極２０との間に、スイッチ層３０，中間電極５０，抵抗変化層４２およびイオン源層４１がこの順に積層された構成を有する。
記憶層４０は、上記のように、例えばイオン源層４１と抵抗変化層４２との積層構造のような構成を有する、所謂抵抗変化型記憶素子（メモリ素子）であればよい。例えば遷移金属酸化物からなる抵抗変化メモリ，ＰＣＭ（相変化型メモリ）あるいはＭＲＡＭ（磁気抵抗変化型メモリ）を用いてもかまわない。
イオン源層４１は、電界の印加によって抵抗変化層４２内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば遷移金属元素（周期律表第４族〜第６族）およびカルコゲン元素であり、イオン源層４１はこれらをそれぞれ１種あるいは２種以上含んで構成されている。また、イオン源層４１は、酸素（Ｏ）や窒素（Ｎ）や、上記元素以外の元素、例えばＡｌ，Ｃｕ，マンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ）および白金（Ｐｔ），Ｓｉ等を含んでいてもかまわない。
抵抗変化層４２は、例えば金属元素または非金属元素の酸化物あるいは窒化物によって構成されており、下部電極１０と上部電極２０との間に所定の電圧を印加した場合にその抵抗値が変化するものである。具体的には、下部電極１０と上部電極２０との間に電圧が印加されると、イオン源層４１に含まれる遷移金属元素が抵抗変化層４２内に移動して伝導パスが形成され、抵抗変化層４２は低抵抗化する。あるいは、抵抗変化層４２内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層４２は低抵抗化する。また、逆方向の電圧を印加することによって伝導パスは切断、または導電性が変化する。これにより、抵抗変化層４２は高抵抗化する。
なお、抵抗変化層４２に含まれる金属元素および非金属元素は必ずしもすべてが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層４２の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層４１の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
中間電極５０は、例えば電界の印加によってカルコゲナイドを含むＯＴＳ層３１およびイオン源層４１中へイオンの溶解・析出等の酸化還元反応およびイオンの移動が生じにくい不活性な材料であれば特に問わない。
記憶素子３Ｙは、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極２０を介して電圧パルスあるいは電流パルスを印加すると、記憶層４０の電気的特性（抵抗値）が変化する抵抗変化型の記憶素子であり、これにより情報の書き込み，消去，更に読み出しが行われる。
具体的には、記憶素子３Ｙでは、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素（例えば、遷移金属元素）がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。なお、記憶層４０を抵抗変化層４２の単層で構成する場合には、正方向の電圧（または電流パルス）が印加されると、抵抗変化層４２に印加される電界よって欠陥が生成され、負方向へ電圧パルスが印加されると、欠陥は抵抗変化層内の酸素イオンや窒素イオンの移動によって修復される。
なお、メモリセル３のスイッチ素子３Ｘおよび記憶素子３Ｙの積層構造は、図９Ａに示したメモリセル３Ａの積層順に限定されるものではない。例えば、図９Ｂに示したメモリセル３Ｂのように、中間電極５０を間にスイッチ層３０を上部電極２０側に、記憶層４０を下部電極１０側に設けるようにしてもよい。あるいは、図９Ｃに示したメモリセル３Ｃのように、中間電極５０を間にＯＴＳ層３１およびイオン源層４１を対向配置させ、高抵抗層３２および抵抗変化層４２をそれぞれ下部電極１０側あるいは上部電極２０側に配置するようにしてもよい。
更に、メモリセル３は中間電極５０を省略した構成としてもよい。この場合には、図１０Ａに示したメモリセル３Ｄのように、下部電極１０側から高抵抗層３２，ＯＴＳ層３１の順に設けられたスイッチ層３０と、下部電極１０側から抵抗変化層４２，イオン源層４１の順に設けられた記憶層４０とを単純に積層させた構成としてもよい。なお、スイッチ層３０とイオン源層４０との積層順序は入れ替えて形成してもかまわない。また、上述した高抵抗層３２における伝導パスの生成および消滅は、記憶素子３Ｙにおける抵抗変化層４２と同様の動作であるため、高抵抗層３２および抵抗変化層４２を互いに共有することができる。このため、例えば図１０Ｂに示したメモリセル３Ｅのように、スイッチ層３０の高抵抗層３２が記憶層４０の抵抗変化層４２を兼ねるように、高抵抗層３２を間にＯＴＳ層３１およびイオン源層４１が配置される構成としてもよい。更に、例えば図１０Ｃに示したメモリセル３Ｆのように、抵抗変化層４２を２層設け（抵抗変化層４２Ａ，４２Ｂ）、イオン源層４１の下部電極１０側および上部電極２０側の両方に設け、スイッチ層３０と積層して構成としてもよい。
なお、本実施の形態における記憶装置は、記憶層４０に、所謂ＰＣＭおよびＭＲＡＭの構成を適用した場合も同様である。
図１１Ａ〜図１１Ｄは、本実施の形態のスイッチ素子１Ａ（１Ｂ，１Ｃあるいは３Ｘ），記憶素子３Ｙおよびこれらを組み合わせたメモリセル３の書き込み時（例えば、順バイアス）および消去時（例えば、逆バイアス）における印加電圧と電極に流れる電流値との関係を表したものである。実線は電圧印加時におけるＩＶ特性を、点線は印加電圧を減少方向に掃引した際のＩＶ特性を表している。
図１１Ａは、スイッチ素子３ＸのＩＶ特性を表したものである。順バイアス（ここでは、書き込み電圧）を印加すると、スイッチ素子３Ｘは上述したように印加電圧の増加に伴って電流が上昇するが、ある閾値電圧（スイッチング閾値電圧）を超えるとオボニック閾値スイッチにより急激に電流が増大、あるいは抵抗が低くなりオン状態となる。この後、印加電圧を減少させていくと、スイッチ素子３Ｘの電極に流れる電流値は徐々に減少し、２回目以降の動作では、印加電圧の増加時および減少時共に近似した抵抗変化、具体的には、増加時と同等の電圧で急激に抵抗が上昇してオフ状態となる（Ｂ１）。即ち、スイッチ素子３Ｘの抵抗値は書き込み電圧の印加によって低抵抗状態となるが、印加電圧を閾値以下に下げると高抵抗状態に戻り、電圧印加時の抵抗値は維持されない。
図１１Ｂは、記憶素子３ＹのＩＶ特性を表したものである。図１１Ｂからわかるように、記憶素子３Ｙでは、印加電圧の増加に伴って電流値が上昇するが、ある閾値電圧において記憶層４０の抵抗変化層４２における伝導パス形成による書き込み動作が行われ、低抵抗状態へと変化する。即ち、記憶素子３Ｙの抵抗値は書き込み電圧の印加によって低抵抗状態となり、印加電圧停止後もその抵抗状態は維持される（Ｂ１）。
図１１Ｃは、メモリセル３のＩＶ特性を表したものである。上記記憶素子３Ｙとスイッチ素子３Ｘとを組み合わせたメモリセル３の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、記憶素子３Ｙ（Ａ１）およびスイッチ素子３Ｘ（Ｂ１）を合わせたものとなる（Ｃ１）。例えば、Ｖ／２バイアス方式のクロスポイントアレイの場合には、メモリセル３のＣ１のＩＶ曲線上で急激に抵抗変化する閾値よりも大きな電圧を読み出し電圧（Ｖread）を設定し、Ｖread／２は抵抗変化の閾値よりも小さい電圧となるように設定する。これにより、バイアス（オン）とＶread／２バイアス（オフ）との電流比で定義される選択比を大きくとることが可能となる。また、上記のように、メモリセル３のＩＶ曲線Ｃ１はスイッチ素子３ＸのＩＶ曲線Ｂ１と記憶素子３ＹのＩＶ曲線の合成であるので、スイッチ素子３Ｘのオボニック閾値スイッチの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比を大きくとることができる。これにより、本実施の形態におけるスイッチ素子３Ｘでは大きなオン／オフ比を得ることが選択比の増大となって好ましいといえる。更に、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイの更なる大容量化が可能となる。
これは、読み出し動作だけでなく、書き込み動作についても同様である。図１１Ｄは、図１１Ｃと同様にメモリセル３のＩＶ特性を表したものである。上述したように、クロスポイントアレイでは、対象のメモリセルと同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１１Ｄに示したように、Ｖwrite/２とＩＶ曲線Ｃ１の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた
非選択時のリーク電流が大きいと非選択のメモリセルで誤書き込みを生じる虞がある。よって、書き込み動作では、記憶素子３Ｙを書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteを設定したうえで、Ｖwrite／２にバイアスされた非選択のメモリセルが誤書き込みを生じない程度のリーク電流に抑える必要がある。Ｖwrite／２にバイアスさ
れた非選択時のリーク電流が小さければ小さいほど大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子３Ｘの選択比を大きくすることが、メモリセルアレイの大容量化につながる。
非選択時のリーク電流が大きいと非選択のメモリセルで誤書き込みを生じる虞がある。よって、書き込み動作では、記憶素子３Ｙを書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteを設定したうえで、Ｖwrite／２にバイアスされた非選択のメモリセルが誤書き込みを生じない程度のリーク電流に抑える必要がある。Ｖwrite／２にバイアスさ
れた非選択時のリーク電流が小さければ小さいほど大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子３Ｘの選択比を大きくすることが、メモリセルアレイの大容量化につながる。
一方、逆バイアス（ここでは消去電圧）を印加すると、スイッチ素子３Ｘの消去電圧印加時における電流値の変化は、書き込み電圧を印加したサイト同様の挙動を示す（Ｂ２）。これに対して、記憶素子３Ｙの消去電圧印加時における電流値の変化は、消去閾値電圧以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する（Ａ２）。図１１Ａ〜１１Ｃに示したように、Ａ２およびＢ２のＩＶ特性を合成すると消去バイアスでのメモリセルのＩＶ特性Ｃ２が得られる。Ｖ／２バイアス方式のクロスポイントアレイでは、通常の読み出しバイアスを書き込み側に設定するため、Ｖreset／２バイアスでのディスターブ電流が問題となるが、これについても、正バイアスの場合と同様に、スイッチ素子３Ｘのオン／オフ比、即ち選択比が大きく、オフ時のリーク電流が小さいほどクロスポイントアレイの大規模化に有利となる。
本実施の形態の記憶装置では、抵抗変化型の記憶素子３Ｙを用いたメモリ装置以外に各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
また、本実施の形態の記憶装置では、メモリセル３を平面（２次元）に複数配置して構成としたが、例えばメモリセル３を多数積層して３次元化してもよい。これにより、より高密度且つ大容量な記憶装置（メモリ）を提供することができる。
＜２．実施例＞
以下、本開示の具体的な実施例について説明する。
以下、本開示の具体的な実施例について説明する。
（実験１）
まず、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、ＴｉＮ上にＳｉＯ2膜を２ｎｍの膜厚に形成して高抵抗層３２とする。次に、ＯＴＳ層３１と
してＧｅＴｅ膜を４０ｎｍの膜厚で形成したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。続いて、フォトリソグラフィやドライエッチングなどの公知の技術を用いて素子サイズが１００ｎｍφとなるように微細加工を行い、スイッチ素子１Ａ（サンプル１）を作製した。また、比較例として、高抵抗層３２を形成していないスイッチ素子１００（サンプル２）を作製した。これらサンプル１およびサンプル２の印加電圧と各電極に流れる電流値との関係を測定し、そのＩＶ特性を図１２に示した。
まず、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、ＴｉＮ上にＳｉＯ2膜を２ｎｍの膜厚に形成して高抵抗層３２とする。次に、ＯＴＳ層３１と
してＧｅＴｅ膜を４０ｎｍの膜厚で形成したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。続いて、フォトリソグラフィやドライエッチングなどの公知の技術を用いて素子サイズが１００ｎｍφとなるように微細加工を行い、スイッチ素子１Ａ（サンプル１）を作製した。また、比較例として、高抵抗層３２を形成していないスイッチ素子１００（サンプル２）を作製した。これらサンプル１およびサンプル２の印加電圧と各電極に流れる電流値との関係を測定し、そのＩＶ特性を図１２に示した。
図１２からわかるように、本実施の形態であるサンプル１では、サンプル２と比較して閾値電圧が増大した。また、オン／オフ比もサンプル２よりも大きくなった。即ち、スイッチ素子１Ａは閾値電圧の増加と抵抗変化比の増大とが同時に実現していることがわかる。
これは、ＯＴＳ層３１に接するように高抵抗層３２を形成したことによると考えられる。具体的には、ある電圧以上の電圧を印加することによって高抵抗層３２は層中に伝導パスが形成され、これにより低抵抗化すると共に、スイッチ層３０の動作領域が規制される。その後、印加電圧が閾値電圧に達することにより、スイッチ素子１Ａに大きな電流が流れる。
（実験２）
次に、ＯＴＳ層３１として４０ｎｍの厚みのＭｇＴｅＢＯ膜を、高抵抗層３２として２ｎｍの厚みのＳｉＯ2膜を形成し、スイッチ素子１Ａ（サンプル３）を作製した。同様に、ＯＴＳ層３１として４０ｎｍの厚みのＭｇＴｅＢＯ膜を、高抵抗層３２として５ｎｍの厚みのＳｉＮ膜を形成したスイッチ素子１Ａ（サンプル４）を作製した。この他、比較のために電極間にＭｇＴｅＢＯ膜からなるＯＴＳ層３１のみを形成（高抵抗層３２は未形成）したスイッチ素子１００（サンプル５）を作製した。これらサンプル３〜５のＩＶ特性を図１３Ａ（サンプル３），図１３Ｂ（サンプル４），図１３Ｃ（サンプル５）に示した。
次に、ＯＴＳ層３１として４０ｎｍの厚みのＭｇＴｅＢＯ膜を、高抵抗層３２として２ｎｍの厚みのＳｉＯ2膜を形成し、スイッチ素子１Ａ（サンプル３）を作製した。同様に、ＯＴＳ層３１として４０ｎｍの厚みのＭｇＴｅＢＯ膜を、高抵抗層３２として５ｎｍの厚みのＳｉＮ膜を形成したスイッチ素子１Ａ（サンプル４）を作製した。この他、比較のために電極間にＭｇＴｅＢＯ膜からなるＯＴＳ層３１のみを形成（高抵抗層３２は未形成）したスイッチ素子１００（サンプル５）を作製した。これらサンプル３〜５のＩＶ特性を図１３Ａ（サンプル３），図１３Ｂ（サンプル４），図１３Ｃ（サンプル５）に示した。
図１３Ａ〜図１３Ｃからわかるように、スイッチ素子１Ａ（サンプル３，４）およびスイッチ素子１００（サンプル５）は、高抵抗層３２の有無によらず、ある閾値電圧を境に急激に抵抗が低下して電流が増大するオボニック閾値スイッチが見られる。図１４は、図１３Ａ〜図１３Ｃに示したサンプル３〜５の正バイアスの印加電圧増加方向のＩＶ曲線をまとめたものである。サンプル３，４を高抵抗層３２を設けていないサンプル５と比較すると、サンプル３およびサンプル４は共にオフ状態（電圧０）におけるリーク電流が低減（ほぼ０）され、さらに閾値電圧が増大している。即ち、本開示のスイッチ素子１Ａは書き込み閾値電圧の高い記憶素子（例えば、記憶素子３Ｙ）に対抗可能な良好な特性を有することがわかる。なお、サンプル３とサンプル４とを比較した場合には、ＳｉＯ2を用い
たサンプル３よりもＳｉＮを用いたサンプル４の方が、閾値電圧が高くリーク電流が小さかった。これは、ＳｉＯ2およびＳｉＮの膜厚や成膜条件によって適宜制御することがで
きる。
たサンプル３よりもＳｉＮを用いたサンプル４の方が、閾値電圧が高くリーク電流が小さかった。これは、ＳｉＯ2およびＳｉＮの膜厚や成膜条件によって適宜制御することがで
きる。
このように、高抵抗層３２に用いる材料としては酸化物でも窒化物でもかまわない。なお、本実施例では示していないが、高抵抗層３２の材料はＳｉの酸化物および窒化物以外にも、Ａｌ，Ｇａ，Ｍｇ，Ｈｆ，希土類元素等の酸化物や窒化物あるいは酸窒化物を用いても同様の効果が得られる。
（実験３）
次に、サンプル３を用いて最大印加電圧を６Ｖ一定とし、スイッチ素子１Ａに直列に接続されている抵抗値を変化（５ｋΩ，１２．５ｋΩ，５０ｋΩ）させることにより最大電流値を変化させた。図１５は各抵抗値における正バイアスのＩＶ曲線を示したものである。スイッチ素子１Ａに流れる最大電流値が変化することにより、リーク電流と閾値電圧が変化することがわかった。次に、これらの測定から求めたサンプル３に流す最大電流とリーク電流との関係および最大電流と閾値電圧との関係を図１６Ａ，図１６Ｂに示した。なお、リーク電流の定義は正バイアス０．５Ｖの電流とした。
次に、サンプル３を用いて最大印加電圧を６Ｖ一定とし、スイッチ素子１Ａに直列に接続されている抵抗値を変化（５ｋΩ，１２．５ｋΩ，５０ｋΩ）させることにより最大電流値を変化させた。図１５は各抵抗値における正バイアスのＩＶ曲線を示したものである。スイッチ素子１Ａに流れる最大電流値が変化することにより、リーク電流と閾値電圧が変化することがわかった。次に、これらの測定から求めたサンプル３に流す最大電流とリーク電流との関係および最大電流と閾値電圧との関係を図１６Ａ，図１６Ｂに示した。なお、リーク電流の定義は正バイアス０．５Ｖの電流とした。
図１６Ａおよび図１６Ｂから、本実施の形態のスイッチ素子１Ａでは、どの程度の最大電流を流すかによってオフ状態のリーク電流と閾値電圧を制御することができることがわかった。即ち、初回電圧印加時に所定の条件を用いたフォーミングを行うことでスイッチ素子の特性を制御する可能となる。
以上のことから、本実施の形態のスイッチ素子１Ａは、カルコゲナイドによって構成されたＯＴＳ層３１に一定の電圧で抵抗変化する高抵抗層３２を積層することによって抵抗変化比を低下させることなく、閾値電圧を増大させることが可能であることがわかった。
なお、上記実施の形態および実施例に記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
また、本技術は以下のような構成も取ることができる。
（１）第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、前記スイッチ層は、カルコゲン元素を含む第１層と、高抵抗材料を含む第２層とを備えたスイッチ素子。
（２）前記第２層は前記第１層の少なくとも一方の面に接して設けられている、前記（１）に記載のスイッチ素子。
（３）前記第１層は酸素（Ｏ），硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のうちの少なくとも１種を含んでいる、前記（１）または（２）に記載のスイッチ素子。
（４）前記第１層はさらに、ゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），ケイ素（Ｓｉ），ヒ素（Ａｓ）のうちの少なくとも１種を含んでいる、前記（３）に記載のスイッチ素子。
（５）前記第２層は金属元素または非金属元素の酸化物あるいは窒化物を含む、前記（１）乃至（４）のうちのいずれか１つに記載のスイッチ素子。
（６）前記金属元素はアルミニウム（Ａｌ），ガリウム（Ｇａ），マグネシウム（Ｍｇ），ケイ素（Ｓｉ），ハフニウム（Ｈｆ）および希土類元素のうちの少なくとも１種である、前記（５）に記載のスイッチ素子。
（７）前記第１層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少させることにより高抵抗状態に変化する、前記（１）乃至（６）のうちのいずれか１つに記載のスイッチ素子。
（８）前記第２層は層内に伝導パスを有する、前記（１）乃至（７）のうちのいずれか１つに記載のスイッチ素子。
（９）前記第２層の抵抗値は前記第１層よりも高い、前記（８）に記載のスイッチ素子。
（１０）記憶素子および該記憶素子に直接接続されたスイッチ素子を含むメモリセルを複数備え、前記スイッチ素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、前記スイッチ層は、カルコゲン元素を含む第１層と、高抵抗材料を含む第２層とを備えた記憶装置。
（１１）前記記憶素子は前記スイッチ素子の前記第１電極および前記第２電極間に記憶層を有する、前記（１０）に記載の記憶装置。
（１２）前記記憶層はテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む、前記（１１）に記載の記憶装置。
（１３）前記記憶層および前記スイッチ層は前記第１電極と前記第２電極との間に第３電極を介して積層されている、前記（１１）または（１２）に記載の記憶装置。
（１４）前記記憶層および前記スイッチ層は前記第２層を介して積層されている、前記（１２）または（１３）に記載の記憶装置。
（１５）前記記憶層および前記スイッチ層は前記抵抗変化層を介して積層されている、前記（１２）乃至（１４）のいずれか１つに記載の記憶装置。
（１６）前記スイッチ層の前記第２層は、前記記憶層の前記抵抗変化層を兼ねている、前記（１２）乃至（１５）のいずれか１つに記載の記憶装置。
（１７）複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、前記（１０）乃至（１６）のいずれか１つに記載の記憶装置。
（１８）前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、前記（１１）乃至（１７）のいずれか１つに記載の記憶装置。
（１９）前記スイッチ素子は、オボニック閾値スイッチ素子である、前記（１０）乃至（１８）のいずれか１つに記載の記憶装置。
（２０）前記記憶素子は、書き込み閾値電圧が１．５Ｖ以上である、前記（１０）乃至（１９）のいずれか１つに記載の記憶装置。
（１）第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、前記スイッチ層は、カルコゲン元素を含む第１層と、高抵抗材料を含む第２層とを備えたスイッチ素子。
（２）前記第２層は前記第１層の少なくとも一方の面に接して設けられている、前記（１）に記載のスイッチ素子。
（３）前記第１層は酸素（Ｏ），硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のうちの少なくとも１種を含んでいる、前記（１）または（２）に記載のスイッチ素子。
（４）前記第１層はさらに、ゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），ケイ素（Ｓｉ），ヒ素（Ａｓ）のうちの少なくとも１種を含んでいる、前記（３）に記載のスイッチ素子。
（５）前記第２層は金属元素または非金属元素の酸化物あるいは窒化物を含む、前記（１）乃至（４）のうちのいずれか１つに記載のスイッチ素子。
（６）前記金属元素はアルミニウム（Ａｌ），ガリウム（Ｇａ），マグネシウム（Ｍｇ），ケイ素（Ｓｉ），ハフニウム（Ｈｆ）および希土類元素のうちの少なくとも１種である、前記（５）に記載のスイッチ素子。
（７）前記第１層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少させることにより高抵抗状態に変化する、前記（１）乃至（６）のうちのいずれか１つに記載のスイッチ素子。
（８）前記第２層は層内に伝導パスを有する、前記（１）乃至（７）のうちのいずれか１つに記載のスイッチ素子。
（９）前記第２層の抵抗値は前記第１層よりも高い、前記（８）に記載のスイッチ素子。
（１０）記憶素子および該記憶素子に直接接続されたスイッチ素子を含むメモリセルを複数備え、前記スイッチ素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、前記スイッチ層は、カルコゲン元素を含む第１層と、高抵抗材料を含む第２層とを備えた記憶装置。
（１１）前記記憶素子は前記スイッチ素子の前記第１電極および前記第２電極間に記憶層を有する、前記（１０）に記載の記憶装置。
（１２）前記記憶層はテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む、前記（１１）に記載の記憶装置。
（１３）前記記憶層および前記スイッチ層は前記第１電極と前記第２電極との間に第３電極を介して積層されている、前記（１１）または（１２）に記載の記憶装置。
（１４）前記記憶層および前記スイッチ層は前記第２層を介して積層されている、前記（１２）または（１３）に記載の記憶装置。
（１５）前記記憶層および前記スイッチ層は前記抵抗変化層を介して積層されている、前記（１２）乃至（１４）のいずれか１つに記載の記憶装置。
（１６）前記スイッチ層の前記第２層は、前記記憶層の前記抵抗変化層を兼ねている、前記（１２）乃至（１５）のいずれか１つに記載の記憶装置。
（１７）複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、前記（１０）乃至（１６）のいずれか１つに記載の記憶装置。
（１８）前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、前記（１１）乃至（１７）のいずれか１つに記載の記憶装置。
（１９）前記スイッチ素子は、オボニック閾値スイッチ素子である、前記（１０）乃至（１８）のいずれか１つに記載の記憶装置。
（２０）前記記憶素子は、書き込み閾値電圧が１．５Ｖ以上である、前記（１０）乃至（１９）のいずれか１つに記載の記憶装置。
１，１Ａ〜１Ｃ，３Ｘ…スイッチ素子、２メモリセルアレイ、３…メモリセル、３Ｙ…記憶素子、１０…下部電極、２０…上部電極、３０…スイッチ層、３１…ＯＴＳ層、３２…高抵抗層、４０…記憶層、４１…イオン源層、４２…抵抗変化層。
Claims (15)
- 記憶素子および該記憶素子に接続されたスイッチ素子を含むメモリセルを複数備え、
前記スイッチ素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられると共に、カルコゲン元素を含む第１層と高抵抗材料を含む第２層とを備えたスイッチ層とを有し、
前記記憶素子は、前記スイッチ素子の前記第１電極と前記第２電極との間に、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む記憶層を有し、
前記スイッチ層の前記第２層は、前記記憶層の前記抵抗変化層を兼ねている
記憶装置。 - 前記第２層は前記第１層の少なくとも一方の面に接して設けられている、請求項１に記載の記憶装置。
- 前記第１層は酸素（Ｏ），硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のうちの少なくとも１種を含んでいる、請求項１に記載の記憶装置。
- 前記第１層はさらに、ゲルマニウム（Ｇｅ），アンチモン（Ｓｂ），ケイ素（Ｓｉ），ヒ素（Ａｓ）のうちの少なくとも１種を含んでいる、請求項３に記載の記憶装置。
- 前記第２層は金属元素または非金属元素の酸化物あるいは窒化物を含む、請求項１に記載の記憶装置。
- 前記金属元素はアルミニウム（Ａｌ），ガリウム（Ｇａ），マグネシウム（Ｍｇ），ケイ素（Ｓｉ），ハフニウム（Ｈｆ）および希土類元素のうちの少なくとも１種である、請求項５に記載の記憶装置。
- 前記第１層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該所定の閾値電圧未満に減少させることにより高抵抗状態に変化する、請求項１に記載の記憶装置。
- 前記第２層は層内に伝導パスを有する、請求項１に記載の記憶装置。
- 前記第２層の抵抗値は前記第１層よりも高い、請求項１に記載の記憶装置。
- 前記記憶層および前記スイッチ層は前記第２層を介して積層されている、請求項１に記載の記憶装置。
- 前記記憶層および前記スイッチ層は前記抵抗変化層を介して積層されている、請求項１に記載の記憶装置。
- 複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、請求項１に記載の記憶装置。
- 前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、請求項１に記載の記憶装置。
- 前記スイッチ素子は、オボニック閾値スイッチ素子である、請求項１に記載の記憶装置。
- 前記記憶素子は、書き込み閾値電圧が１．５Ｖ以上である、請求項１に記載の記憶装置。
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