TWI733520B - 記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法 - Google Patents

記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法 Download PDF

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Abstract

本發明引入一種包含至少一個記憶胞的記憶體裝置。至少一個記憶胞中的每一者耦接至位元線及字元線。至少一個記憶胞中的每一者包含記憶體元件及選擇器元件，其中記憶體元件經組態以儲存至少一個記憶胞的資料。選擇器元件串聯耦接至記憶體元件，且經組態以選擇用於讀取操作的記憶體元件且在讀取操作中放大儲存於記憶體元件中的資料。

Description

記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法
本揭露是一種記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法。
記憶體裝置用於廣泛範圍的用於儲存資料的應用中。經由耦接至記憶體裝置的每一記憶胞的位元線及字元線執行記憶體裝置的操作，諸如讀取及寫入操作。然而，耦接至記憶胞的位元線、字元線以及電路中存在的寄生電阻可導致記憶體裝置的效能降低。舉例來說，寄生電阻可減小記憶胞的第一邏輯狀態與第二邏輯狀態之間的裕量，籍此增大誤差風險。
在讀取操作中，寄生電阻可減小在記憶胞處執行的讀取操作的讀取裕量。若留給感測放大器的讀取裕量不充足，則感測放大器可能需要更複雜且大規模的設計。
在一些實施例中，引入包含記憶體元件及選擇器元件的 記憶胞。記憶體元件經組態以儲存記憶胞的資料。選擇器元件串聯耦接至記憶體元件，且經組態以選擇用於讀取操作的記憶體元件且在讀取操作中放大儲存於記憶體元件中的資料，其中所述選擇器元件定位於所述記憶胞內部。
在一些實施例中，引入包含至少一個記憶胞的記憶體裝置。至少一個記憶胞中的每一者耦接至位元線及字元線且包含記憶體元件及選擇器元件。記憶體元件經組態以儲存記憶胞的資料。選擇器元件串聯耦接至記憶體元件，且經組態以選擇用於讀取操作的記憶體元件且在讀取操作中放大儲存於記憶體元件中的資料，其中所述至少一個記憶胞當中的記憶胞的所述選擇器元件定位於所述記憶胞內部。
在一些實施例中，引入使用記憶胞的選擇器元件來放大儲存於記憶胞的記憶體元件中的資料的方法。方法可包含藉由選擇器元件來選擇用於讀取操作的記憶體元件以及在讀取操作中藉由選擇器元件來放大儲存於記憶體元件中的資料的步驟。
10、20:部分
100:記憶體裝置
110:記憶陣列
112:記憶胞
120:感測放大器
1121:選擇器元件
1121a:切換功能
1121b:放大功能
1123:記憶體元件
BL(j)、BL(j-1)、BL(j-2):位元線
HRS:高電阻狀態
HRS_IV、LRS_IV、NR、PR、ZR:線
Ir、Iread、Isel:電流
Ith:臨限電流
L_BL:金屬位元線層
L_metal:金屬墊層
L_mem:記憶體元件層
LRS_IV:低電阻狀態
L_sel:選擇器元件層
L_WL:金屬字元線層
MESL:中間蝕刻停止層
OTS_OFF、OTS_ON:特徵曲線
OUT:讀取資料
Pre-ILD:介電層
R1(i)、R2(j):寄生電阻
RM、RM1、RM2、RM3:讀取裕量
610、620:步驟
Vhold:保持電壓
Vapp、Vpp、Vsel:電壓
Vread:讀取電壓
Vth:臨限電壓
WL(i-1)、WL(i)、WL(i+1):字元線
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵的尺寸。
圖1為根據一些實施例的記憶體裝置的示意圖。
圖2說明根據一些實施例的記憶胞的結構。
圖3說明根據一些實施例的記憶胞中的正電阻屬性、零電阻 屬性以及負電阻屬性的電流-電壓(IV)特徵。
圖4說明根據一些實施例的記憶胞的IV特徵。
圖5說明根據一些實施例的讀取操作中的記憶胞的IV特徵。
圖6說明根據一些實施例的使用記憶胞的選擇器元件來放大儲存於記憶胞中的資料的方法。
以下揭露內容提供用於實施本揭露內容的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...之上」、「上部」以及類似術語的空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞因此可同樣地進行解釋。
圖1為根據一些實施例的記憶體裝置100的示意圖。記 憶體裝置100可包含記憶陣列110及耦接至記憶陣列110的感測放大器(Sense Amplifier，SA)120。記憶陣列110可包含多個記憶胞，其中記憶胞中的每一者耦接至多個位元線BL(j-2)至位元線BL(j)當中的位元線及多個字元線WL(i-1)至字元線WL(i+1)當中的字元線。舉例而言，記憶胞112耦接至位元線BL(j)及字元線WL(i)，其中i及j是正整數。圖1展示三個位元線BL(j-2)至位元線BL(j)及三個字元線WL(i-1)至字元線WL(i+1)的陣列，但記憶陣列110中的字元線及位元線的數目不限於此且根據設計需要而判定。
在一些實施例中，寄生電阻存在於耦接至記憶陣列110的每一記憶胞的字元線、位元線以及外圍電路中。如圖1中所展示，字元線WL(i)可包含寄生電阻R1(i)，且位元線BL(j)可包含寄生電阻R2(j)。由於寄生電阻，經由位元線及字元線施加至記憶胞的電訊號(即，電壓或電流訊號)可受到寄生電阻影響。字元線、位元線或外圍電路中的寄生電阻可使得儲存於記憶胞中的第一邏輯狀態與第二邏輯狀態之間的裕量減小。舉例而言，位元線及字元線的寄生電阻可降低記憶陣列110的記憶胞上的讀取操作的讀取裕量。
在一些實施例中，記憶胞中的每一者可包含記憶體元件及選擇器元件，其中選擇器元件串聯耦接至記憶體元件。舉例而言，記憶胞112可包含選擇器元件1121及記憶體元件1123，其中選擇器元件1121串聯耦接至記憶體元件1123。記憶體元件1123經組態以儲存記憶胞112的資料。儲存於記憶體元件1123中的資料可為基於設計需要而判定的單一位資料或多位資料。在一些實 施例中，記憶體元件1123可儲存處於第一邏輯狀態或第二邏輯狀態的單一位資料，即二進位資料。在一些實施例中，記憶胞112為電阻記憶胞，且記憶體元件儲存高電阻狀態或低電阻狀態。在某些替代實施例中，記憶陣列110的記憶胞112可為電阻式隨機存取記憶(resistive random access memory；RRAM)胞、相變隨機存取記憶(phase-change random access memory；PCRAM)胞、鐵電隨機存取記憶(ferroelectric random access memory；FRAM)胞、磁電阻隨機存取記憶(magnetoresistive random access memory；MRAM)胞、導電橋接隨機存取記憶體(conductive-bridging random access memory；CBRAM)、非揮發性隨機存取記憶(non-volatile random access memory；NRAM)胞或與奈米級邏輯電路相容的任何記憶胞。在一些實施例中，具有小於100奈米的接觸多晶矽間距的記憶胞視為與奈米級邏輯電路相容的記憶胞，但本揭露內容不限於此。
在一些實施例中，記憶胞112的選擇器元件1121具有切換功能1121a及放大功能1121b。選擇器元件1121的切換功能1121a經組態以藉由接通或切斷記憶體元件1123與位元線(即，BL(j))之間用於具體操作的電連接來選擇或不選擇記憶體元件1123。舉例而言，選擇器元件1121可藉由接通記憶胞112的記憶體元件1123與位元線(例如，位元線BL(j))之間的電連接來選擇用於讀取操作或寫入操作的記憶胞112。在一些實施例中，選擇器元件1121接收控制訊號，且基於控制訊號而執行切換功能1121a以選擇記憶體元件1123。在一些實施例中，選擇器元件1121具有控制端子，所述控制端子電耦接至字元線(例如，字元線WL(i)) 以用於接收控制訊號。
在一些實施例中，放大功能1121b定位於選擇器元件1121內部，且經組態以在將放大資料輸出至耦合至記憶胞112的位元線BL(j)之前放大儲存於記憶胞112的記憶體元件1123中的資料。放大功能1121b可視為記憶胞112的內建放大功能。在一些實施例中，來自位元線(即，BL(j))的資料可藉由使用感測放大器的外部放大功能來進一步放大，其中感測放大器的外部放大功能不同於記憶胞112的選擇器元件1121的內建放大功能。
在一些實施例中，基於形成選擇器元件112的材料的屬性而獲得選擇器元件112的放大功能1121b。舉例而言，選擇器元件1121的材料包含具有負電阻屬性的負電阻材料。負電阻屬性可包含施加至選擇器元件1121的電壓與流經選擇器元件1121的電流之間的反比例。換言之，施加至選擇器元件1121的電壓隨著流經選擇器元件1121的電流增大而減小。
在一些實施例中，選擇選擇器元件1121的操作電壓以使得選擇器元件1121基於儲存於記憶胞112中的邏輯狀態而接通或切斷。舉例而言，當記憶胞為RRAM記憶胞時，選擇選擇器元件1121的操作電壓以使得當記憶胞112處於低電阻狀態時接通選擇器元件1121且當記憶胞112處於高電阻狀態時切斷選擇器元件1121。在一些實施例中，選擇器元件1121可為或可包含具有負電阻屬性的雙向臨限開關(ovonic threshold switch；OTS)。OTS的操作狀態(例如，接通狀態及斷開狀態)取決於OTS的臨限電壓及保持電壓。在一些實施例中，在OTS的保持電壓至臨限電壓的電壓範圍內選擇選擇器元件1121的操作電壓。當在OTS的保持電 壓至臨限電壓的電壓範圍內選擇選擇器元件1121的操作電壓時，選擇器元件1121在記憶胞112處於低電阻狀態時接通，且選擇器元件1121在記憶胞112處於高電阻狀態時切斷。
在一些實施例中，感測放大器120耦接至記憶陣列110且經組態以讀取儲存於記憶陣列110的至少一個記憶胞中的資料以輸出讀取資料OUT。在一些實施例中，感測放大器120電耦接至位元線BL(j-2)至位元線BL(j)以讀取儲存於耦接至位元線BL(j-2)至位元線BL(j)的至少一個記憶胞中的資料。舉例而言，感測放大器120耦接至位元線BL(j)以讀取儲存於記憶陣列110的記憶胞112中的資料。在一些實施例中，記憶胞112的選擇器元件1121經組態以執行內建放大功能1121b以在將放大資料輸出至位元線BL(j)之前產生放大資料。如此，感測放大器120經由位元線BL(j)接收藉由使用選擇器元件1121的內建放大功能1121b獲得的放大資料。當由內建放大功能1121b產生的放大資料對讀取操作而言充足時，感測放大器120可不需要執行外部放大功能，籍此節省計算成本。在一些實施例中，感測放大器120可對自位元線BL(j)接收的放大資料執行外部放大功能，籍此改進放大效應。
圖2說明根據一些實施例的記憶胞的結構。記憶陣列110的記憶胞可藉由堆疊若干層形成。在一些實施例中，記憶胞的堆疊層包含金屬墊層L_metal、記憶體元件層L_mem以及選擇器元件層L_sel。金屬墊層L_metal、記憶體元件層L_mem以及選擇器元件層L_sel的位置可基於設計需要而改變。在一些實施例中，選擇器元件層L_sel堆疊於金屬墊層L_metal的頂部上，且金屬墊層L_metal堆疊於記憶體元件層L_mem的頂部上。在某些替代實施 例中，記憶體元件層L_mem堆疊於金屬墊層L_metal的頂部上；且金屬墊層L_metal堆疊於選擇器元件層L_sel的頂部上。
在一些實施例中，記憶胞的結構可更包含金屬字元線層L_WL及金屬位元線層L_BL，其中記憶陣列的字元線安置於金屬字元線層L_WL上且記憶陣列的位元線安置於金屬位元線層L_BL上。在一些實施例中，位元線層L_BL位於金屬墊層L_metal、記憶體元件層L_mem及選擇器元件層L_sel上方。在一些實施例中，金屬字元線層L_WL定位於金屬墊層L_metal、記憶體元件層L_mem以及選擇器元件層L_sel之下。在一些實施例中，記憶胞的結構可更包含中間蝕刻停止層MESL及介電層Pre-ILD。
在一些實施例中，選擇器元件層L_sel的材料為包含非晶形半導體化合物的負電阻材料，非晶形半導體化合物包含二元化合物、三元化合物、四元化合物以及五元化合物中的至少一者。在一些實施例中，二元化合物包含SiTe、GeTe、CTe、BTe、ZnTe、AlTe、GeSe、GeSb、SeSb、SiAs、GeAs、AsTe以及BC中的至少一者。形成選擇器元件層L_sel的二元化合物可使用含氮摻雜(N-摻雜)、含氧摻雜(O-摻雜)或任何其他適合的摻雜技術進行摻雜。在一些實施例中，三元化合物包含GeSeAs、GeSeSb、GeSbTe、GeSiAs、GeAsSb、SeSbTe以及SiTeSe中的至少一者。形成選擇器元件層L_sel的三元化合物可使用N-摻雜、O-摻雜、含碳摻雜(C-摻雜)或任何其他適合的摻雜技術進行摻雜。在一些實施例中，四元化合物包含GeSeAsTe、GeSeTeSi、GeSeTeAs、GeTeSiAs、GeSeAsSb以及GeSeSbSi中的至少一者。形成選擇器元件層L_sel的四元化合物可使用N-摻雜、O-摻雜、C-摻雜或任何其他適合的 摻雜技術進行摻雜。
在一些實施例中，記憶體元件層L_mem的材料可基於記憶陣列(例如，圖1中的記憶陣列110)中的記憶胞的類型而改變。在一些實施例中，記憶陣列的記憶胞可為或可包含由自由層、穿隧障壁、參考層以及固定層形成的MRAM記憶胞。在一些實施例中，自由層的材料包含CoFe、CoFeB、CoFeBTa、CoFeTa或其任何組合中的至少一者。在一些實施例中，自由層的材料包含CoFe/Ta/CoFe的堆疊、CoFe/Ta/CoFeB的堆疊、CoFeB/Ta/CoFe的堆疊或CoFeB/Ta/CoFeB的堆疊。在一實例中，CoFe/Ta/CoFe的堆疊包含按順序堆疊的CoFe層、Ta層以及另一CoFe層。在一些實施例中，自由層材料的化合物中的元素鉭(Ta)可由鎢(W)或釕(Ru)替換。在一些實施例中，記憶體元件層L_mem的穿隧障壁的材料包含MgO及AlOx中的至少一種化合物。適合於穿隧障壁的其他材料可用於根據設計需要來形成穿隧障壁。
在一些實施例中，記憶體元件層L_mem的參考層的材料包含CoFe、CoFeB、CoFeBTa或CoFeTa。在一些實施例中，記憶體元件層L_mem的參考層的材料包含CoFe/Ta/CoFe的堆疊、CoFe/Ta/CoFeB的堆疊、CoFeB/Ta/CoFe的堆疊或CoFeB/Ta/CoFeB的堆疊。在一些實施例中，參考層材料的化合物中的元素鉭(Ta)可由鎢(W)或釕(Ru)替換。在一些實施例中，固定層的材料包含(Co/Pt)x/Ru/(Co/Pt)y、(Co/Pt)x/Ir/(Co/Pt)y的堆疊，其中x及y分別介於1至8的範圍內。
在一些實施例中，記憶陣列的記憶胞可為或可包含由頂部電極、介電層以及底部電極形成的RRAM記憶胞。在一些實施 例中，頂部電極的材料包含Ti、Ta、TiN、TaN、W、Ru、Zr、Pt、Al、Ni或其任何組合。在一些實施例中，介電層的材料包含HfOx、TaOx、TiOx、ZrOx、NbOx、NiO、HfZrOx、HfTiOx或其任何組合。在一些實施例中，底部電極的材料包含Ti、Ta、TiN、TaN、W、Ru、Zr、Pt、Al、Ni或其任何組合。
在一些實施例中，記憶陣列的記憶胞可為或可包含由頂部電極及介電層形成的CBRAM記憶胞。CBRAM記憶胞的頂部電極的材料可包含Ag、Cu、AgTe、CuTe或其任何組合。CBRAM記憶胞的介電層的材料可包含HfOx、TaOx、TiOx、ZrOx、HfZrOx、HfTiOx或其任何組合。
在一些實施例中，記憶陣列的記憶胞可為或可包含由頂部電極及介電層及底部電極形成的PCRAM記憶胞。PCRAM記憶胞的頂部電極的材料可包含Ti、Ta、TiN、TaN、W、C或其任何組合。PCRAM記憶胞的介電電極的材料可包含GeSbTe、GeTe、GeSb、SbTe或其任何組合。在一些實施例中，PCRAM記憶胞的介電層的材料包含不同組成物比率，且包含各種摻雜元素，諸如N、O、C、Si、In、SiO2。PCRAM記憶胞的底部電極的材料可包含Ti、Ta、TiN、TaN、W、C或其任何組合。
圖3說明根據一些實施例的記憶胞中的正電阻屬性、零電阻屬性以及負電阻屬性的IV特徵。如圖3中所說明的水平軸線指示施加至記憶胞的電壓，且如圖3中所說明的豎直軸線指示流經記憶胞的電流。線PR表示具有正電阻屬性的記憶胞的IV特徵。線ZR表示具有零電阻的記憶胞的IV特徵。線NR表示具有負電阻屬性的記憶胞的IV特徵。在一些實施例中，記憶胞的正電阻屬 性可包含記憶胞上的電壓Vapp與流經記憶胞的電流Ir之間的正比例。換言之，若記憶胞具有正電阻屬性，則流經記憶胞的電流Ir隨著記憶胞上的電壓Vapp增大而增大，且反之亦然。記憶胞的零電阻屬性可為其中記憶體上的電壓Vapp隨著流經記憶體的電流Ir增大或減小而保持相對恆定的屬性。記憶胞的負電阻屬性可包含記憶胞上的電壓Vapp與流經記憶胞的電流Ir之間的反比例。換言之，若記憶胞具有負電阻屬性，則流經記憶胞的電流Ir隨著記憶胞上的電壓Vapp減小而增大，且反之亦然。
圖3進一步說明根據一些實施例的用於指示記憶胞(即，圖1中的記憶胞112)的高電阻狀態及低電阻狀態的IV特徵的線HRS_IV及線LRS_IV。對於記憶胞上的相同電壓，自具有高電阻狀態的記憶胞量測的電流低於自具有低電阻狀態的記憶胞量測的電流。流經具有低電阻狀態的記憶胞的電流與流經具有高電阻狀態的記憶胞的電流之間的差值可用於判定對記憶胞執行的讀取操作的讀取裕量。在一些實施例中，讀取裕量必須足夠大以確保記憶胞的讀取操作的正確性。
圖3進一步說明根據一些實施例的正電阻屬性、零電阻屬性以及正電阻屬性的讀取裕量RM1、讀取裕量RM2以及讀取裕量RM3。讀取裕量RM1、讀取裕量RM2以及讀取裕量RM3可根據經由具有高電阻狀態的記憶胞的電流與流經具有低電阻狀態的記憶胞的電流之間的差值而判定。如圖3中所展示，具有正電阻屬性的記憶胞的讀取裕量RM1小於具有零電阻屬性的記憶胞的讀取裕量RM2。具有零電阻屬性的記憶胞的讀取裕量RM2小於具有負電阻屬性的記憶胞的讀取裕量RM3。換言之，具有負電阻屬性 的記憶胞可與具有正電阻屬性及零電阻屬性的記憶胞相比具有更高讀取裕量。如此，負電阻屬性可改進讀取操作中的記憶胞的讀取裕量。
參考圖1及圖3，記憶胞112的選擇器元件1121可由具有負電阻屬性的材料形成。如此，記憶胞112的選擇器元件1121可具有由圖3中所展示的線NR表示的IV特徵。因此，對記憶胞112執行的讀取操作的讀取裕量可基於選擇器元件1121的負電阻屬性而改進。
圖4說明根據一些實施例的記憶胞(即，圖1中的記憶胞112)的IV特徵。圖4中所展示的水平軸線指示記憶胞的選擇器元件上的電壓，且圖4中所展示的豎直軸線指示流經記憶胞的選擇器元件的電流。在圖4中，特徵曲線OTS_ON及特徵曲線OTS_OFF指示記憶胞的選擇器元件的導電狀態及非導電狀態的IV特徵。特徵線HRS_IV及特徵線LRS_IV指示記憶胞的高電阻狀態及低電阻狀態的IV特徵。在一些實施例中，選擇器元件的特徵曲線OTS_ON與記憶胞的特徵線HRS_IV相交但並不與記憶胞的特徵線LRS_IV相交。
在一些實施例中，當選擇器元件上的電壓Vsel小於臨限電壓Vth時，選擇器元件處於非導電狀態，如由曲線OTS_OFF的部分10所指示。選擇器元件保持處於非導電狀態直至電壓Vsel大於臨限電壓Vth或電流Isel大於臨限電流Ith為止。在非導電狀態中，選擇器元件的電阻值相對高，使得少量電流流經選擇器元件。
當高於Vth的電壓Vsel或高於Ith的電流Isel經施加至選 擇器元件時，選擇器元件經接通以處於導電狀態。當選擇器元件處於導電狀態時，選擇器元件可下降或突返至保持電壓Vhold，如由曲線OTS_ON的部分20所指示。另外，當選擇器元件處於導電狀態時，選擇器元件的電壓Vsel隨著選擇器元件的電流Isel增大而保持接近保持電壓Vhold。選擇器元件可保持處於導電狀態直至選擇器元件的電流Isel變得小於保持電流(未展示)或電壓Vsel變得小於保持電壓Vhold為止。換言之，當小於保持電壓Vhold的電壓Vsel或小於保持電流(未展示)的電流Isel經施加至選擇器元件時，選擇器元件可返回至非導電狀態。
參考圖1及圖4，選擇器元件1121可包含具有負電阻屬性的OTS。負電阻屬性可包含OTS上的電壓Vsel與流經OTS的電流Isel的反比例。曲線OTS_ON的部分20指示選擇器元件1121上的電壓隨著流經選擇器元件1121的電流增大而減小或突返。換言之，曲線OTS_ON的部分20可指示選擇器元件1121的負電阻屬性。
在一些實施例中，選擇器元件經組態以在記憶胞具有低電阻狀態時接通且在記憶胞具有高電阻狀態時斷開。由於選擇器元件在記憶胞具有高電阻狀態時斷開，且較高電阻經誘發，從而引起對記憶胞執行的讀取操作的讀取裕量的改進。在一些實施例中，在保持電壓Vhold及臨限電壓Vth的範圍內選擇選擇器元件的操作電壓(未展示)。選擇器元件的操作電壓對應於可基於選擇器元件的特徵曲線OTS_ON而判定的操作電流(未展示)。如前述，選擇器元件的特徵曲線OTS_ON並不與特徵線HRS_IV相交。在一些實施例中，特徵線HRS_IV位於選擇器元件的特徵曲線 OTS_ON下方。如此，當電壓經施加至具有高電阻狀態的記憶胞時，基於特徵線HRS_IV而獲得的流經記憶胞的電流小於選擇器元件的操作電流。因此，具有高電阻狀態的記憶胞的選擇器元件保持處於非導電狀態，籍此誘發較高電阻值且進一步增大記憶胞上的讀取操作的讀取裕量。
另一方面，當電壓經施加至具有低電阻狀態的記憶胞時，流經記憶胞的電流大於選擇器元件的操作電流。因此，具有低電阻狀態的記憶胞的選擇器元件經接通以處於導電狀態且允許將儲存於記憶胞中的資料輸出至位元線。
圖5說明根據一些實施例的記憶胞(即，圖1中的記憶胞112)的低電阻狀態LRS_IV及高電阻狀態HRS的IV特徵。圖5中所說明的水平軸線指示記憶胞上的電壓Vapp且圖5中所說明的豎直軸線指示流經記憶胞的電流Ir。讀取操作可經執行以藉由將讀取電壓Vread施加至記憶胞且量測流經記憶胞的電流Iread來讀取記憶胞的電阻狀態。電流Iread的值可用於判定記憶胞的電阻狀態。
參考圖3及圖5，當適當地選擇讀取電壓Vread時，改進記憶胞上的讀取操作的讀取裕量RM。舉例而言，當記憶胞處於高電阻狀態時，記憶胞的記憶體元件藉由選擇器元件與位元線絕緣。如圖5中所展示，流經具有高電阻狀態的記憶胞的電流接近零伏。另一方面，當記憶胞處於低電阻狀態時，選擇器元件經接通且儲存於記憶胞中的資料經輸出至位元線。
圖6說明根據一些實施例的使用記憶胞的選擇器元件來放大儲存於記憶胞的記憶體元件中的資料的方法。在步驟610中， 由選擇器元件選擇用於讀取操作的記憶體元件。讀取操作經組態以讀取儲存於記憶體元件中的資料。
在一些實施例中，選擇器元件可執行切換功能以選擇記憶體元件。選擇器元件可經接通以將記憶胞的記憶體元件電連接至位元線，籍此允許將儲存於記憶體元件中的資料輸出至位元線。選擇器元件可切斷記憶胞的記憶體元件與位元線之間的電連接，籍此使記憶體元件與位元線絕緣。
在步驟620中，儲存於記憶體元件中的資料在讀取操作中由記憶胞的選擇器元件放大。換言之，儲存於記憶胞的記憶體元件中的資料可由定位於記憶胞內部的記憶體選擇器的內建放大功能放大。在一些實施例中，選擇器元件的材料包含允許選擇器元件具有放大功能的負電阻屬性。負電阻屬性可包含施加至選擇器元件的電壓與流經選擇器元件的電流之間的反比例。
根據本揭露內容的實施例，記憶陣列中的記憶胞的選擇器元件可具有切換功能及放大功能，其中切換功能經組態以在讀取操作中選擇記憶胞的記憶體元件，且放大功能經組態以在讀取操作中放大儲存於記憶體元件中的資料。由記憶胞的選擇器元件執行的放大功能可視為內建放大功能，所述內建放大功能經組態以在將放大資料輸出至位元線之前放大儲存於記憶胞中的資料。當記憶胞處於低電阻狀態時，選擇器元件可經組態以處於導電狀態，且當記憶胞處於高電阻狀態時，選擇器元件可經組態以處於非導電狀態。以此方式，進一步改進對記憶胞執行的讀取操作的讀取裕量。
在一些實施例中，引入包含記憶體元件及選擇器元件的 記憶胞。記憶體元件經組態以儲存記憶胞的資料。選擇器元件串聯耦接至記憶體元件，且經組態以選擇用於讀取操作的記憶體元件且在讀取操作中放大儲存於記憶體元件中的資料，其中所述選擇器元件定位於所述記憶胞內部。在一些實施例中，所述選擇器元件的材料包含具有負電阻屬性的負電阻材料，且所述選擇器元件經組態以基於所述負電阻屬性而放大儲存於所述記憶體元件中的所述資料。在一些實施例中，所述選擇器元件包含具有臨限電壓及保持電壓的雙向臨限開關，且所述選擇器元件的操作電壓選自所述雙向臨限開關的所述保持電壓至所述臨限電壓的範圍。在一些實施例中，所述負電阻屬性包括施加至所述選擇器元件的電壓的變化與流經所述選擇器元件的電流的變化之間的反比例。在一些實施例中，當所述記憶體元件處於第一邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間將所述記憶體元件電連接至位元線，且當所述記憶體元件處於第二邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣。在一些實施例中，所述記憶體元件為電阻記憶體元件，所述第一邏輯狀態為低電阻狀態，且所述第二邏輯狀態為高電阻狀態。在一些實施例中，所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述選擇器元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述記憶體元件層的頂部上。在一些實施例中，所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述記憶體元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述選擇器元件層的頂部上。在一些實施例中，所述記憶胞包含金屬墊層、記憶體元件 層以及選擇器元件層的堆疊，且所述選擇器元件層的材料包含具有二元化合物、三元化合物、四元化合物以及五元化合物中的至少一者的負電阻材料。
在一些實施例中，引入包含至少一個記憶胞的記憶體裝置。至少一個記憶胞中的每一者耦接至位元線及字元線且包含記憶體元件及選擇器元件。記憶體元件經組態以儲存記憶胞的資料。選擇器元件串聯耦接至記憶體元件，且經組態以選擇用於讀取操作的記憶體元件且在讀取操作中放大儲存於記憶體元件中的資料，其中所述至少一個記憶胞當中的記憶胞的所述選擇器元件定位於所述記憶胞內部。在一些實施例中，所述選擇器元件的材料包含具有負電阻屬性的負電阻材料，且所述選擇器元件經組態以基於所述負電阻屬性而放大儲存於所述記憶體元件中的所述資料。在一些實施例中，所述選擇器元件包含具有臨限電壓及保持電壓的雙向臨限開關，所述雙向臨限開關的操作電壓選自所述雙向臨限開關的所述保持電壓至所述臨限電壓的範圍，且所述負電阻屬性包括施加至所述選擇器元件的電壓的變化與流經所述選擇器元件的電流的變化之間的反比例。在一些實施例中，當所述記憶體元件處於第一邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間將所述記憶體元件電連接至所述位元線，當所述記憶體元件處於第二邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣，且所述記憶體元件為電阻記憶體元件，所述第一邏輯狀態為低電阻狀態，且所述第二邏輯狀態為高電阻狀態。在一些實施例中，記憶體裝置更包括感測放大器，耦接至所述至少一個記憶胞，經組態以放 大由所述至少一個記憶胞的所述選擇器元件放大的所述資料以產生讀取資料。在一些實施例中，所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述選擇器元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述記憶體元件層的頂部上。在一些實施例中，所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述選擇器元件層的材料包含具有二元化合物、三元化合物、四元化合物以及五元化合物中的至少一者的負電阻材料，且所述二元化合物、所述三元化合物、所述四元化合物以及所述五元化合物中的所述至少一者為氮(N)摻雜、碳(C)摻雜或氧(O)摻雜的。
在一些實施例中，引入使用記憶胞的選擇器元件來放大儲存於記憶胞的記憶體元件中的資料的方法。方法可包含藉由選擇器元件來選擇用於讀取操作的記憶體元件以及在讀取操作中藉由選擇器元件來放大儲存於記憶體元件中的資料的步驟。在一些實施例中，選擇用於所述讀取操作的所述記憶體元件且在所述讀取操作中放大儲存於所述記憶體元件中的所述資料的步驟包括：當所述記憶體元件處於第一邏輯狀態時，在所述讀取操作期間將所述記憶體元件電連接至位元線，以及當所述記憶體元件處於第二邏輯狀態時，在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣。在一些實施例中，所述選擇器元件包含具有臨限電壓及保持電壓的雙向臨限開關，且所述選擇器元件的操作電壓選自所述雙向臨限開關的所述保持電壓至所述臨限電壓的範圍，所述選擇器元件層的材料包含具有二元化合物、三元化合物、四元化合物以及五元化合物中的至少一者的負電阻材料，且所述二元 化合物、所述三元化合物、所述四元化合物以及所述五元化合物中的所述至少一者為氮(N)摻雜、碳(C)摻雜或氧(O)摻雜的。
前述內容具有若干實施例的概述特徵以使得所屬領域的技術人員可更好地理解隨後的詳細描述。所屬領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域的技術人員亦應認識到，這些等效構造並不脫離本揭露內容的精神及範疇，且所屬領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代及更改。
100:記憶體裝置
110:記憶陣列
112:記憶胞
120:感測放大器
1121:選擇器元件
1121a:切換功能
1121b:放大功能
1123:記憶體元件
BL(j)、BL(j-1)、BL(j-2):位元線
OUT:讀取資料
R1(i)、R2(j):寄生電阻
WL(i-1)、WL(i)、WL(i+1):字元線

Claims (9)

  1. 一種記憶胞，包括：記憶體元件，經組態以儲存所述記憶胞的資料；以及選擇器元件，串聯耦接至所述記憶體元件，經組態以選擇用於讀取操作的所述記憶體元件且在所述讀取操作中放大儲存於所述記憶體元件中的所述資料，其中所述選擇器元件定位於所述記憶胞內部，其中當所述記憶體元件處於第一邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間將所述記憶體元件電連接至位元線，且當所述記憶體元件處於第二邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣。
  2. 如請求項1之記憶胞，其中所述選擇器元件的材料包含具有負電阻屬性的負電阻材料，且所述選擇器元件經組態以基於所述負電阻屬性而放大儲存於所述記憶體元件中的所述資料。
  3. 如請求項1之記憶胞，其中所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述選擇器元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述記憶體元件層的頂部上。
  4. 如請求項1之記憶胞，其中所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層 的堆疊，所述記憶體元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述選擇器元件層的頂部上。
  5. 一種記憶體裝置，包括：至少一個記憶胞，其中所述至少一個記憶胞中的每一者耦接至位元線及字元線，所述至少一個記憶胞中的所述每一者包括：記憶體元件，經組態以儲存所述至少一個記憶胞的資料；以及選擇器元件，串聯耦接至所述記憶體元件，經組態以選擇用於讀取操作的所述記憶體元件且在所述讀取操作中放大儲存於所述記憶體元件中的所述資料，其中所述至少一個記憶胞當中的記憶胞的所述選擇器元件定位於所述記憶胞內部，其中當所述記憶體元件處於第一邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間將所述記憶體元件電連接至所述位元線，當所述記憶體元件處於第二邏輯狀態時，所述選擇器元件經組態以在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣。
  6. 如請求項5之記憶體裝置，其中所述選擇器元件的材料包含具有負電阻屬性的負電阻材料，且所述選擇器元件經組態以基於所述負電阻屬性而放大儲存於所述記憶體元件中的所述資料。
  7. 如請求項5之記憶體裝置，其中所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層 的堆疊，所述選擇器元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述記憶體元件層的頂部上。
  8. 如請求項5之記憶體裝置，其中所述記憶胞包含金屬墊層、記憶體元件層以及選擇器元件層的堆疊，所述記憶體元件層堆疊於所述金屬墊層的頂部上，且所述金屬墊層堆疊於所述選擇器元件層的頂部上。
  9. 一種使用記憶胞的選擇器元件來放大資料的方法，其中所述資料儲存於所述記憶胞的記憶體元件中，所述方法包括：藉由所述選擇器元件來選擇用於讀取操作的所述記憶體元件；以及在所述讀取操作中藉由定位於所述記憶胞內部的所述選擇器元件來放大儲存於所述記憶體元件中的所述資料，其中選擇用於所述讀取操作的所述記憶體元件且在所述讀取操作中放大儲存於所述記憶體元件中的所述資料包括：當所述記憶體元件處於第一邏輯狀態時，在所述讀取操作期間將所述記憶體元件電連接至位元線，以及當所述記憶體元件處於第二邏輯狀態時，在所述讀取操作期間使所述記憶體元件與所述位元線電絕緣。
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