JP5664105B2 - 半導体メモリおよびシステム - Google Patents
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Description
読み出し動作時に、ゲートで読み出し制御電圧を受ける選択トランジスタのソース・ドレイン間抵抗と抵抗変化素子との抵抗分割によって接続ノードに生成される電圧に応じて変化するリアル読み出し線の電圧を受け、リアルメモリセルに保持されている論理を判定するセンスアンプとを有している。
(付記1)
第1電圧線と第2電圧線との間に接続ノードを介して直列に接続される選択トランジスタおよび抵抗変化素子と、ゲートが前記接続ノードに接続され、ソースが基準電圧線に接続され、ドレインがリアル読み出し線に接続されるリアル増幅トランジスタとを含むリアルメモリセルと、
読み出し動作時に、ゲートで読み出し制御電圧を受ける前記選択トランジスタのソース・ドレイン間抵抗と前記抵抗変化素子との抵抗分割によって前記接続ノードに生成される電圧に応じて変化する前記リアル読み出し線の電圧を受け、前記リアルメモリセルに保持されている論理を判定するセンスアンプと
を備えていることを特徴とする半導体メモリ。
(付記2)
読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線を前記読み出し制御電圧に設定し、前記第1電圧線をハイレベル電圧に設定し、前記第2電圧線をロウレベル電圧に設定する制御回路と、
前記読み出し動作において、前記リアルワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
を備えていることを特徴とする付記1記載の半導体メモリ。
(付記3)
前記制御回路は、読み出し動作時の前記リアルワード線の電圧を、書き込み動作時の前記リアルワード線の電圧より低く設定すること
を特徴とする付記2記載の半導体メモリ。
(付記4)
前記プリチャージ回路は、書き込み動作時に、前記リアル読み出し線を前記基準電圧線と同じ電圧に設定すること
を特徴とする付記2記載の半導体メモリ。
(付記5)
前記第1電圧線および前記第2電圧線に接続されたリファレンスメモリセルを備え、
前記リファレンスメモリセルは、
前記第1電圧線と前記第2電圧線との間に第1接続ノードを介して直列に接続される第1選択トランジスタおよび抵抗値が低抵抗状態に設定されている第1抵抗変化素子と、
ゲートが前記第1接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインがリファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第1増幅トランジスタと、
前記第1電圧線と前記第2電圧線との間に第2接続ノードを介して直列に接続される第2選択トランジスタおよび抵抗値が高抵抗状態に設定されている第2抵抗変化素子と、
ゲートが前記第2接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインが前記リファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第2増幅トランジスタと
を含み、
前記センスアンプは、前記リアル読み出し線および前記リファレンス読み出し線に接続される差動入力対を含み、読み出し動作時に変化する前記リアル読み出し線および前記リファレンス読み出し線の電圧に応じて前記リアルメモリセルに保持されている論理を判定すること
を特徴とする付記1記載の半導体メモリ。
(付記6)
読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線、前記第1選択トランジスタのゲートに接続される第1リファレンスワード線および前記第2選択トランジスタのゲートに接続される第2リファレンスワード線を前記読み出し制御電圧に設定し、前記第1電圧線をハイレベル電圧に設定し、前記第2電圧線をロウレベル電圧に設定する制御回路と、
前記読み出し動作において、前記リアルワード線および前記第1および第2リファレンスワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線および前記リファレンス読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
を備えていることを特徴とする付記5記載の半導体メモリ。
(付記7)
前記センスアンプは、
前記リアル読み出し線に接続される第1カレントミラー回路と、前記リファレンス読み出し線に接続される第2カレントミラー回路とを含み、
前記第1カレントミラー回路および前記第2カレントミラー回路から出力される電流対を前記差動入力対で受けること
を特徴とする付記5または付記6記載の半導体メモリ。
(付記8)
前記リアルメモリセルおよび前記リファレンスメモリセルを各々含む第1メモリブロックおよび第2メモリブロックを備え、
前記第1メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第1読み出し線に接続され、
前記第2メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第2読み出し線に接続され、
前記センスアンプの前記差動入力対は、前記第1読み出し線および前記第2読み出し線に接続されること
を特徴とする付記5または付記6記載の半導体メモリ。
(付記9)
前記リアルメモリセル、前記センスアンプ、前記制御回路および前記プリチャージ回路を各々含む複数のメモリブロックと、
前記各メモリブロックに対応して設けられ、前記読み出し制御電圧を生成する電圧生成部と
を備えていることを特徴とする付記2ないし付記8のいずれか1項記載の半導体メモリ。
(付記10)
前記リアルメモリセルの前記抵抗変化素子は、磁気ランダムアクセスメモリ(MRAM)に形成される磁気トンネル接合素子であること
を特徴とする付記2ないし付記9のいずれか1項記載の半導体メモリ。
(付記11)
前記磁気トンネル接合素子に隣接して配線され、前記第2電圧線と交差する書き込みワード線を備えていること
を特徴とする付記10記載の半導体メモリ。
(付記12)
前記リアルメモリセルの前記抵抗変化素子は、相変化メモリ(PRAM)に形成される抵抗変化素子であること
を特徴とする付記2ないし付記9のいずれか1項記載の半導体メモリ。
(付記13)
前記リアルメモリセルの前記抵抗変化素子は、抵抗変化メモリ(ReRAM)に形成される抵抗変化素子であること
を特徴とする付記2ないし付記9のいずれか1項記載の半導体メモリ。
(付記14)
付記1ないし付記13のいずれか1項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
Claims (7)
- 第1電圧線と第2電圧線との間にリアル接続ノードを介して直列に接続されるリアル選択トランジスタおよびリアル抵抗変化素子と、ゲートが前記リアル接続ノードに接続され、ソースが基準電圧線に接続され、ドレインがリアル読み出し線に接続されるリアル増幅トランジスタとを含むリアルメモリセルと、
前記第1電圧線と前記第2電圧線との間に第1接続ノードを介して直列に接続される第1選択トランジスタおよび抵抗値が低抵抗状態に設定されている第1抵抗変化素子と、ゲートが前記第1接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインがリファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第1増幅トランジスタと、前記第1電圧線と前記第2電圧線との間に第2接続ノードを介して直列に接続される第2選択トランジスタおよび抵抗値が高抵抗状態に設定されている第2抵抗変化素子と、ゲートが前記第2接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインが前記リファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第2増幅トランジスタとを含むリファレンスメモリセルと、
前記リアル読み出し線および前記リファレンス読み出し線に接続される差動入力対を含み、読み出し動作時に、ゲートで読み出し制御電圧を受ける前記リアル選択トランジスタのソース・ドレイン間抵抗と前記リアル抵抗変化素子との抵抗分割によって前記リアル接続ノードに生成される電圧に応じて変化する前記リアル読み出し線の電圧と、ゲートで前記読み出し制御電圧を受ける前記第1および第2選択トランジスタの動作に基づき生成される前記リファレンス読み出し線の電圧とに応じて前記リアルメモリセルに保持されている論理を判定するセンスアンプと
を備えていることを特徴とする半導体メモリ。 - 読み出し動作時に、前記リアル選択トランジスタのゲートに接続されるリアルワード線、前記第1選択トランジスタのゲートに接続される第1リファレンスワード線および前記第2選択トランジスタのゲートに接続される第2リファレンスワード線を前記読み出し制御電圧に設定し、前記第1電圧線をハイレベル電圧に設定し、前記第2電圧線をロウレベル電圧に設定する制御回路と、
前記読み出し動作において、前記リアルワード線および前記第1および第2リファレンスワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線および前記リファレンス読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
を備えていることを特徴とする請求項1記載の半導体メモリ。 - 前記制御回路は、読み出し動作時の前記リアルワード線の電圧を、書き込み動作時の前記リアルワード線の電圧より低く設定すること
を特徴とする請求項2記載の半導体メモリ。 - 前記プリチャージ回路は、書き込み動作時に、前記リアル読み出し線を前記基準電圧線と同じ電圧に設定すること
を特徴とする請求項2または請求項3記載の半導体メモリ。 - 前記リアルメモリセルおよび前記リファレンスメモリセルを各々含む第1メモリブロックおよび第2メモリブロックを備え、
前記第1メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第1読み出し線に接続され、
前記第2メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第2読み出し線に接続され、
前記センスアンプの前記差動入力対は、前記第1読み出し線および前記第2読み出し線に接続されること
を特徴とする請求項1ないし請求項4のいずれか1項記載の半導体メモリ。 - 前記リアルメモリセル、前記センスアンプ、前記制御回路および前記プリチャージ回路を各々含む複数のメモリブロックと、
前記各メモリブロックに対応して設けられ、前記読み出し制御電圧を生成する電圧生成部と
を備えていることを特徴とする請求項2ないし請求項5のいずれか1項記載の半導体メモリ。 - 請求項1ないし請求項6のいずれか1項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
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Families Citing this family (35)
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US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) * | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
US9042190B2 (en) * | 2013-02-25 | 2015-05-26 | Micron Technology, Inc. | Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase |
KR102131812B1 (ko) * | 2013-03-13 | 2020-08-05 | 삼성전자주식회사 | 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법 |
US11984163B2 (en) | 2013-03-15 | 2024-05-14 | Hefei Reliance Memory Limited | Processing unit with fast read speed memory device |
US9230641B2 (en) | 2013-03-15 | 2016-01-05 | Rambus Inc. | Fast read speed memory device |
US9269422B2 (en) * | 2013-09-30 | 2016-02-23 | Simon Peter Tsaoussis | Two transistor ternary random access memory |
US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
JP2015185179A (ja) | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 抵抗変化メモリ |
KR20160107564A (ko) | 2015-03-04 | 2016-09-19 | 에스케이하이닉스 주식회사 | 트리밍 회로 및 이를 포함하는 반도체 시스템 |
WO2018063308A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Two transistor, one resistor non-volatile gain cell memory and storage element |
KR20180112458A (ko) * | 2017-04-04 | 2018-10-12 | 에스케이하이닉스 주식회사 | 두 개의 트랜지스터들 및 하나의 가변 저항 소자를 가진 시냅스 및 상기 시냅스를 포함하는 시냅스 어레이 |
JP2020149746A (ja) * | 2019-03-14 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
TWI694446B (zh) * | 2019-07-26 | 2020-05-21 | 卡比科技有限公司 | 非揮發式記憶體及非揮發式記憶體裝置 |
US11183236B2 (en) * | 2019-07-31 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell with built-in amplifying function, memory device and method using the same |
JP7483879B2 (ja) * | 2019-11-01 | 2024-05-15 | 華為技術有限公司 | 記憶及び計算ユニット、及びチップ |
CN110956993A (zh) * | 2019-12-12 | 2020-04-03 | 中国科学院微电子研究所 | 基于电阻分压读取的阻变型存储单元 |
CN111462798B (zh) * | 2020-03-31 | 2022-06-14 | 复旦大学 | 一种用于存储器或存内计算的阵列单元结构及其工作方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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US6829160B1 (en) * | 2001-04-06 | 2004-12-07 | Western Digital (Fremont), Inc. | Magnetic ram cell with amplification circuitry and MRAM memory array formed using the MRAM cells |
DE10320701A1 (de) | 2003-05-08 | 2004-12-23 | Siemens Ag | Bauelement mit einer in ihrer Funktionalität konfigurierbaren Schaltungsanordnung, insbesondere Logikschaltungsanordnung |
US6954373B2 (en) | 2003-06-27 | 2005-10-11 | Hewlett-Packard Development Company, L.P. | Apparatus and method for determining the logic state of a magnetic tunnel junction memory device |
JP4783002B2 (ja) * | 2004-11-10 | 2011-09-28 | 株式会社東芝 | 半導体メモリ素子 |
US7286393B2 (en) * | 2005-03-31 | 2007-10-23 | Honeywell International Inc. | System and method for hardening MRAM bits |
US7236391B2 (en) * | 2005-04-22 | 2007-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic random access memory device |
TWI267850B (en) * | 2005-12-30 | 2006-12-01 | Ind Tech Res Inst | Bit cell of organic memory |
US7782661B2 (en) * | 2007-04-24 | 2010-08-24 | Magic Technologies, Inc. | Boosted gate voltage programming for spin-torque MRAM array |
US7848131B2 (en) | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
EP2270812B1 (en) * | 2009-07-02 | 2017-01-18 | CROCUS Technology | Ultimate magnetic random access memory-based ternay CAM |
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