KR20160107564A - 트리밍 회로 및 이를 포함하는 반도체 시스템 - Google Patents

트리밍 회로 및 이를 포함하는 반도체 시스템 Download PDF

Info

Publication number
KR20160107564A
KR20160107564A KR1020150030470A KR20150030470A KR20160107564A KR 20160107564 A KR20160107564 A KR 20160107564A KR 1020150030470 A KR1020150030470 A KR 1020150030470A KR 20150030470 A KR20150030470 A KR 20150030470A KR 20160107564 A KR20160107564 A KR 20160107564A
Authority
KR
South Korea
Prior art keywords
test
node
voltage
code
signal
Prior art date
Application number
KR1020150030470A
Other languages
English (en)
Inventor
성문수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150030470A priority Critical patent/KR20160107564A/ko
Priority to US14/797,612 priority patent/US9411352B1/en
Publication of KR20160107564A publication Critical patent/KR20160107564A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

본 기술은 다수의 테스트 코드들이 저장된 코드 테이블 저장부; 상기 코드 테이블 저장부에서 출력되는 상기 테스트 코드들에 응답하여 테스트 전압들을 생성하는 테스트 전압 생성부; 상기 테스트 전압들과 기준전압을 서로 바꾸어 비교하여 제1 및 제2 패스 신호들을 출력하는 트리밍부; 상기 테스트 코드들 중, 상기 제1 패스 신호가 출력된 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 및 상기 제1 및 제2 테스트 코드들을 연산하여 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로써 생성하는 연산부를 포함하는 트리밍 회로 및 이를 포함하는 반도체 시스템을 포함한다.

Description

트리밍 회로 및 이를 포함하는 반도체 시스템{Trimming circuit and semiconductor system having the same}
본 발명은 트리밍 회로 및 이를 포함하는 반도체 시스템에 관한 것으로, 보다 구체적으로는 전압을 설정하기 위한 트리밍 코드(trimming code)를 생성하는 트리밍 회로(trimming circuit)에 관한 것이다.
반도체 시스템은 데이터를 저장하는 반도체 장치와, 반도체 장치에서 사용되는 전압을 설정하기 위한 트리밍 코드를 생성하는 트리밍 회로를 포함한다.
반도체 장치는 트리밍 코드에 따라 다양한 레벨을 갖는 전압들을 생성하며, 생성된 전압들은 프로그램, 리드 및 소거 등의 다양한 동작에 사용된다.
이러한 트리밍 코드는 테스트 모드에서 트리밍 회로에 의해 생성된다. 서로 다른 반도체 시스템들이 동일한 트리밍 코드로 동일한 전압을 생성하는 것이 이상적이지만, 반도체 시스템의 전기적 차이로 인해 동일한 트리밍 코드로 동일한 전압을 생성하기는 어렵다.
이에 따라, 반도체 시스템에 따라 각각의 목표 전압을 생성하기 위한 트리밍 코드들을 찾아야 한다.
본 발명의 실시예는 목표 전압에 대응하는 트리밍 코드를 정확하게 생성할 수 있는 트리밍 회로 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 실시예에 따른 트리밍 회로는, 다수의 테스트 코드들이 저장된 코드 테이블 저장부; 상기 코드 테이블 저장부에서 출력되는 상기 테스트 코드들에 응답하여 테스트 전압들을 생성하는 테스트 전압 생성부; 상기 테스트 전압들과 기준전압을 서로 바꾸어 비교하여 제1 및 제2 패스 신호들을 출력하는 트리밍부; 상기 테스트 코드들 중, 상기 제1 패스 신호가 출력된 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 및 상기 제1 및 제2 테스트 코드들을 연산하여 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로써 생성하는 연산부를 포함한다.
본 발명의 실시예에 따른 트리밍 회로는, 제1 패스 신호가 수신될 때까지 테스트 코드들을 순차적으로 출력하고, 상기 제1 패스 신호가 수신되면 상기 테스트 코드들을 처음부터 다시 순차적으로 출력하도록 구성된 코드 테이블 저장부; 상기 테스트 코드들에 응답하여 테스트 전압들을 생성하도록 구성된 테스트 전압 생성부; 상기 테스트 전압들과 기준전압을 서로 비교하고, 비교의 결과에 따라 제1 패스 신호를 출력하고, 상기 제1 패스 신호가 출력되면 상기 테스트 전압들과 상기 기준전압을 서로 바꾸어 비교하고, 비교 결과에 따라 제2 패스 신호를 출력하도록 구성된 트리밍부; 상기 제1 패스 신호가 출력된 상기 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 상기 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 및 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로 출력하도록 구성된 연산부를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은, 다수의 테스트 코드들이 저장되며, 테스트 모드 신호에 응답하여 상기 테스트 코드들을 순차적으로 출력하도록 구성된 코드 테이블 저장부; 상기 테스트 코드들에 응답하여 테스트 전압들을 생성하는 테스트 전압 생성부; 상기 테스트 전압들과 기준전압을 서로 바꾸어 비교하여 제1 및 제2 패스 신호들을 출력하는 트리밍부; 상기 테스트 코드들 중, 상기 제1 패스 신호가 출력된 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 상기 제1 및 제2 테스트 코드들을 연산하여 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로써 생성하는 연산부; 및 상기 트리밍 코드를 저장하고, 선택된 동작 수행시 상기 트리밍 코드에 따라 목표 전압을 생성하여 상기 선택된 동작을 수행하도록 구성된 반도체 장치를 포함한다.
본 기술은 반도체 시스템에 따라 각각의 목표 전압에 대응하는 트리밍 코드를 빠르고 정확하게 찾을 수 있으므로, 반도체 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 트리밍 회로를 구체적으로 설명하기 위한 도면이다.
도 3은 제1 실시예에 따른 트리밍부를 구체적으로 설명하기 위한 회로도이다.
도 4는 제2 실시예에 따른 트리밍부를 구체적으로 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 트리밍 코드를 찾는 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 시스템(1000)은 반도체 장치(1100) 및 트리밍 회로(1200)를 포함한다.
트리밍 회로(1200)는 테스트 모드에서 생성된 트리밍 코드(TCODE)를 반도체 장치(1100)로 전송하도록 구성된다. 예를 들면, 트리밍 회로(1200)는 테스트 모드 신호(Tm)가 수신되면, 기준전압(Vb)을 사용한 트리밍 동작을 수행하여 목표 전압에 대응되는 트리밍 코드(TCODE)를 생성한다. 다양한 동작들에서는 다양한 레벨을 갖는 목표 전압들이 사용되므로, 트리밍 회로(1200)는 각각의 목표 전압에 대응되는 트리밍 동작들을 수행하여 다양한 목표 전압들에 대응되는 다수의 트리밍 코드(TCODE)들을 생성한다.
반도체 장치(1100)는 트리밍 코드들(TCODE)을 저장하고, 저장된 트리밍 코드들(TCODE)에 따라 목표 전압들을 생성하고, 생성된 목표 전압들을 사용하여 프로그램, 리드 및 소거 동작들을 수행하도록 구성된다. 반도체 장치(1100)는 실시예에 따라 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 트리밍 회로를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 트리밍 회로(1200)는 코드 테이블 저장부(210), 테스트 전압 생성부(220), 트리밍부(230), 코드 테이블 임시 저장부(240) 및 연산부(250)를 포함할 수 있다.
트리밍 회로(1200)에 포함된 각 장치들을 설명하면 다음과 같다.
코드 테이블 저장부(210)에는 테스트 코드들(CODEt)이 저장된다. 코드 테이블 저장부(210)는 테스트 모드 신호(Tm)에 응답하여 케스트 코드들(CODEt) 중 선택된 테스트 코드(CODEt)를 출력한다. 코드 테이블 저장부(210)에서 출력된 테스트 코드(CODEt)는 테스트 전압 생성부(220)와 코드 테이블 임시 저장부(240)에 전송된다.
테스트 전압 생성부(220)는 테스트 코드(CODEt)에 응답하여 테스트 전압(Vt)을 생성한다. 테스트 전압(Vt)은 테스트 코드(CODEt)에 따라 다양하게 생성될 수 있다. 다음의 표 1을 참조하여 구체적으로 설명하도록 한다.
테스트 코드(CODEt) 테스트 전압(Vt)
00000 1.058
00001 1.077
00010 1.096
00011 1.116
00100 1.135
00101 1.154
00110 1.165
00111 1.173
01000 1.187
01001 1.192
01010 1.208
01011 1.229
01100 1.250
01101 1.271
01110 1.292
01111 1.297
10000 1.314
10001 1.321
10010 1.344
10011 1.368
10100 1.391
10101 1.415
10110 1.438
10111 1.462
11000 1.489
11001 1.516
11010 1.542
11011 1.569
11100 1.595
11101 1.622
11110 1.648
11111 1.675
'표 1'을 참조하면, 테스트 코드(CODEt)는 다수의 비트로 이루어질 수 있다. 예를 들어, 테스트 코드(CODEt)가 5비트로 이루어진다면, 코드 테이블 저장부(210)에는 16개의 테스트 코드들(CODEt)이 저장될 수 있다. 코드 테이블 저장부(210)는 테스트 모드 신호(Tm)를 수신하면, 16개의 테스트 코드들(CODEt) 중에서 선택된 테스트 코드(CODEt)를 순차적으로 출력한다. 테스트 전압 생성부(220)는 테스트 코드(CODEt)에 따라 16개의 테스트 전압들(Vt)을 생성하도록 구성된다.
트리밍부(230)는 외부에서 인가되는 기준전압(Vb)과 테스트 전압(Vt)을 서로 비교하고, 기준전압(Vb)과 테스트 전압(Vt)이 서로 상이하면 페일 신호(FAIL)를 출력하고, 동일하면 제1 또는 제2 패스 신호(PASS1 또는 PASS2)를 출력한다. 예를 들면, 트리밍부(230)는 테스트 모드가 시작된 후, 처음으로 기준전압(Vb)과 테스트 전압(Vt)이 서로 동일하면 제1 패스 신호(PASS1)를 출력하고, 제1 패스 신호(PASS1)가 출력된 이후에 기준전압(Vb)과 테스트 전압(Vt)이 동일하면 제2 패스 신호(PASS2)를 출력한다. 이후에, 다른 목표 전압에 대응되는 트리밍 코드(TCODE)를 생성하는 테스트 모드에서도 기준전압(Vb)과 테스트 전압(Vt)이 서로 동일하면, 트리밍부(230)는 제1 패스 신호(PASS1)를 출력한 이후에 제2 패스 신호(PASS2)를 출력한다. 페일 신호(FAIL)는 코드 테이블 저장부(210)에 전송되고, 제1 및 제2 패스 신호들(PASS1 및 PASS2)은 코드 테이블 저장부(210)와 코드 테이블 임시 저장부(240)에 전송된다.
특히, 트리밍부(230)는 기준전압(Vb)과 테스트 전압(Vt)을 비교기를 사용하여 비교하는데, 반도체 시스템에 따른 비교기의 오프셋(off set)을 상쇄시키기 위하여, 제1 패스 신호(PASS1)가 출력된 이후에는 비교기에 기준전압(Vb)과 테스트 전압(Vt)을 서로 바꾸어서 인가하여 기준전압(Vb)과 테스트 전압(Vt)을 서로 비교한다.
코드 테이블 임시 저장부(240)는 제1 및 제2 패스 신호(PASS1 및 PASS2) 각각에 응답하여, 코드 테이블 저장부(210)에서 출력된 각각의 테스트 코드(CODEt)를 저장한다. 예를 들면, 코드 테이블 임시 저장부(240)에 제1 패스 신호(PASS1)가 수신되면, 코드 테이블 임시 저장부(240)는 제1 패스 신호(PASS1)가 수신될 때의 테스트 코드(CODEt)를 제1 테스트 코드(CODE1)로써 저장한다. 이어서, 코드 테이블 임시 저장부(240)에 제2 패스 신호(PASS2)가 수신되면, 코드 테이블 임시 저장부(240)는 제2 패스 신호(PASS2)가 수신될 때의 테스트 코드(CODEt)를 제2 테스트 코드(CODE2)로써 저장한다. 즉, 코드 테이블 임시 저장부(240)는 제1 및 제2 테스트 코드들(CODE1 및 CODE2)을 임시로 저장하고, 저장된 제1 및 제2 테스트 코드들(CODE1 및 CODE2)을 연산부(250)에 출력한다.
연산부(250)는 제1 및 제2 테스트 코드들(CODE1 및 CODE2)에 응답하여 트리밍 코드(TCODE)를 출력한다. 예를 들면, 연산부(250)는 제1 및 제2 테스트 코드들(CODE1 및 CODE2)이 수신되면, 제1 테스트 코드(CODE1)와 제2 테스트 코드(CODE2)의 중간 코드를 트리밍 코드(TCODE)로써 출력한다.
출력된 트리밍 코드(TCODE)는 반도체 장치(도 1의 1100)에 저장되고, 반도체 장치(1100)는 프로그램, 리드 또는 소거 동작 시, 저장된 트리밍 코드들(TCODE)에 따라 목표 전압들을 생성하여 해당 동작을 수행한다.
상술한 트리밍 회로(1200) 중에서, 트리밍부(1200)는 기준전압(Vb)과 테스트 전압(Vt)의 레벨에 따라 다양하게 구현될 수 있다. 예를 들면, 기준전압(Vb)과 테스트 전압(Vt)이 저전압인 경우와 고전압인 경우, 각 전압 특성에 따라 다양하에 구현될 수 있는데, 도 3 및 도 4를 참조하여 구체적으로 설명하도록 한다.
도 3은 제1 실시예에 따른 트리밍부를 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 제1 실시예에 따른 트리밍부(230)는 저전압에 적합하게 구성될 수 있다. 제1 실시예에 따른 저전압용 트리밍부(230)는 전압 스위칭 회로(SWC), 비교기(AMP) 및 출력부(OUT)를 포함할 수 있다.
전압 스위칭 회로(SWC)는 제1 또는 제2 선택 신호들(SEL1 또는 SEL2)에 응답하여 기준전압(Vb)과 테스트 전압(Vt)이 인가되는 노드들을 바꾼다. 구체적으로 설명하면, 전압 스위칭 회로(SWC)는 제1 내지 제4 스위치들(SW1~SW4)을 포함할 수 있다. 제1 스위치(SW1)는 제1 선택 신호(SEL1)에 응답하여 제1 노드(N1)와 제1 노드(N2)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 기준전압(Vb)은 제1 노드(N1)를 통해 전압 스위칭 회로(SWC)에 인가된다. 제2 스위치(SW2)는 제2 선택 신호(SEL2)에 응답하여 제1 노드(N1)와 제4 노드(N4)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제3 스위치(SW3)는 제1 선택 신호(SEL1)에 응답하여 제3 노드(N3)와 제4 노드(N4)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 테스트 전압(Vt)은 제3 노드(N3)를 통해 전압 스위칭 회로(SWC)에 인가된다. 제4 스위치(SW4)는 제2 선택 신호(SEL2)에 응답하여 제3 노드(N3)와 제2 노드(N2)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
전압 스위칭 회로(SWC)는 초기에 제1 선택 신호(SEL1)가 인가되어 리셋(reset) 될 수 있다. 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)는 서로 다른 로직(logic) 값을 갖는다. 예를 들면, 제1 선택 신호(SEL1)가 로직 하이(high)이면 제2 선택 신호(SEL2)는 로직 로우(low)가 되고, 제1 선택 신호(SEL1)가 로직 로우(low)이면 제2 선택 신호(SEL2)는 로직 하이(high)가 된다. 전압 스위칭 회로(SWC)는 하이(high)의 제1 선택 신호(SEL1)에 따라 리셋되므로, 테스트 모드가 시작될 때에는 제1 및 제3 스위치들(SW1 및 SW3)이 턴온(turn on)되고, 제2 및 제4 스위치들(SW2 및 SW4)은 턴오프(turn off)된다. 따라서, 제1 노드(N1)를 통해 인가되는 기준전압(Vb)은 제1 스위치(SW1)를 통해 제2 노드(N2)에 전달되고, 제3 노드(N3)를 통해 인가되는 테스트 전압(Vt)은 제3 스위치(SW3)를 통해 제4 노드(N4)에 전달된다.
테스트 모드 동작 중, 전압 스위칭 회로(SWC)에 로직 하이의 제2 선택 신호(SEL2)가 인가되면, 로직 하이의 제1 선택 신호(SEL1)가 로직 로우(low)로 천이되므로, 제1 및 제3 스위치들(SW1 및 SW3)은 턴오프되고, 제2 및 제4 스위치들(SW2 및 SW4)은 턴온된다. 따라서, 제1 노드(N1)를 통해 인가되는 기준전압(Vb)은 제2 스위치(SW2)를 통해 제4 노드(N4)에 전달되고, 제3 노드(N3)를 통해 인가되는 테스트 전압(Vt)은 제4 스위치(SW4)를 통해 제2 노드(N2)에 전달된다. 출력부(OUT)에서 제1 패스 신호(PASS1)가 출력되기 이전까지는 제1 선택 신호(SEL1)가 로직 하이로 유지되고, 제1 패스 신호(PASS1)가 출력된 이후부터 제2 패스 신호(PASS2)가 출력되기 이전까지는 제2 선택 신호(SEL2)가 로직 하이로 유지된다.
비교기(AMP)는 제2 노드(N2)와 제4 노드(N4)에 인가된 전압들을 서로 비교하고, 비교 결과에 따른 비교 신호(COM)를 출력한다. 예를 들면, 비교기(AMP)의 제1 입력단자(+)에는 제2 노드(N2)가 연결되고, 비교기(AMP)의 제2 입력단자(-)에는 제4 노드(N4)가 연결될 수 있다. 제2 노드(N2)에 인가된 전압이 제4 노드(N4)에 인가된 전압보다 높으면 비교기(AMP)는 로직 하이(high)의 비교 신호(COM)를 출력할 수 있고, 제2 노드(N2)에 인가된 전압과 제4 노드(N4)에 인가된 전압이 서로 같거나, 제2 노드(N2)에 인가된 전압이 제4 노드(N4)에 인가된 전압보다 낮으면 비교기(AMP)는 로직 로우(low)의 비교 신호(COM)를 출력할 수 있다.
비교기(AMP)는 반도체 시스템에 따라 전기적 특성이 다를 수 있기 때문에, 입력단자들(+ 및 -)에 인가되는 전압들을 비교할 때 오프셋(off set)이 발생할 수 있다. 하지만, 본 실시예에서는 비교기(AMP)의 입력단자들(+ 및 -)에 인가되는 전압을 서로 바꿀 수 있으므로, 동일한 테스트 코드(CODEt)를 사용하더라도 오프셋(off set)을 상쇄시킬 수 있다.
출력부(OUT)는 비교 신호(COM)에 응답하여 페일 신호(FAIL), 제1 패스 신호(PASS1) 또는 제2 패스 신호(PASS2)를 출력한다. 출력부(OUT)에서 출력된 페일 신호(FAIL)는 코드 테이블 저장부(210)에 전송되고, 제1 패스 신호(PASS1)는 코드 테이블 저장부(210)와 코드 테이블 임시 저장부(240)에 전송되며, 제2 패스 신호(PASS2)는 코드 테이블 임시 저장부(240)에 전송된다.
도 4는 제2 실시예에 따른 트리밍부를 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 제2 실시예에 따른 트리밍부(230)는 고전압에 적합하게 구성될 수 있다. 고전압과 저전압의 기준은 반도체 시스템에 따라 달라질 수 있다. 제2 실시예에 따른 고전압용 트리밍부(230)는 전압 스위칭 회로(SWC), 인에이블 회로(ENC), 분배회로(DIC), 비교기(AMP) 및 출력부(OUT)를 포함할 수 있다.
전압 스위칭 회로(SWC)는 제1 또는 제2 선택 신호들(SEL1 또는 SEL2)에 응답하여 기준전압(Vb)과 테스트 전압(Vt)이 인가되는 노드들을 바꾼다. 구체적으로 설명하면, 전압 스위칭 회로(SWC)는 제1 내지 제4 스위치들(SW1~SW4)을 포함할 수 있다. 제1 스위치(SW1)는 제1 선택 신호(SEL1)에 응답하여 제1 노드(N1)와 제1 노드(N2)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 기준전압(Vb)은 제1 노드(N1)를 통해 전압 스위칭 회로(SWC)에 인가된다. 제2 스위치(SW2)는 제2 선택 신호(SEL2)에 응답하여 제1 노드(N1)와 제4 노드(N4)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제3 스위치(SW3)는 제1 선택 신호(SEL1)에 응답하여 제3 노드(N3)와 제4 노드(N4)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 테스트 전압(Vt)은 제3 노드(N3)를 통해 전압 스위칭 회로(SWC)에 인가된다. 제4 스위치(SW4)는 제2 선택 신호(SEL2)에 응답하여 제3 노드(N3)와 제2 노드(N2)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다.
전압 스위칭 회로(SWC)는 초기에 제1 선택 신호(SEL1)가 인가되어 리셋(reset) 될 수 있다. 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)는 서로 다른 로직(logic) 값을 갖는다. 예를 들면, 제1 선택 신호(SEL1)가 로직 하이(high)이면 제2 선택 신호(SEL2)는 로직 로우(low)가 되고, 제1 선택 신호(SEL1)가 로직 로우(low)이면 제2 선택 신호(SEL2)는 로직 하이(high)가 된다. 전압 스위칭 회로(SWC)는 하이(high)의 제1 선택 신호(SEL1)에 따라 리셋되므로, 테스트 모드가 시작될 때에는 제1 및 제3 스위치들(SW1 및 SW3)이 턴온(turn on)되고, 제2 및 제4 스위치들(SW2 및 SW4)은 턴오프(turn off)된다. 따라서, 제1 노드(N1)를 통해 인가되는 기준전압(Vb)은 제1 스위치(SW1)를 통해 제2 노드(N2)에 전달되고, 제3 노드(N3)를 통해 인가되는 테스트 전압(Vt)은 제3 스위치(SW3)를 통해 제4 노드(N4)에 전달된다.
테스트 모드 동작 중, 전압 스위칭 회로(SWC)에 로직 하이의 제2 선택 신호(SEL2)가 인가되면, 로직 하이의 제1 선택 신호(SEL1)가 로직 로우(low)로 천이되므로, 제1 및 제3 스위치들(SW1 및 SW3)은 턴오프되고, 제2 및 제4 스위치들(SW2 및 SW4)은 턴온된다. 따라서, 제1 노드(N1)를 통해 인가되는 기준전압(Vb)은 제2 스위치(SW2)를 통해 제4 노드(N4)에 전달되고, 제3 노드(N3)를 통해 인가되는 테스트 전압(Vt)은 제4 스위치(SW4)를 통해 제2 노드(N2)에 전달된다. 출력부(OUT)에서 제1 패스 신호(PASS1)가 출력되기 이전까지는 제1 선택 신호(SEL1)가 로직 하이로 유지되고, 제1 패스 신호(PASS1)가 출력된 이후부터 제2 패스 신호(PASS2)가 출력되기 이전까지는 제2 선택 신호(SEL2)가 로직 하이로 유지된다.
비교기(AMP)는 제2 노드(N2)와 제4 노드(N4)에 인가된 전압들을 서로 비교하고, 비교 결과에 따른 비교 신호(COM)를 출력한다. 예를 들면, 비교기(AMP)의 제1 입력단자(+)에는 제2 노드(N2)가 연결되고, 비교기(AMP)의 제2 입력단자(-)에는 제4 노드(N4)가 연결될 수 있다. 제2 노드(N2)에 인가된 전압이 제4 노드(N4)에 인가된 전압보다 높으면 비교기(AMP)는 로직 하이(high)의 비교 신호(COM)를 출력할 수 있고, 제2 노드(N2)에 인가된 전압과 제4 노드(N4)에 인가된 전압이 서로 같거나, 제2 노드(N2)에 인가된 전압이 제4 노드(N4)에 인가된 전압보다 낮으면 비교기(AMP)는 로직 로우(low)의 비교 신호(COM)를 출력할 수 있다.
인에이블 회로(ENC)는 인에이블 신호(EN)에 응답하여 제2 및 제4 노드들(N2 및 N4)에 인가된 전압을 분배회로(DIC)에 전달하고, 인에이블 회로(ENC)의 출력 노드들의 전류를 균일하게 유지하도록 구성된다. 예를 들면, 인에이블 회로(ENC)는 제5 내지 제8 스위치들(SW5~SE8)을 포함할 수 있다. 제5 스위치(SW5)는 인에이블 신호(EN)에 응답하여 제2 노드(N2)와 제5 노드(N5)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제6 스위치(SE6)는 제5 노드(N5)에 인가된 전압에 응답하여 제5 노드(N5)에 인가된 전압을 분배회로(DIC)에 전달하기 위한 다이오드로 구현될 수 있다. 제7 스위치(SW7)는 인에이블 신호(EN)에 응답하여 제4 노드(N4)와 제7 노드(N7)를 서로 연결하는 NMOS 트랜지스터로 구현될 수 있다. 제8 스위치(SW8)는 제7 노드(N7)에 인가된 전압에 응답하여 제7 노드(N7)에 인가된 전압을 분배회로(DIC)에 전달하기 위한 다이오드로 구현될 수 있다. 다이오드형 제6 및 제8 스위치들(SW6 및 SW8)은 인에이블 회로(ENC)와 분배회로(DIC)를 서로 연결하는 노드의 전류를 균일하게 하는데 사용된다.
분배회로(DIC)는 인에이블 회로(ENC)에서 출력된 고전압들이 비교기(AMP)에서 사용될 수 있도록 레벨을 낮추어 출력한다. 예를 들면, 분배회로(DIC)는 제1 내지 제4 저항들(R1~R4)을 포함할 수 있다. 제1 저항(R1)과 제2 저항(R2)은 제6 스위치(SW6)에서 출력된 고전압을 분배하여 제6 노드(N6)를 통해 분배된 전압이 출력되도록 연결될 수 있다. 제3 저항(R3)과 제4 저항(R4)은 제8 스위치(SW8)에서 출력된 고전압을 분배하여 제8 노드(N8)를 통해 분배된 전압이 출력되도록 연결될 수 있다. 제1 및 제3 저항들(R1 및 R3)은 가변저항으로 구현될 수 있다. 또한, 제6 노드(N7)와 제8 노드(N8)의 전류가 서로 동일하도록 제1 저항(R1)과 제3 저항(R3)은 서로 동일한 저항값을 갖는 저항들로 구현되고, 제2 저항(R2)과 제4 저항(R4)은 서로 동일한 저항값을 갖는 저항들로 구현된다.
비교기(AMP)는 제6 노드(N6)와 제8 노드(N8)에 인가된 전압들을 서로 비교하고, 비교 결과에 따른 비교 신호(COM)를 출력한다. 예를 들면, 비교기(AMP)의 제1 입력단자(+)에는 제6 노드(N6)가 연결되고, 비교기(AMP)의 제2 입력단자(-)에는 제8 노드(N8)가 연결될 수 있다. 제6 노드(N6)에 인가된 전압이 제8 노드(N8)에 인가된 전압보다 높으면 비교기(AMP)는 로직 하이(high)의 비교 신호(COM)를 출력할 수 있고, 제6 노드(N6)에 인가된 전압과 제8 노드(N8)에 인가된 전압이 서로 같거나, 제6 노드(N6)에 인가된 전압이 제8 노드(N8)에 인가된 전압보다 낮으면 비교기(AMP)는 로직 로우(low)의 비교 신호(COM)를 출력할 수 있다.
비교기(AMP)는 반도체 시스템에 따라 전기적 특성이 다를 수 있기 때문에, 입력단자들(+ 및 -)에 인가되는 전압들을 비교할 때 오프셋(off set)이 발생할 수 있다. 하지만, 본 실시예에서는 비교기(AMP)의 입력단자들(+ 및 -)에 전압들이 인가되어 비교 신호(COM)가 출력된 후, 입력단자들(+ 및 -)에 인가되는 전압들을 서로 바꾸어서 비교 신호(COM)를 더 출력하므로, 출력된 비교 신호들(COM)을 연산하여 오프셋(off set)을 상쇄시킬 수 있다.
출력부(OUT)는 비교 신호(COM)에 응답하여 페일 신호(FAIL), 제1 패스 신호(PASS1) 또는 제2 패스 신호(PASS2)를 출력한다. 출력부(OUT)에서 출력된 페일 신호(FAIL)는 코드 테이블 저장부(210)에 전송되고, 제1 패스 신호(PASS1)는 코드 테이블 저장부(210)와 코드 테이블 임시 저장부(240)에 전송되며, 제2 패스 신호(PASS2)는 코드 테이블 임시 저장부(240)에 전송된다.
도 5는 본 발명의 실시예에 따른 트리밍 코드를 찾는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 코드 테이블 임시 저장부(도 2의 240)에서 제1 및 제2 테스트 코드들(CODE1 및 CODE2)이 출력되면, 연산부(도 2의 250)는 제1 및 제2 테스트 코드들(CODE1 및 CODE2)을 연산한 중간 코드를 트리밍 코드(TCODE)로써 출력한다.
만약, 반도체 장치(도 1의 1100)에 제1 테스트 코드(CODE1) 또는 제2 테스트 코드(CODE2)가 저장되어 있으면, 반도체 장치(1100)는 목표 전압(Vfinal)보다 제1 오프셋(OS1)만큼 낮은 제1 전압(V1) 또는 제2 오프셋(OS2)만큼 높은 제2 전압(V2)d을 사용할 수 있으므로, 목표 전압(Vfianl)과 다른 전압을 사용하게 된다. 이러한 경우, 반도체 장치(1100)의 신뢰도가 저하될 수 있다. 하지만, 상술한 바와 같이, 제1 테스트 코드(CODE1)와 제2 테스트 코드(CODE2)의 중간 코드를 트리밍 코드(TCODE)로 사용하므로, 반도체 장치(1100)는 정확한 목표 전압(Vfinal)을 사용할 수 있고, 이로 인해 반도체 장치(1100)의 신뢰도를 개선할 수 있다.
상술한 도 2 내지 도 5를 참조하여 트리밍 코드(TCODE)를 찾는 방법을 더욱 구체적으로 설명하면 다음과 같다.
테스트 모드 신호(도 2의 Tm)가 코드 테이블 저장부(도 2의 210)에 수신되면, 코드 테이블 저장부(210)는 저장된 테스트 코드들(CODEt) 중 선택된 테스트 코드를 출력한다. 예를 들어, 테스트 코드들(CODEt)은 '00000', '00001', '00010', ... , '11111'의 순서로 선택될 수 있다. 테스트 코드(CODEt)가 '00000'으로 선택되어 출력되면, 데스트 전압 생성부(도 2의 220)는 테스트 코드(CODEt) '00000'에 대응되는 테스트 전압(Vt)을 생성한다. '표 1'과 같이, 테스트 코드(CODEt)가 '00000'이면 테스트 전압 생성부(220)는 1.058V의 전압을 출력할 수 있다. '표 1'의 테스트 코드(CODEt)와 이에 대응되어 출력되는 테스트 전압(Vt)은 반도체 시스템에 따라 다르게 설정될 수 있다.
트리밍부(도 2의 230)는 기준전압(Vb)과 테스트 전압(Vt)을 서로 비교한다. 여기서, 기준전압(Vb)은 목표 전압(Vfinal)과 동일한 레벨을 갖는 전압을 의미하는데, 설명의 편의를 위하여 기준전압(Vb)을 1.173V라고 가정한다. 테스트 전압(Vt)이 1.058V이면 기준전압(Vb)보다 낮으므로, 트리밍부(230)는 페일 신호(FAIL)를 출력한다. 트리밍부(230)에서 제1 패스 신호(PASS1)가 출력되기 이전까지는 전압 스위칭 회로(SWC)에 로직 하이의 제1 선택신호(SEL1)가 인가된다. 즉, 비교기(AMP)의 제1 입력단자(+)에 기준전압(Vb)이 인가되고, 제2 입력단자(-)에 테스트 전압(Vt)이 인가된다.
트리밍부(230)에서 출력되는 페일 신호(FAIL)는 코드 테이블 저장부(210)로 전달되고, 코드 테이블 저장부(210)는 페일 신호(FAIL)에 응답하여 다음 테스트 코드(CODEt)인 '00001'을 출력한다. 테스트 전압 생성부(220)는 테스트 코드(CODEt) '00001'에 대응되는 1.077V의 테스트 전압(Vt)을 생성하고, 트리밍부(230)는 순차적으로 생성되는 테스트 전압(Vt)을 기준전압(Vb)과 서로 비교한다. 이러한 방법으로 테스트 코드(CODEt)를 순차적으로 선택하면서 각각의 테스트 코드(CODEt)에 대응되는 테스트 전압(Vt)과 기준전압(Vb)을 서로 비교하면, 도 5에 도시된 바와 같이, 테스트 전압(Vt)과 기준전압(Vb)이 동일한 시점이 발생한다. 하지만, 비교기(도 3 또는 도 4의 AMP)의 제1 오프셋(OS1)으로 인해 테스트 전압(Vt)에서 제1 오프셋(OS1)만큼 레벨이 낮은 제1 테스트 전압(Vt_1)이 기준전압(Vb)과 비교된다.
따라서, 제1 테스트 전압(Vt_1)과 기준전압(Vb)이 서로 동일해지는 시점에서 제1 패스 신호(PASS1)가 출력된다. 예를 들면, 테스트 코드(CODEt)가 '00101'일 때, 트리밍부(230)에서 제1 패스신호(PASS1)가 출력되면, 코드 테이블 임시 저장부(도 2의 240)는 '00101'을 제1 테스트 코드(CODE1)로 임시 저장한다. 이때, 제1 테스트 코드(CODE1)에 따라 생성된 제1 전압(V1)은 비교기(도 3 또는 도 4의 AMP)의 제1 오프셋(OS1)이 적용된 전압이므로, 목표 전압(Vfinal)과 차이가 있다. 하지만, 제1 오프셋(OS1)을 정확히 알수 없으므로, 비교기(AMP)의 제1 및 제2 입력단자들(+ 및 -)에 인가되는 전압을 서로 바꾸어서 후속 동작을 수행한다. 후속 동작은 다음과 같다.
제1 패스 신호(PASS1)가 출력된 이후에는 테스트 코드(CODEt)가 처음부터 다시 출력되고, 테스트 코드(CODEt)에 따라 테스트 전압(Vt)들도 순차적으로 다시 생성된다.
트리밍부(230)는 기준전압(Vb)과 테스트 전압(Vt)을 서로 비교하는데, 제1 패스 신호(PASS1)가 출력된 이후이므로, 트리밍부(120)의 전압 스위칭 회로(SWC)에는 로직 하이의 제2 선택 신호(SEL2)가 인가된다. 따라서, 비교기(AMP)의 제1 입력단자(+)에는 테스트 전압(Vt)이 인가되고, 제2 입력단자(-)에는 기준전압(Vb)이 인가된다. 이처럼 비교기(AMP)의 제1 및 제2 입력단자들(+ 및 -)에 서로 바뀐 전압들이 인가되면, 제1 오프셋(OS1)과 상반되는 제2 오프셋(OS2)이 적용될 수 있다. 제2 오프셋(OS2)이 적용되면, 제1 오프셋(OS1)이 적용된 제1 테스트 전압(Vt_1)과 반대로, 테스트 전압(Vt)보다 제2 오프셋(OS2)만큼 높은 제2 테스트 전압(Vt_2)이 기준전압(Vb)과 비교된다.
따라서, 제2 테스트 전압(Vt_2)과 기준전압(Vb)이 서로 동일해지는 시점에서 제2 패스 신호(PASS2)가 출력된다. 예를 들면, 테스트 코드(CODEt)가 '01001'일 때, 트리밍부(230)에서 제2 패스신호(PASS2)가 출력되면, 코드 테이블 임시 저장부(240)는 '01001'을 제2 테스트 코드(CODE2)로 임시 저장한다.
코드 테이블 임시 저장부(240)에 제1 및 제2 테스트 코드들(CODE1 및 CODE2)이 저장되면, 연산부(250)는 제1 및 제2 테스트 코드들(CODE1 및 CODE2)을 연산하여 제1 및 제2 테스트 코드들(CODE1 및 CODE2)의 중간에 해당되는 코드를 생성한다. 이렇게 생성된 코드가 트리밍 코드(TCODE)가 된다.
연산부(250)에서 생성된 트리밍 코드(TCODE)는 반도체 장치(도 1의 1100)로 전송되고, 반도체 장치(1100)는 트리밍 코드(TCODE)를 저장부에 저장한다. 이후에, 반도체 장치(1100)는 해당 동작 수행시, 트리밍 코드(TCODE)에 따라 목표 전압을 생성하여 해당 동작을 수행할 수 있다.
상술한 바와 같이, 비교기(AMP)의 입력단자들에 인가되는 전압을 서로 바꾸고, 이로부터 생성된 테스트 코드들(CODEt)의 중간 코드를 트리밍 코드(TCODE)로 설정함으로써, 비교기(AMP)의 오프셋을 상쇄시킨 트리밍 코드(TCODE)를 빠르고 정확하에 찾을 수 있다. 이에 따라, 트리밍 코드(TCODE)에 의해 생성되는 목표 전압의 신뢰도가 개선될 수 있으므로, 반도체 시스템(도 1이 1000)의 신뢰도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 시스템 1100: 반도체 장치
1200: 트리밍 회로 210: 코드 테이블 저장부
220: 테스트 전압 생성부 230: 트리밍부
240: 코드 테이블 저장부 250: 연산부
SWC: 전압 스위칭 회로 ENC: 인에이블 회로
DIC: 분배회로 AMP: 비교기
OUT: 출력부

Claims (20)

  1. 다수의 테스트 코드들이 저장된 코드 테이블 저장부;
    상기 코드 테이블 저장부에서 출력되는 상기 테스트 코드들에 응답하여 테스트 전압들을 생성하는 테스트 전압 생성부;
    상기 테스트 전압들과 기준전압을 서로 바꾸어 비교하여 제1 및 제2 패스 신호들을 출력하는 트리밍부;
    상기 테스트 코드들 중, 상기 제1 패스 신호가 출력된 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 및
    상기 제1 및 제2 테스트 코드들을 연산하여 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로써 생성하는 연산부를 포함하는 트리밍 회로.
  2. 제1항에 있어서,
    상기 코드 테이블 저장부는 다수의 비트로 이루어진 테스트 코드들을 저장하는 트리밍 회로.
  3. 제1항에 있어서, 상기 코드 테이블 저장부는,
    상기 제1 패스 신호가 출력될 때까지 상기 테스트 코드들을 순차적으로 출력하고,
    상기 제1 패스 신호가 출력되면 상기 테스트 코드들을 처음부터 다시 순차적으로 출력하는 트리밍 회로.
  4. 제1항에 있어서, 상기 트리밍부는,
    상기 기준전압과 상기 테스트 전압들을 서로 비교하되,
    상기 제1 패스 신호가 출력되면 상기 기준전압과 상기 테스트 전압들을 서로 바꾸어 비교하도록 구성된 트리밍 회로.
  5. 제1 패스 신호가 수신될 때까지 테스트 코드들을 순차적으로 출력하고, 상기 제1 패스 신호가 수신되면 상기 테스트 코드들을 처음부터 다시 순차적으로 출력하도록 구성된 코드 테이블 저장부;
    상기 테스트 코드들에 응답하여 테스트 전압들을 생성하도록 구성된 테스트 전압 생성부;
    상기 테스트 전압들과 기준전압을 서로 비교하고, 비교의 결과에 따라 제1 패스 신호를 출력하고, 상기 제1 패스 신호가 출력되면 상기 테스트 전압들과 상기 기준전압을 서로 바꾸어 비교하고, 비교 결과에 따라 제2 패스 신호를 출력하도록 구성된 트리밍부;
    상기 제1 패스 신호가 출력된 상기 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 상기 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부; 및
    상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로 출력하도록 구성된 연산부를 포함하는 트리밍 회로.
  6. 제5항에 있어서,
    상기 테스트 코드들은 다수의 비트들로 이루어진 트리밍 회로.
  7. 제5항에 있어서, 상기 코드 테이블 저장부는,
    상기 제1 패스 신호가 출력될 때까지 상기 테스트 코드들을 순차적으로 출력하고,
    상기 제1 패스 신호가 출력되면 상기 테스트 코드들을 처음부터 다시 순차적으로 출력하는 트리밍 회로.
  8. 제5항에 있어서,
    상기 테스트 전압 생성부는 상기 테스트 코드들에 따라 순차적으로 높아지는 상기 테스트 전압들이 출력되도록 구성되는 트리밍 회로.
  9. 제5항에 있어서,
    상기 트리밍부는 상기 기준전압 및 상기 테스트 전압들의 레벨에 따라 저전압용 트리밍부 또는 고전압용 트리밍부로 구현되는 트리밍 회로.
  10. 제9항에 있어서, 상기 저전압용 트리밍부는,
    제1 또는 제2 선택 신호에 응답하여 상기 기준전압을 제1 노드 또는 제2 노드에 전달하고 상기 테스트 전압을 상기 제2 노드 또는 상기 제1 노드에 전달하도록 구성된 전압 스위칭 회로;
    상기 제1 노드와 상기 제2 노드에 인가된 전압들을 서로 비교하여 비교 신호를 출력하도록 구성된 비교기; 및
    상기 비교 신호에 응답하여 페일 신호, 상기 제1 패스 신호 또는 상기 제2 패스 신호를 출력하도록 구성된 출력부를 포함하는 트리밍 회로.
  11. 제10항에 있어서, 상기 전압 스위칭 회로는,
    상기 제1 선택 신호에 응답하여 상기 기준전압을 상기 제1 노드에 전달하는 제1 스위치;
    상기 제2 선택 신호에 응답하여 상기 기준전압을 상기 제2 노드에 전달하는 제2 스위치;
    상기 제1 선택 신호에 응답하여 상기 테스트 전압을 상기 제2 노드에 전달하는 제3 스위치; 및
    상기 제2 선택 신호에 응답하여 상기 테스트 전압을 상기 제1 노드에 전달하는 제4 스위치를 포함하는 트리밍 회로.
  12. 제11항에 있어서,
    상기 제1 선택 신호가 로직 하이(high)이면 상기 제2 선택 신호는 로직 로우(low)이고,
    상기 제1 선택 신호가 로직 로우이면 상기 제2 선택 신호는 로직 하이인 트리밍 회로.
  13. 제9항에 있어서, 상기 고전압용 트리밍부는,
    제1 또는 제2 선택 신호에 응답하여 상기 기준전압을 제1 노드 또는 제2 노드에 전달하고 상기 테스트 전압을 상기 제2 노드 또는 상기 제1 노드에 전달하도록 구성된 전압 스위칭 회로;
    상기 제1 노드와 상기 제2 노드에 전달된 전압들을 낮추는 분배회로;
    상기 분배회로에서 출력되는 전압들을 서로 비교하여 비교 신호를 출력하도록 구성된 비교기; 및
    상기 비교 신호에 응답하여 페일 신호, 상기 제1 패스 신호 또는 상기 제2 패스 신호를 출력하도록 구성된 출력부를 포함하는 트리밍 회로.
  14. 제13항에 있어서,
    상기 전압 스위칭 회로와 상기 분배회로 사이에 연결되고, 상기 분배회로의 전류가 서로 동일해지도록 구성된 인에이블 회로를 더 포함하는 트리밍 회로.
  15. 제14항에 있어서, 상기 인에이블 회로는,
    상기 제1 노드에 인가된 전압을 상기 분배회로에 전달하는 제1 다이오드; 및
    상기 제2 노드에 인가된 전압을 상기 분배회로에 전달하는 제2 다이오드를 포함하는 트리밍 회로.
  16. 제13항에 있어서, 상기 분배회로는,
    상기 제1 노드에 인가된 전압을 분배하기 위한 제1 저항 및 제2 저항; 및
    상기 제2 노드에 인가된 전압을 분배하기 위한 제3 저항 및 제4 저항을 포함하는 트리밍 회로.
  17. 제16항에 있어서,
    상기 제1 저항과 상기 제3 저항은 서로 동일한 저항값을 갖는 가변저항으로 구성되고,
    상기 제2 저항과 상기 제4 저항은 서로 동일한 저항값을 가지는 저항들로 구성되는 트리밍 회로.
  18. 다수의 테스트 코드들이 저장되며, 테스트 모드 신호에 응답하여 상기 테스트 코드들을 순차적으로 출력하도록 구성된 코드 테이블 저장부;
    상기 테스트 코드들에 응답하여 테스트 전압들을 생성하는 테스트 전압 생성부;
    상기 테스트 전압들과 기준전압을 서로 바꾸어 비교하여 제1 및 제2 패스 신호들을 출력하는 트리밍부;
    상기 테스트 코드들 중, 상기 제1 패스 신호가 출력된 테스트 코드를 제1 테스트 코드로 저장하고, 상기 제2 패스 신호가 출력된 테스트 코드를 제2 테스트 코드로 저장하는 코드 테이블 임시 저장부;
    상기 제1 및 제2 테스트 코드들을 연산하여 상기 제1 및 제2 테스트 코드들의 중간 코드를 트리밍 코드로써 생성하는 연산부; 및
    상기 트리밍 코드를 저장하고, 선택된 동작 수행시 상기 트리밍 코드에 따라 목표 전압을 생성하여 상기 선택된 동작을 수행하도록 구성된 반도체 장치를 포함하는 반도체 시스템.
  19. 제18항에 있어서, 상기 트리밍부는,
    제1 또는 제2 선택 신호에 응답하여 상기 기준전압을 제1 노드 또는 제2 노드에 전달하고 상기 테스트 전압을 상기 제2 노드 또는 상기 제1 노드에 전달하도록 구성된 전압 스위칭 회로; 및
    상기 제1 노드와 상기 제2 노드에 인가된 전압들을 서로 비교하여 비교 신호를 출력하도록 구성된 비교기를 포함하는 반도체 시스템.
  20. 제19항에 있어서, 상기 전압 스위칭 회로는,
    상기 제1 선택 신호에 응답하여 상기 기준전압을 상기 제1 노드에 전달하는 제1 스위치;
    상기 제2 선택 신호에 응답하여 상기 기준전압을 상기 제2 노드에 전달하는 제2 스위치;
    상기 제1 선택 신호에 응답하여 상기 테스트 전압을 상기 제2 노드에 전달하는 제3 스위치; 및
    상기 제2 선택 신호에 응답하여 상기 테스트 전압을 상기 제1 노드에 전달하는 제4 스위치를 포함하는 반도체 시스템.
KR1020150030470A 2015-03-04 2015-03-04 트리밍 회로 및 이를 포함하는 반도체 시스템 KR20160107564A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150030470A KR20160107564A (ko) 2015-03-04 2015-03-04 트리밍 회로 및 이를 포함하는 반도체 시스템
US14/797,612 US9411352B1 (en) 2015-03-04 2015-07-13 Trimming circuit and semiconductor system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150030470A KR20160107564A (ko) 2015-03-04 2015-03-04 트리밍 회로 및 이를 포함하는 반도체 시스템

Publications (1)

Publication Number Publication Date
KR20160107564A true KR20160107564A (ko) 2016-09-19

Family

ID=56555938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150030470A KR20160107564A (ko) 2015-03-04 2015-03-04 트리밍 회로 및 이를 포함하는 반도체 시스템

Country Status (2)

Country Link
US (1) US9411352B1 (ko)
KR (1) KR20160107564A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180039565A (ko) * 2016-10-10 2018-04-18 에스케이하이닉스 주식회사 전압 레귤레이터의 트리밍 회로 및 그 동작 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504001B (zh) * 2018-05-18 2021-07-30 华润微集成电路(无锡)有限公司 基于逐次逼近原理的修调码产生电路、修调系统及其方法
KR102621778B1 (ko) * 2019-08-12 2024-01-09 에스케이하이닉스 주식회사 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법
KR20210081583A (ko) * 2019-12-24 2021-07-02 주식회사 실리콘웍스 컴포넌트에 대한 트리밍 기능을 갖는 집적 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056678A (ja) 2000-08-14 2002-02-22 Mitsubishi Electric Corp 基板バイアス電圧発生回路
US7679345B1 (en) * 2007-10-09 2010-03-16 Netlogic Microsystems, Inc. Digital linear voltage regulator
JP5664105B2 (ja) 2010-10-12 2015-02-04 富士通株式会社 半導体メモリおよびシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180039565A (ko) * 2016-10-10 2018-04-18 에스케이하이닉스 주식회사 전압 레귤레이터의 트리밍 회로 및 그 동작 방법

Also Published As

Publication number Publication date
US9411352B1 (en) 2016-08-09

Similar Documents

Publication Publication Date Title
JP5823249B2 (ja) 半導体メモリ素子の内部電圧発生器
KR20160107564A (ko) 트리밍 회로 및 이를 포함하는 반도체 시스템
KR102241737B1 (ko) 기준 전압들을 제공하기 위한 장치들 및 방법들
TWI576851B (zh) 多重調節器電路及包含其之積體電路
US9274539B2 (en) Voltage trimming circuit and method of semiconductor apparatus
KR100776748B1 (ko) 반도체 메모리 장치의 리프레쉬 제어 회로 및 방법
KR100816214B1 (ko) 플래쉬 메모리 장치의 전압 생성기
JP2005176590A (ja) マルチレベル高電圧発生装置
KR20100133616A (ko) 불휘발성 메모리 소자 및 이의 프로그램 방법
KR102062365B1 (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
US9659624B1 (en) Method for sense reference generation for MTJ based memories
JP2009164586A (ja) 電圧調整回路及びその電圧調整回路を用いた電圧調整方法
US20200251166A1 (en) Programmable Memory Cell with a Feedback Signal for Programming the Programmable Memory Cell
US10162377B2 (en) Apparatuses and methods for providing reference voltages
KR101575807B1 (ko) 물리적 복제 방지 기능을 갖는 플래시 메모리 장치 및 그 구현 방법
JP2014147044A (ja) 半導体集積回路
US9269442B2 (en) Digital control for regulation of program voltages for non-volatile memory (NVM) systems
US9361969B2 (en) Semiconductor device and method for driving the same
KR20150022243A (ko) 반도체 메모리 장치
US9613712B1 (en) Negative voltage management module for an address decoder circuit of a non-volatile memory device
JP3877674B2 (ja) フラッシュメモリ装置用電圧生成器
TWI496149B (zh) 快閃記憶體及其相關程劃方法
KR101196911B1 (ko) 반도체 장치 및 이를 이용한 전압 생성 방법
CN110474630B (zh) 参考电压发生电路、缓冲器、半导体装置以及半导体系统
KR20170035737A (ko) 전류 미러 회로를 이용하여 센싱 마진을 확보하는 비휘발성 메모리의 동작 방법