JP2002056678A

JP2002056678A - 基板バイアス電圧発生回路

Info

Publication number: JP2002056678A
Application number: JP2000246013A
Authority: JP
Inventors: Nobuyuki Fujii; 信行藤井; Gen Morishita; 玄森下; Mihoko Akiyama; 実邦子秋山; Akira Yamazaki; 彰山崎; Masako Kobayashi; 真子小林; Yasuhiko Tatewaki; 恭彦帶刀
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 2000-08-14
Filing date: 2000-08-14
Publication date: 2002-02-22
Also published as: KR20020013389A; TW519641B; US6700434B2; KR100465248B1; US20020017946A1

Abstract

(57)【要約】【課題】占有面積の縮小化、消費電力の低減化、設計
の容易化および歩留まりの向上を実現した基板バイアス
電圧発生回路を得ること。【解決手段】第１のディテクタ回路１１と第２のディ
テクタ回路２１において出力されたディテクタ信号ごと
に異なる発振出力を、各ディテクタ回路に対応した第１
のリングオシレータ１２および第２のリングオシレータ
２２から得て、その発振出力の一つをセレクタ３０が選
択して出力するので、一つのポンプ回路４０を共有して
用いることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリに
適用可能な基板バイアス電圧発生回路に関するものであ
る。

【０００２】

【従来の技術】一般に、半導体メモリのバックバイアス
電圧（以下、ＶＢＢ電圧と称する。）は、半導体メモリ
の駆動に必要な低電圧電源よりも低い電圧として生成さ
れ、以下に述べる理由により使用されている。

【０００３】まず、第１に、ＶＢＢ電圧の印加、すなわ
ちメモリの基板側を低電圧に引き込むことで、メモリチ
ップ内のＰＮ接合が部分的に順方向電圧でバイアスされ
てしまうことを防止し、メモリセルのデータの破壊やラ
ッチアップ現象などを防止することができる。

【０００４】第２に、バルク効果によるＭＯＳトランジ
スタのスレショルド電圧の変化を低減して回路動作の安
定化を図ることができる。すなわち、ＶＢＢ電圧の印加
により、ソース電位の変化によるスレショルド電圧の変
動の幅を縮めることができる。これは、ワード線の昇圧
の幅を小さくして、素子の信頼性を高めることができる
ことを意味する。

【０００５】第３に、ＶＢＢ電圧の印加により、寄生Ｍ
ＯＳトランジスタのスレショルド電圧を高めることがで
きる。寄生ＭＯＳトランジスタのスレショルド電圧を高
くすることは、接合降伏現象の向上や漏れ電流の減少を
実現する。

【０００６】第４に、ＶＢＢ電圧の印加は、ＮＭＯＳト
ランジスタのＮ⁺ソースドレイン領域とＰウエル領域と
の間に形成されたＰＮ接合容量を減少させることができ
る。これにより、回路の動作の高速化が図れるととも
に、ビット線上の寄生容量が減少し、ビット線に伝送さ
れるセルのデータの大きさも増加する。

【０００７】このように、ＶＢＢ電圧を生成する基板バ
イアス電圧発生回路は、半導体記憶装置を安定に動作さ
せるために必須なものとなっている。図２３は、従来の
基板バイアス電圧発生回路の概略構成を示すブロック図
である。図２３に示すように、従来の基板バイアス電圧
発生回路は、一般に、メモリが読み出しまたは書き込み
動作をおこなうアクティブモードの際に動作するアクテ
ィブ用リングオシレータ１１１およびアクティブ用ポン
プ回路１１２と、読み出しまたは書き込み動作をしない
スタンバイモードの際に動作するスタンバイ用リングオ
シレータ１２１およびスタンバイ用ポンプ回路１２２
と、を備えている。

【０００８】つぎに、この従来の基板バイアス電圧発生
回路の動作について説明する。図２４は、従来の基板バ
イアス電圧発生回路の動作を示すフローチャートであ
る。まず、基板バイアス電圧発生回路では、図示しない
検知回路によって、ＤＲＡＭ等のメモリの動作状態がア
クティブモードであるかスタンバイモードであるかを検
知する（ステップＳ１００１）。

【０００９】アクティブモードである場合には、検知回
路からアクト用信号が出力され、このアクト用信号の入
力に応じてアクティブ用リングオシレータ１１１とアク
ティブ用ポンプ回路１１２がアクティブされる（ステッ
プＳ１００２、Ｓ１００３）。これにより、高速動作に
適した負側に大きい電圧のＶＢＢ電位が生成され（ステ
ップＳ１００６）、メモリの基板に供給される。

【００１０】一方、スタンバイモードである場合には、
検知回路からスタンバイ用信号が出力され、このスタン
バイ用信号の入力に応じてスタンバイ用リングオシレー
タ１２１とスタンバイ用ポンプ回路１２２がアクティブ
される（ステップＳ１００４、Ｓ１００５）。これによ
り、低消費電力を実現する負側に小さい電圧のＶＢＢ電
位が生成され（ステップＳ１００６）、メモリの基板に
供給される。

【００１１】従来において、当初の基板バイアス電圧発
生回路は、リングオシレータとポンプ回路が一つのみで
構成されていたが、消費電流を減らしたり、ポンプ回路
による絶対値の大きなＶＢＢ電圧の供給に対応するため
に、上述したように、リングオシレータとポンプ回路を
アクティブ用とスタンバイ用とで分ける構成が主流とな
った。

【００１２】

【発明が解決しようとする課題】しかしながら、メモリ
の容量が大きくなると、ＶＢＢ電圧の供給能力も大きく
しなければならないので、基板バイアス電圧発生回路の
面積も大きくなってしまう。そのため、基板バイアス電
圧発生回路の面積の縮小化が望まれている。

【００１３】また、メモリの歩留まりが向上されている
昨今において、基板バイアス電圧発生回路もまた、従来
不良品となってしまうものを救済し、歩留まりを向上さ
せる必要がある。

【００１４】さらに、半導体電子デバイスの軽薄短小化
にともない、低消費電力化が求められていることから、
基板バイアス電圧発生回路においても消費電流の低減を
図る必要がある。

【００１５】また、近年における電機製品の制御は、メ
モリ、マイコン、ロジックの３つがデータをやりとりす
ることでおこなわれているが、プロセス技術の進歩によ
るＬＳＩの混載化が可能になったことから、これらを１
チップ化した、いわゆるメモリ混載ＡＳＩＣ（Ａｐｐｌ
ｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔ）が注目されている。

【００１６】このメモリ混載ＡＳＩＣでは、汎用のメモ
リやマイコンの組み合わせと異なり、コンパクトになる
だけでなく、バス幅拡大によるデータ転送の高速化や消
費電力の低減化が実現できる。すなわち、このメモリ混
載ＡＳＩＣにおいては、仕様により様々な容量のメモリ
設計をおこなう必要が生じるため、従来の規格化された
メモリ容量に対する基板バイアス電圧発生回路を利用す
ることは、必ずしも最適ではないという問題があった。

【００１７】この発明は、上記背景および問題点を解決
するためになされたもので、リングオシレータやポンプ
回路内にＶＢＢ電圧のチューニング機構を設けること
で、占有面積の縮小化、消費電力の低減化、設計の容易
化および歩留まりの向上を実現する基板バイアス電圧発
生回路を得ることを目的とする。

【００１８】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる基板バイアス電
圧発生回路にあっては、基板バイアス電圧が所定の電圧
範囲内にあることを検知して検知信号を出力する複数の
ディテクタ回路と、前記複数のディテクタ回路ごとに対
応した複数のリングオシレータと、前記リングオシレー
タから出力された発振電圧を前記検知信号に応じて選択
的に出力するセレクタと、前記セレクタから出力された
発振電圧に基づいて基板バイアス電圧を生成する一つの
ポンプ回路と、を備えたことを特徴とする。

【００１９】この発明によれば、複数のディテクタ回路
において出力された検知信号ごとに異なる発振出力を、
各ディテクタ回路に対応したリングオシレータから得
て、セレクタによってその発振出力の一つを選択出力し
ているので、一つのポンプ回路を共有して用いることが
できる。

【００２０】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて起動する一つのリン
グオシレータと、前記リングオシレータから出力された
発振電圧を、前記検知信号に基づいた分周比により分周
する分周器と、前記検知信号に応じて前記リングオシレ
ータから出力された発振電圧か前記分周器によって分周
された発振電圧かを選択的に出力するセレクタと、前記
セレクタから出力された発振電圧に基づいて基板バイア
ス電圧を生成する一つのポンプ回路と、を備えたことを
特徴とする。

【００２１】この発明によれば、複数のディテクタ回路
のそれぞれに対応して異なる発振出力を、一つのリング
オシレータと少なくとも一つの分周器によって生成する
ので、複数のリングオシレータを必要としない。

【００２２】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて遅延段数を切り換え
る一つのリングオシレータと、前記リングオシレータか
ら出力された発振電圧に基づいて基板バイアス電圧を生
成する一つのポンプ回路と、を備えたことを特徴とす
る。

【００２３】この発明によれば、一つのリングオシレー
タにおいて、複数の異なる検知信号を入力し、例えば、
発振出力を取り出すための遅延段の位置を、入力した検
知信号に応じて移動させることにより、遅延段数の切り
換えを実現するので、これにより遅延段の遅延量、すな
わち発振出力の発振周波数を変えることができる。

【００２４】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて、遅延段の通電量を
変更するトランジスタをＯＮ／ＯＦＦ制御する一つの電
流制限型のリングオシレータと、前記リングオシレータ
から出力された発振電圧に基づいて基板バイアス電圧を
生成する一つのポンプ回路と、を備えたことを特徴とす
る。

【００２５】この発明によれば、一つの電流制限型のリ
ングオシレータにおいて、複数の異なる検知信号を入力
し、入力した検知信号に応じて、遅延段の通電量を変更
するトランジスタをＯＮ／ＯＦＦ制御するので、これに
より遅延段の遅延量、すなわち発振出力の発振周波数を
変更することができる。

【００２６】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、上記発明において、前記リングオシレ
ータが、複数の遅延段と、当該複数の遅延段ごとに通電
量を変更する複数のトランジスタと、を備え、前記検知
信号に応じて、前記複数のトランジスタのすべてまたは
一部をＯＮ／ＯＦＦ制御することを特徴とする。

【００２７】この発明によれば、一つの電流制限型のリ
ングオシレータにおいて、複数の異なる検知信号を入力
し、入力した検知信号に応じて、複数の遅延段のすべて
または一部の通電量が変更されるので、これにより遅延
段の遅延量、すなわち発振出力の発振周波数をより細か
く変更することができる。

【００２８】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて、遅延段の通電量を
変更するトランジスタのゲート電圧を制御する一つの電
流制限型のリングオシレータと、前記リングオシレータ
から出力された発振電圧に基づいて基板バイアス電圧を
生成する一つのポンプ回路と、を備えたことを特徴とす
る。

【００２９】この発明によれば、一つの電流制限型のリ
ングオシレータにおいて、複数の異なる検知信号を入力
し、入力した検知信号に応じて、遅延段の通電量を変更
するためのトランジスタのゲートに、異なる電圧を印加
するので、これにより遅延段の遅延量、すなわち発振出
力の発振周波数を変更することができる。

【００３０】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて、遅延段に接続され
たキャパシタの切り離しをおこなう一つのリングオシレ
ータと、前記リングオシレータから出力された発振電圧
に基づいて基板バイアス電圧を生成する一つのポンプ回
路と、を備えたことを特徴とする。

【００３１】この発明によれば、一つのリングオシレー
タにおいて、複数の異なる検知信号を入力し、入力した
検知信号に応じて、遅延段に接続されたキャパシタの切
り離しをおこなうので、これにより遅延段の遅延量、す
なわち発振出力の発振周波数を変えることができる。

【００３２】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、上記発明において、前記リングオシレ
ータが、遅延段に接続された複数のキャパシタを備え、
前記検知信号に応じて、前記複数のキャパシタのすべて
または一部の切り離しをおこなうことを特徴とする。

【００３３】この発明によれば、一つのリングオシレー
タにおいて、複数の異なる検知信号を入力し、入力した
検知信号に応じて、遅延段に接続された複数のキャパシ
タのうちのすべてまたは一部の切り離しをおこなうの
で、これにより遅延段の遅延量、すなわち発振出力の発
振周波数をより細かく変えることができる。

【００３４】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、上記発明において、前記リングオシレ
ータは、遅延段に、レーザトリミング可能なヒューズを
介して接続されたキャパシタを備えていることを特徴と
する。

【００３５】この発明によれば、遅延段に、レーザトリ
ミング可能なヒューズを介して接続されたキャパシタを
備えているので、ＬＴブローにより、遅延段の遅延量、
すなわち発振出力の発振周波数を調節することができ
る。

【００３６】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて、自己を構成する半
導体素子の一部またはすべてに供給される電源電圧を切
り換える一つのリングオシレータと、前記リングオシレ
ータから出力された発振電圧に基づいて基板バイアス電
圧を生成する一つのポンプ回路と、を備えたことを特徴
とする。

【００３７】この発明によれば、一つのリングオシレー
タにおいて、複数の異なる検知信号を入力し、入力した
検知信号に応じて、自己を構成する半導体素子の一部ま
たはすべてに供給される電源電圧の切り換えをおこなう
ので、これにより遅延段の遅延量、すなわち発振出力の
発振周波数を変えることができる。

【００３８】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて起動する少なくとも
一つのリングオシレータと、入力された発振電圧に基づ
いて基板バイアス電圧を生成する複数のポンプ回路と、
前記リングオシレータから出力された発振電圧を、前記
検知信号に応じて、前記複数のポンプ回路に選択的に入
力するセレクタと、を備えたことを特徴とする。

【００３９】この発明によれば、ディテクタ回路から出
力された検知信号により動作するリングオシレータの発
振電圧に基づいて、複数のポンプ回路のうち、セレクタ
により選択されたポンプ回路によって基板バイアス電圧
が生成されるので、同じ供給能力でありかつ比較的小さ
な供給能力のポンプ回路を用いて、より大きな基板バイ
アス電圧を供給することができる。

【００４０】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、上記発明において、前記複数のポンプ
回路が、同一の基板バイアス電圧供給能力のポンプ回路
が並列に接続されたモジュール構成であることを特徴と
する。

【００４１】この発明によれば、同一のポンプ回路を並
列に配置したモジュール構成により複数のポンプ回路が
供給されるので、例えば、全体の基板バイアス電圧供給
能力が異なるモジュール構成の複数のポンプ回路をいく
つか用意しておき、メモリのサイズに応じて適切なモジ
ュールを選択することができる。

【００４２】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて起動する一つのリン
グオシレータと、前記リングオシレータから出力された
発振電圧に基づいて基板バイアス電圧を生成するととも
に、前記検知信号に応じて、自己を構成する半導体素子
の一部またはすべての電源電圧を切り換える一つのポン
プ回路と、を備えたことを特徴とする。

【００４３】この発明によれば、一つのポンプ回路にお
いて、複数の異なる検知信号に応じて、自己を構成する
半導体素子の一部またはすべてに供給される電源電圧の
切り換えをおこなうので、これにより基板バイアス電圧
の供給能力を変えることができる。

【００４４】つぎの発明にかかる基板バイアス電圧発生
回路にあっては、上記発明において、前記複数のディテ
クタ回路は、一つのトリミング回路を共有して接続して
いることを特徴とする。

【００４５】この発明によれば、複数のディテクタ回路
は、一つのトリミング回路を共有して接続しているの
で、各ディテクタ回路ごとに異なるトリミング回路を備
える必要がなくなる。

【００４６】

【発明の実施の形態】以下に、この発明にかかる基板バ
イアス電圧発生回路の実施の形態を図面に基づいて詳細
に説明する。なお、この実施の形態によりこの発明が限
定されるものではない。

【００４７】実施の形態１．まず、実施の形態１にかか
る基板バイアス電圧発生回路について説明する。図１
は、実施の形態１にかかる基板バイアス電圧発生回路の
概略構成を示すブロック図である。図１に示す基板バイ
アス電圧発生回路は、ＶＢＢ電圧が第１の基準値より大
きいことを自己検知する第１のディテクタ回路１１と、
第１のディテクタ回路１１により出力された第１のディ
テクタ信号に応じて、起動状態にアクティブされる第１
のリングオシレータ１２と、ＶＢＢ電圧が第２の基準値
より大きいことを自己検知する第２のディテクタ回路２
１と、第１のディテクタ信号と第２のディテクタ回路２
１により出力された第２のディテクタ信号とに応じて、
第１の基準値以下でかつ第２の基準値以上のときに起動
状態にアクティブされる第２のリングオシレータ２２
と、を備えている。

【００４８】また、図１に示す基板バイアス電圧発生回
路は、第１のリングオシレータ１２から出力された発振
電圧（以下、第１のポンピング電圧と称する。）と、第
２のリングオシレータ２２から出力された発振電圧（以
下、第２のポンピング電圧と称する。）とを入力し、上
記第１のディテクタ信号が入力された場合に選択的に上
記第１のポンピング電圧を出力して上記第１のディテク
タ信号が入力されない場合には選択的に上記第２のポン
ピング電圧を出力するセレクタ３０を備えている。ま
た、セレクタ３０から出力されたポンピング電圧に基づ
いて、ＶＢＢ電圧を生成するポンプ回路４０を備えてい
る。

【００４９】すなわち、実施の形態１にかかる基板バイ
アス電圧発生回路は、一つのポンプ回路４０を共用し、
そのポンプ回路４０に入力されるポンピング電圧を、Ｖ
ＢＢ電圧の値に応じて決定するものである。

【００５０】つぎに、実施の形態１にかかる基板バイア
ス電圧発生回路の動作について説明する。図２は、実施
の形態１にかかる基板バイアス電圧発生回路の動作を示
すフローチャートである。まず、基板バイアス電圧発生
回路において、第１のディテクタ回路１１と第２のディ
テクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の
検知がおこなわれる（ステップＳ１０１）。

【００５１】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ１０２
肯定）、第１のディテクタ回路１１は、第１のディテク
タ信号を出力する。この第１のディテクタ信号は、第１
のリングオシレータ１２に入力され、第１のリングオシ
レータ１２を起動状態にアクティブする（ステップＳ１
０３）。なお、この際、第２のリングオシレータ２２
は、停止状態である非アクティブ状態にされる。

【００５２】これにより、第１のリングオシレータ１２
の出力、すなわち第１のポンピング電圧がセレクタ３０
に入力される。セレクタ３０は、第１のディテクタ信号
が入力されることにより、第１のポンピング電圧を選択
的にポンプ回路４０に入力する（ステップＳ１０４）。
そして、ポンプ回路４０は、この第１のポンピング電圧
の入力に応じて起動状態にアクティブされ（ステップＳ
１０８）、ＶＢＢ電圧を生成する（ステップＳ１０
９）。特に、上記したステップＳ１０２〜Ｓ１０４、Ｓ
１０８およびＳ１０９の処理の流れは、電源投入時やメ
モリ動作時のＶＢＢ電圧が多く消費されるとき等、電圧
基板バイアス電圧の高い供給能力を必要とするときに、
例えば−１．０ＶのＶＢＢ電圧を生成して素早く供給す
ることができることを意味する。

【００５３】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、第２のディテクタ信号を出力する。
この場合、上記第１のディテクタ信号は検知状態を示さ
ないため、その検知状態を示さない第１のディテクタ信
号と検知状態を示す第２のディテクタ信号とによって、
入力されたＶＢＢ電圧が第１の基準値より小さくかつ第
２の基準値より大きいことがわかる（ステップＳ１０２
否定、ステップＳ１０５肯定）。

【００５４】そして、この検知状態を示す第２のディテ
クタ信号と検知状態を示さない第１のディテクタ信号と
は、第２のリングオシレータ２２に入力され、第２のリ
ングオシレータ２２を起動状態にアクティブする（ステ
ップＳ１０６）。なお、この際、第１のリングオシレー
タ１２は、停止状態である非アクティブ状態にされる。

【００５５】これにより、第２のリングオシレータ２２
の出力、すなわち第２のポンピング電圧がセレクタ３０
に入力される。セレクタ３０は、第１のディテクタ信号
を入力していない状態にあるため、第２のポンピング電
圧を選択的にポンプ回路４０に入力する（ステップＳ１
０７）。そして、ポンプ回路４０は、この第２のポンピ
ング電圧の入力に応じて起動状態にアクティブされ（ス
テップＳ１０８）ＶＢＢ電圧を生成する（ステップＳ１
０９）。特に、上記したステップＳ１０２、Ｓ１０５〜
Ｓ１０９の処理の流れは、ＶＢＢ電圧が例えば−１．０
Ｖに近づいてきて高い供給能力を必要としなくなったと
きやメモリが動作していないときのＶＢＢ電圧の消費を
補うときに、適したＶＢＢ電圧を生成して素早く供給す
ることができることを意味する。

【００５６】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ１０５否定）、第１のリ
ングオシレータ１２および第２のリングオシレータ２２
は、ともに停止状態である非アクティブ状態にされる
（ステップＳ１１０）。これにともない、ポンプ回路４
０もまた停止状態である非アクティブ状態にされる（ス
テップＳ１１１）。

【００５７】以上に説明したとおり、実施の形態１にか
かる基板バイアス電圧発生回路によれば、ＶＢＢの電圧
レベルを検知して、リングオシレータとポンプ回路を動
作させたり停止したりしているので、ＶＢＢ電圧をメモ
リの基板に供給しすぎることがなくなる。また、一つの
ポンプ回路を共有しているので、従来の複数のポンプ回
路を備えた構成と比較して、回路の面積を縮小化するこ
とができる。なお、実施の形態１にかかる基板バイアス
電圧発生回路では、セレクタを新たに設ける必要がある
が、セレクタはポンプ回路と比べて十分回路規模が小さ
いので特に問題にはならない。

【００５８】なお、ポンプ回路４０は、図２３に示した
従来のスタンバイ用ポンプ回路１２２よりも回路規模が
大きいので消費電流は大きくなるが、供給能力が大きく
なる分、動作を遅くすることができるので、消費電流は
従来と同程度である。

【００５９】さらに、実施の形態１にかかる基板バイア
ス電圧発生回路では、ＶＢＢ電圧を自己検知した結果に
基づいて再帰的にＶＢＢ電圧を生成しているので、三つ
以上のディテクタ回路、すなわち三つ以上の基準値（検
知レベル）を有することで、ＶＢＢ電圧のフィードバッ
ク生成をより細かく制御することができる。

【００６０】実施の形態２．つぎに、実施の形態２にか
かる基板バイアス電圧発生回路について説明する。図３
は、実施の形態２にかかる基板バイアス電圧発生回路の
概略構成を示すブロック図である。なお、図１と共通す
る部分については同一符号を付して、その説明を省略す
る。

【００６１】図３に示す基板バイアス電圧発生回路にお
いて、図１と異なる点は、リングオシレータを一つと
し、新たに分周器２３を設けたことである。すなわち、
リングオシレータ１３を共有し、セレクタ３０は、リン
グオシレータ１３から出力された第１のポンピング電圧
を入力するとともに、第１のポンピング電圧を分周器２
３に入力することで周期を遅くした電圧を第２のポンピ
ング電圧として入力する。また、リングオシレータ１３
のアクティブ制御と分周器２３を経由するか否かの制御
をおこなうために、ＮＯＲゲートＧ１１と、インバータ
Ｇ１２およびＧ１４と、ＮＡＮＤゲートＧ１３が設けら
れている。

【００６２】つぎに、実施の形態２にかかる基板バイア
ス電圧発生回路の動作について説明する。図４は、実施
の形態２にかかる基板バイアス電圧発生回路の動作を示
すフローチャートである。まず、基板バイアス電圧発生
回路において、第１のディテクタ回路１１と第２のディ
テクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の
検知がおこなわれる（ステップＳ２０１）。

【００６３】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ２０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、ＮＯＲゲートＧ１１の入力端子の一
方に入力される。ここで、ＮＯＲゲートＧ１１は、他方
の入力端子の信号状態に関係なく、論理レベル“Ｌ”の
信号を出力する。この論理レベル“Ｌ”の信号は、イン
バータＧ１２において反転され、リングオシレータ１３
に入力される。これにより、リングオシレータ１３は起
動状態にアクティブされる（ステップＳ２０３）。

【００６４】よって、リングオシレータ１３の出力、す
なわち第１のポンピング電圧がセレクタ３０に入力され
る。セレクタ３０は、第１のディテクタ信号が入力され
ることにより、第１のポンピング電圧を選択的にポンプ
回路４０に入力する（ステップＳ２０４）。そして、ポ
ンプ回路４０は、この第１のポンピング電圧の入力に応
じて起動状態にアクティブされ（ステップＳ２０９）、
ＶＢＢ電圧を生成する（ステップＳ２１０）。特に、上
記したステップＳ２０２〜Ｓ２０４、Ｓ２０９およびＳ
２１０の処理の流れは、電源投入時やメモリ動作時のＶ
ＢＢ電圧が多く消費されるとき等、電圧基板バイアス電
圧の高い供給能力を必要とするときに、例えば−１．０
ＶのＶＢＢ電圧を生成して素早く供給することができる
ことを意味する。

【００６５】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ２０２否定、ステップＳ
２０５肯定）。この第２のディテクタ信号は、ＮＯＲゲ
ートＧ１１の入力端子の他方とＮＡＮＤゲートＧ１３の
入力端子の一方に入力される。ここで、ＮＯＲゲートＧ
１１は、一方の入力端子の信号状態に関係なく、論理レ
ベル“Ｌ”の信号を出力する。この論理レベル“Ｌ”の
信号は、インバータＧ１２において反転され、リングオ
シレータ１３に入力される。これにより、リングオシレ
ータ１３は起動状態にアクティブされる（ステップＳ２
０６）。

【００６６】また、ＮＡＮＤゲートＧ１３は、入力端子
の他方にリングオシレータ１３の出力、すなわち第１の
ポンピング電圧を入力しているが、入力端子の一方が、
論理ベル“Ｈ”を入力しているために、その第１のポン
ピング電圧を反転した電圧を順次出力する。この出力
は、インバータＧ１４において反転されるため、分周器
２３には第１のポンピング状態と同一の位相の電圧が入
力される（ステップＳ２０７）。

【００６７】分周器２３では、第１のポンピング電圧
を、実施の形態１において説明した第２のリングオシレ
ータ２２において出力される第２のポンピング電圧と同
等の周期に遅延させ、セレクタ３０に入力する。

【００６８】セレクタ３０は、第１のディテクタ信号が
入力されていないため、第２のポンピング電圧を選択的
にポンプ回路４０に入力する（ステップＳ２０８）。そ
して、ポンプ回路４０は、この第２のポンピング電圧の
入力に応じて、起動状態にアクティブされ（ステップＳ
２０９）、ＶＢＢ電圧を生成する（ステップＳ２１
０）。特に、上記したステップＳ２０２、Ｓ２０５〜Ｓ
２１０の処理の流れは、ＶＢＢ電圧が例えば−１．０Ｖ
に近づいてきて高い供給能力を必要としなくなったとき
やメモリが動作していないときのＶＢＢ電圧の消費を補
うときに、適したＶＢＢ電圧を生成して素早く供給する
ことができることを意味する。

【００６９】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ２０５否定）、リングオ
シレータ１３は、停止状態である非アクティブ状態にさ
れる（ステップＳ２１１）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ２１２）。

【００７０】以上に説明したとおり、実施の形態２にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータと分周器の構成で、実施の形態１に示した第１のリ
ングオシレータと第２のリングオシレータと同等の機能
を有することができるので、実施の形態１による効果を
享受することができるとともに、リングオシレータが比
較的サイズの小さな分周器に置き換わった差の分だけ回
路面積を縮小することができる。また、回路数を減らし
たことで、設計期間の短縮が可能となる。

【００７１】実施の形態３．つぎに、実施の形態３にか
かる基板バイアス電圧発生回路について説明する。図５
は、実施の形態３にかかる基板バイアス電圧発生回路の
概略構成を示すブロック図である。なお、図１と共通す
る部分については同一符号を付して、その説明を省略す
る。

【００７２】図５に示す基板バイアス電圧発生回路にお
いて、図１と異なる点は、リングオシレータを一つと
し、そのリングオシレータ１０内において第１のディテ
クタ信号および第２のディテクタ信号に応じたポンピン
グ電圧のチューニングをおこなうことである。よって、
リングオシレータ１０の内部構造にも特徴を有してい
る。

【００７３】図６は、実施の形態３にかかる基板バイア
ス電圧発生回路のリングオシレータ１０の回路図であ
る。図６において、リングオシレータ１０は、第１のデ
ィテクタ信号と第２のディテクタ信号を入力するＮＯＲ
ゲートＧ２１と、ＮＯＲゲートＧ２１の出力を順次反転
するインバータＧ２２およびＧ２３と、インバータＧ２
３の出力を入力端子の一方に入力するＮＡＮＤゲートＧ
２４と、を備えている。

【００７４】また、リングオシレータ１０は、複数のイ
ンバータの直列接続により構成される初期遅延段と、ｍ
個のインバータの直列接続により構成されかつ初期遅延
段に直列に接続される第１の遅延段と、ｎ個のインバー
タの直列接続により構成されかつ第１の遅延段に直列に
接続される第２の遅延段と、ＮＡＮＤゲートＧ２４の出
力と初期遅延段の出力とに基づいて、ＶＢＢ電圧を生成
する出力段と、を備えている。

【００７５】さらに、第１の遅延段の出力と第２の遅延
段の出力を入力し、上記第１のディテクタ信号が入力さ
れた場合に選択的に第１の遅延段の出力を出力して上記
第１のディテクタ信号が入力されない場合には選択的に
第２の遅延段の出力を出力するセレクタ３０を備えてい
る。

【００７６】すなわち、第１のディテクタ回路１１にお
いて第１のディテクタ信号が出力された際には、ｍ個の
インバータによる遅延によって定まる周期のポンピング
電圧が生成され、第２のディテクタ回路２１において第
２のディテクタ信号が出力された際には、ｍ＋ｎ個のイ
ンバータによる遅延によって定まる周期のポンピング電
圧が生成される。これは、実施の形態２と同様の作用を
実現することを意味する。

【００７７】つぎに、実施の形態３にかかる基板バイア
ス電圧発生回路の動作について説明する。図７は、実施
の形態３にかかる基板バイアス電圧発生回路の動作を示
すフローチャートである。まず、基板バイアス電圧発生
回路において、第１のディテクタ回路１１と第２のディ
テクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の
検知がおこなわれる（ステップＳ３０１）。

【００７８】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ３０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、リングオシレータ１０に入力され
る。これにより、リングオシレータ１０は起動状態にア
クティブされるとともに、セレクタ３０によって第１の
遅延段の出力がフィードバックされる（ステップＳ３０
３）。

【００７９】よって、ｍ個のインバータの直列接続によ
って定まる周期によりポンピング電圧が生成され、この
ポンピング電圧はポンプ回路４０に入力される（ステッ
プＳ３０６）。そして、ポンプ回路４０は、このポンピ
ング電圧の入力に応じて起動状態にアクティブされ（ス
テップＳ３０７）、ＶＢＢ電圧を生成する（ステップＳ
３０８）。特に、上記したステップＳ３０２、Ｓ３０
３、Ｓ３０６〜Ｓ３０８の処理の流れは、電源投入時や
メモリ動作時のＶＢＢ電圧が多く消費されるとき等、電
圧基板バイアス電圧の高い供給能力を必要とするとき
に、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供
給することができることを意味する。

【００８０】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ３０２否定、ステップＳ
３０４肯定）。この第２のディテクタ信号は、リングオ
シレータ１０に入力される。これにより、リングオシレ
ータ１０は起動状態にアクティブされるとともに、セレ
クタ３０によって第２の遅延段の出力がフィードバック
される（ステップＳ３０５）。

【００８１】よって、ｍ＋ｎ個のインバータの直列接続
によって定まる周期によりポンピング電圧が生成され、
このポンピング電圧はポンプ回路４０に入力される（ス
テップＳ３０６）。そして、ポンプ回路４０は、このポ
ンピング電圧の入力に応じて起動状態にアクティブされ
（ステップＳ３０７）、ＶＢＢ電圧を生成する（ステッ
プＳ３０８）。特に、上記したステップＳ３０２、Ｓ３
０４〜Ｓ３０８の処理の流れは、ＶＢＢ電圧が例えば−
１．０Ｖに近づいてきて高い供給能力を必要としなくな
ったときやメモリが動作していないときのＶＢＢ電圧の
消費を補うときに、適したＶＢＢ電圧を生成して素早く
供給することができることを意味する。

【００８２】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ３０４否定）、リングオ
シレータ１０は、停止状態である非アクティブ状態にさ
れる（ステップＳ３０９）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ３１０）。

【００８３】以上に説明したとおり、実施の形態３にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特に遅延段を構成するインバータの数の変更をおこ
なう機構を設けることで、実施の形態２に示した作用を
実現することができるので、実施の形態２による効果を
享受することができる。

【００８４】実施の形態４．つぎに、実施の形態４にか
かる基板バイアス電圧発生回路について説明する。実施
の形態４にかかる基板バイアス電圧発生回路は、図５に
示したリングオシレータの他の例を示すものである。よ
って、以下においては、リングオシレータの回路構成に
ついて説明する。

【００８５】図８は、実施の形態４にかかる基板バイア
ス電圧発生回路のリングオシレータ１０の回路図であ
る。なお、図６と共通する部分については同一符号を付
して、その説明を省略する。図８において、図６と異な
る点は、ＮＯＲゲートＧ２１の出力を信号Ａとし、イン
バータＧ２２の出力を信号Ｂとし、信号Ｄとする第１の
ディテクタ信号を反転してその結果を信号Ｃとするイン
バータＧ２５を備えたことである。

【００８６】また、図６に示したセレクタ３０を排除
し、第１の遅延段および第２の遅延段に置換される遅延
段として、複数の遅延ブロックＱ１〜Ｑｎを備えた点も
異なる。遅延ブロックＱ１は、ＰＭＯＳトランジスタＱ
ｐ１とＮＭＯＳトランジスタＱｎ１とが相補接続される
ことによりインバータを構成している。また、ＰＭＯＳ
トランジスタＱｐ１のソース側には、互いのドレイン同
士およびソース同士を接続したＰＭＯＳトランジスタＱ
Ａｐ１とＱＢｐ１が設けられ、ＮＭＯＳトランジスタＱ
ｎ１のソース側には、互いのドレイン同士およびソース
同士を接続したＮＭＯＳトランジスタＱＡｎ１とＱＢｎ
１が設けられている。

【００８７】ＰＭＯＳトランジスタＱＡｐ１は、上記し
た信号Ａをゲートに入力し、ＰＭＯＳトランジスタＱＢ
ｐ１は、ゲートに上記した信号Ｃを入力している。ま
た、ＮＭＯＳトランジスタＱＡｎ１は、上記した信号Ｂ
をゲートに入力し、ＮＭＯＳトランジスタＱＢｎ１は、
ゲートに上記した信号Ｄを入力している。なお、その他
の遅延ブロックＱｎ等についても同様の構成である。

【００８８】すなわち、図８に示すリングオシレータ１
０は、電流制限型のリングオシレータであり、各遅延ブ
ロックは、信号Ａ〜Ｄの論理状態に応じて、通電する電
流量が制御される。この通電量の制御は、発振周波数
（遅延量）の制御を意味する。特に、ここでは、第１の
ディテクタ信号が出力された際には、各遅延ブロックに
おいて、ＰＭＯＳトランジスタＱＡｐ１およびＮＭＯＳ
トランジスタＱＡｎ１（以下、これらを単にＭＯＳトラ
ンジスタＱＡと称する。）と、ＰＭＯＳトランジスタＱ
Ｂｐ１およびＮＭＯＳトランジスタＱＢｎ１（以下、こ
れらを単にＭＯＳトランジスタＱＢと称する。）とがす
べてＯＮ状態にされる。

【００８９】一方、第２のディテクタ信号が出力された
際には、各遅延ブロックにおいて、ＰＭＯＳトランジス
タＱＡｐ１およびＮＭＯＳトランジスタＱＡｎ１（以
下、これらを単にＭＯＳトランジスタＱＡと称する。）
がＯＮ状態にされ、ＰＭＯＳトランジスタＱＢｐ１およ
びＮＭＯＳトランジスタＱＢｎ１（以下、これらを単に
ＭＯＳトランジスタＱＢと称する。）とがＯＦＦ状態に
される。すなわち、第２のディテクタ信号が出力された
際には、第１のディテクタ信号が出力された際と比較し
て、各遅延ブロックにおいて電流が制限されることにな
り、遅延が大きくなる。これは、実施の形態２と同等の
作用を実現することを意味する。

【００９０】つぎに、実施の形態４にかかる基板バイア
ス電圧発生回路の動作について説明する。図９は、実施
の形態４にかかる基板バイアス電圧発生回路の動作を示
すフローチャートである。まず、基板バイアス電圧発生
回路において、第１のディテクタ回路１１と第２のディ
テクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧の
検知がおこなわれる（ステップＳ４０１）。

【００９１】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ４０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、リングオシレータ１０に入力され
る。これにより、リングオシレータ１０は起動状態にア
クティブされる。また、論理レベル“Ｈ”の第１のディ
テクタ信号は、信号Ａ、Ｂ、Ｃ、Ｄを順に、論理レベル
“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”にする。これは、各遅
延ブロック内のＭＯＳトランジスタＱＡおよびＱＢをす
べてＯＮ状態にすることを表わす（ステップＳ４０
３）。

【００９２】よって、各遅延ブロック内のＭＯＳトラン
ジスタＱＡおよびＱＢがすべてＯＮ状態となった場合の
電流制限により発振周波数（遅延量）が決定し、決定し
た発振周波数（遅延量）に基づいてポンピング電圧が生
成される。このポンピング電圧はポンプ回路４０に入力
される（ステップＳ４０６）。そして、ポンプ回路４０
は、このポンピング電圧の入力に応じて起動状態にアク
ティブされ（ステップＳ４０７）、ＶＢＢ電圧を生成す
る（ステップＳ４０８）。特に、上記したステップＳ４
０２、Ｓ４０３、Ｓ４０６〜Ｓ４０８の処理の流れは、
電源投入時やメモリ動作時のＶＢＢ電圧が多く消費され
るとき等、電圧基板バイアス電圧の高い供給能力を必要
とするときに、例えば−１．０ＶのＶＢＢ電圧を生成し
て素早く供給することができることを意味する。

【００９３】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ４０２否定、ステップＳ
４０４肯定）。この第２のディテクタ信号は、リングオ
シレータ１０に入力される。これにより、リングオシレ
ータ１０は起動状態にアクティブされる。なお、ここ
で、第１のディテクタ信号は論理レベル“Ｌ”である。
また、論理レベル“Ｈ”の第２のディテクタ信号と論理
レベル“Ｌ”の第１のディテクタ信号は、信号Ａ、Ｂ、
Ｃ、Ｄを順に、論理レベル“Ｌ”、“Ｈ”、“Ｈ”、
“Ｌ”にする。これは、各遅延ブロック内のＭＯＳトラ
ンジスタＱＡをＯＮ状態にして、ＭＯＳトランジスタＱ
ＢをＯＦＦ状態にすることを表わす（ステップＳ４０
５）。

【００９４】よって、各遅延ブロック内のＭＯＳトラン
ジスタＱＡのみがＯＮ状態となった場合の電流制限によ
り発振周波数（遅延量）が決定し、決定した発振周波数
（遅延量）に基づいてポンピング電圧が生成される。こ
のポンピング電圧はポンプ回路４０に入力される（ステ
ップＳ４０６）。そして、ポンプ回路４０は、このポン
ピング電圧の入力に応じて起動状態にアクティブされ
（ステップＳ４０７）、ＶＢＢ電圧を生成する（ステッ
プＳ４０８）。特に、上記したステップＳ４０２、Ｓ４
０４〜Ｓ４０８の処理の流れは、ＶＢＢ電圧が例えば−
１．０Ｖに近づいてきて高い供給能力を必要としなくな
ったときやメモリが動作していないときのＶＢＢ電圧の
消費を補うときに、適したＶＢＢ電圧を生成して素早く
供給することができることを意味する。

【００９５】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ４０４否定）、リングオ
シレータ１０は、停止状態である非アクティブ状態にさ
れる（ステップＳ４０９）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ４１０）。

【００９６】以上に説明したとおり、実施の形態４にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特に遅延段の電流制限をおこなうＭＯＳトランジス
タをＯＮ／ＯＦＦ制御する機構を設けることで、実施の
形態２に示した作用を実現することができるので、実施
の形態２による効果を享受することができる。

【００９７】実施の形態５．つぎに、実施の形態５にか
かる基板バイアス電圧発生回路について説明する。実施
の形態５にかかる基板バイアス電圧発生回路は、図８に
示した電流制限型のリングオシレータの他の例を示すも
のである。よって、以下においては、リングオシレータ
の回路構成について説明する。

【００９８】図１０（ａ）は、実施の形態５にかかる基
板バイアス電圧発生回路のリングオシレータ１０の回路
図である。なお、図８と共通する部分については同一符
号を付して、その説明を省略する。図１０（ａ）におい
て、図８と異なる点は、インバータＧ２５を排除し、遅
延ブロックＱ１〜Ｑｎの内部構成を変更したことであ
る。

【００９９】図１０（ａ）に示す遅延ブロックＱ１は、
ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱ
ｎ１とが相補接続されることによりインバータを構成し
ている。また、ＰＭＯＳトランジスタＱｐ１のソース側
には、ＰＭＯＳトランジスタＱＡｐ１が設けられ、ＮＭ
ＯＳトランジスタＱｎ１のソース側には、ＮＭＯＳトラ
ンジスタＱＡｎ１が設けられている。そして、ＰＭＯＳ
トランジスタＱＡｐ１およびＮＭＯＳトランジスタＱＡ
ｎ１は、ともに信号Ｅをゲートに入力している。なお、
その他の遅延ブロックＱｎ等についても同様の構成であ
る。

【０１００】ここで、信号Ｅは、図１０（ｂ）に示すよ
うに、第１のディテクタ信号と第２のディテクタ信号を
入力する定電圧発生回路によって生成される。特に、図
１０（ｂ）に示す定電圧発生回路は、第２のディテクタ
信号が論理レベル“Ｈ”である場合よりも、第１のディ
テクタ信号が論理レベル“Ｈ”である場合に、信号Ｅを
より高い電圧値として出力する。

【０１０１】すなわち、図１０（ａ）に示すリングオシ
レータ１０は、第２のディテクタ信号が出力された際
に、各遅延ブロックを、第１のディテクタ信号が出力さ
れた際よりも、大きく電流制限し、遅延を大きくする。
これは、実施の形態２と同等の作用を実現することを意
味する。

【０１０２】つぎに、実施の形態５にかかる基板バイア
ス電圧発生回路の動作について説明する。図１１は、実
施の形態５にかかる基板バイアス電圧発生回路の動作を
示すフローチャートである。まず、基板バイアス電圧発
生回路において、第１のディテクタ回路１１と第２のデ
ィテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧
の検知がおこなわれる（ステップＳ５０１）。

【０１０３】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ５０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、リングオシレータ１０に入力され
る。これにより、リングオシレータ１０は起動状態にア
クティブされる。また、論理レベル“Ｈ”の第１のディ
テクタ信号は、電圧発生回路において、電圧Ａの信号Ｅ
を生成させる。但し、電圧Ａは、第２のディテクタ信号
が論理レベル“Ｈ”である場合の電圧Ｂよりも大きな値
である。そして、この電圧Ａの信号Ｅは、ＭＯＳトラン
ジスタＱＡのゲートに入力される（ステップＳ５０
３）。

【０１０４】よって、各遅延ブロックは、ＭＯＳトラン
ジスタＱＡがゲートに電圧Ａを入力した場合の電流制限
によって発振周波数（遅延量）を決定し、決定した発振
周波数（遅延量）に基づいてポンピング電圧が生成され
る。このポンピング電圧はポンプ回路４０に入力される
（ステップＳ５０６）。そして、ポンプ回路４０は、こ
のポンピング電圧の入力に応じて起動状態にアクティブ
され（ステップＳ５０７）、ＶＢＢ電圧を生成する（ス
テップＳ５０８）。特に、上記したステップＳ５０２、
Ｓ５０３、Ｓ５０６〜Ｓ５０８の処理の流れは、電源投
入時やメモリ動作時のＶＢＢ電圧が多く消費されるとき
等、電圧基板バイアス電圧の高い供給能力を必要とする
ときに、例えば−１．０ＶのＶＢＢ電圧を生成して素早
く供給することができることを意味する。

【０１０５】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ５０２否定、ステップＳ
５０４肯定）。この第２のディテクタ信号は、リングオ
シレータ１０に入力される。これにより、リングオシレ
ータ１０は起動状態にアクティブされる。また、論理レ
ベル“Ｈ”の第２のディテクタ信号は、電圧発生回路に
おいて、電圧Ｂの信号Ｅを生成させる。但し、電圧Ｂ
は、第１のディテクタ信号が論理レベル“Ｈ”である場
合の電圧Ａよりも小さな値である。そして、この電圧Ｂ
の信号Ｅは、ＭＯＳトランジスタＱＡのゲートに入力さ
れる（ステップＳ５０５）。

【０１０６】よって、各遅延ブロックは、ＭＯＳトラン
ジスタＱＡのゲートに電圧Ｂが入力された場合の電流制
限によって発振周波数（遅延量）を決定し、決定した発
振周波数（遅延量）に基づいてポンピング電圧が生成さ
れる。このポンピング電圧はポンプ回路４０に入力され
る（ステップＳ５０６）。そして、ポンプ回路４０は、
このポンピング電圧の入力に応じて起動状態にアクティ
ブされ（ステップＳ５０７）、ＶＢＢ電圧を生成する
（ステップＳ５０８）。特に、上記したステップＳ５０
２、Ｓ５０４〜Ｓ５０８の処理の流れは、ＶＢＢ電圧が
例えば−１．０Ｖに近づいてきて高い供給能力を必要と
しなくなったときやメモリが動作していないときのＶＢ
Ｂ電圧の消費を補うときに、適したＶＢＢ電圧を生成し
て素早く供給することができることを意味する。

【０１０７】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ５０４否定）、リングオ
シレータ１０は、停止状態である非アクティブ状態にさ
れる（ステップＳ５０９）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ５１０）。

【０１０８】以上に説明したとおり、実施の形態５にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特に遅延段の電流制限をおこなうＭＯＳトランジス
タのゲート電圧値を制御する機構を設けることで、実施
の形態２に示した作用を実現することができるので、実
施の形態２による効果を享受することができる。

【０１０９】実施の形態６．つぎに、実施の形態６にか
かる基板バイアス電圧発生回路について説明する。実施
の形態６にかかる基板バイアス電圧発生回路は、図５に
示したリングオシレータの他の例を示すものである。よ
って、以下においては、リングオシレータの回路構成に
ついて説明する。

【０１１０】図１２は、実施の形態６にかかる基板バイ
アス電圧発生回路のリングオシレータ１０の回路図であ
る。なお、図６と共通する部分については同一符号を付
して、その説明を省略する。図１２において、図６と異
なる点は、信号Ｊとする第２のディテクタ信号を反転し
てその結果を信号ＦとするインバータＧ２６を備えたこ
とである。

【０１１１】また、図６に示したセレクタ３０を排除
し、第１の遅延段および第２の遅延段に置換される遅延
段として、複数の遅延ブロックＱ１〜Ｑｎを備えた点も
異なる。遅延ブロックＱ１は、初期遅延段に直列に接続
されるインバータＤ１と、電源線側のキャパシタとして
機能するＰＭＯＳトランジスタＣＡｐ１と、ＰＭＯＳト
ランジスタＣＡｐ１をインバータＤ１の出力に接続する
ためのスイッチング手段として機能するＰＭＯＳトラン
ジスタＳｐ１と、接地線側のキャパシタとして機能する
ＮＭＯＳトランジスタＣＡｎ１と、ＮＭＯＳトランジス
タＣＡｎ１をインバータＤ１の出力に接続するためのス
イッチング手段として機能するＰＭＯＳトランジスタＳ
ｎ１と、を備えている。そして、ＰＭＯＳトランジスタ
Ｓｐ１は、上記した信号Ｆをゲートに入力し、ＮＭＯＳ
トランジスタＳｎ１は、上記した信号Ｊをゲートに入力
している。

【０１１２】すなわち、図１２に示すリングオシレータ
１０は、第２のディテクタ信号が出力された際に、ＰＭ
ＯＳトランジスタＳｐ１およびＮＭＯＳトランジスタＳ
ｎ１をともにＯＮ状態にし、インバータＤ１の出力に、
ＰＭＯＳトランジスタＣＡｐ１とＮＭＯＳトランジスタ
ＣＡｎ１分のゲート容量値を付加する。すなわち、付加
された容量値分だけ充放電が必要となり、結果的に遅延
ブロックＱ１の遅延量を増加させることになる。その他
の遅延ブロックＱｎ等についても同様の構成である。こ
れは、実施の形態２と同等の作用を実現することを意味
する。

【０１１３】つぎに、実施の形態６にかかる基板バイア
ス電圧発生回路の動作について説明する。図１３は、実
施の形態６にかかる基板バイアス電圧発生回路の動作を
示すフローチャートである。まず、基板バイアス電圧発
生回路において、第１のディテクタ回路１１と第２のデ
ィテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧
の検知がおこなわれる（ステップＳ６０１）。

【０１１４】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ６０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、リングオシレータ１０に入力され
る。これにより、リングオシレータ１０は起動状態にア
クティブされる（ステップＳ６０３）。

【０１１５】すなわち、信号Ｆは論理レベル“Ｈ”とな
り、信号Ｊは論理レベル“Ｌ”となるため、ＰＭＯＳト
ランジスタＳｐ１〜ＳｐｎおよびＮＭＯＳトランジスタ
Ｓｎ１〜ＳｎｎはすべてＯＦＦ状態となり、インバータ
Ｄ１〜Ｄｎの出力には、ＰＭＯＳトランジスタＣＡｐ１
〜ＣＡｐｎとＮＭＯＳトランジスタＣＡｎ１〜ＣＡｎｎ
分のゲート容量値は付加されない。よって、インバータ
Ｄ１〜Ｄｎよって定まる発振周波数（遅延量）に基づい
てポンピング電圧が生成される。このポンピング電圧は
ポンプ回路４０に入力される（ステップＳ６０６）。そ
して、ポンプ回路４０は、このポンピング電圧の入力に
応じて起動状態にアクティブされ（ステップＳ６０
７）、ＶＢＢ電圧を生成する（ステップＳ６０８）。

【０１１６】特に、上記したステップＳ６０２、Ｓ６０
３、Ｓ６０６〜Ｓ６０８の処理の流れは、電源投入時や
メモリ動作時のＶＢＢ電圧が多く消費されるとき等、電
圧基板バイアス電圧の高い供給能力を必要とするとき
に、例えば−１．０ＶのＶＢＢ電圧を生成して素早く供
給することができることを意味する。

【０１１７】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ６０２否定、ステップＳ
６０４肯定）。この第２のディテクタ信号は、リングオ
シレータ１０に入力される。すなわち、信号Ｆは論理レ
ベル“Ｌ”となり、信号Ｊは論理レベル“Ｈ”となるた
め、ＰＭＯＳトランジスタＳｐ１〜ＳｐｎおよびＮＭＯ
ＳトランジスタＳｎ１〜ＳｎｎはすべてＯＮ状態とな
り、インバータＤ１〜Ｄｎの出力には、ＰＭＯＳトラン
ジスタＣＡｐ１〜ＣＡｐｎとＮＭＯＳトランジスタＣＡ
ｎ１〜ＣＡｎｎ分のゲート容量値が付加される（ステッ
プＳ６０５）。よって、インバータＤ１〜Ｄｎと上記ゲ
ート容量値によって定まる遅延量に基づいてポンピング
電圧が生成される。このポンピング電圧はポンプ回路４
０に入力される（ステップＳ６０６）。そして、ポンプ
回路４０は、このポンピング電圧の入力に応じて起動状
態にアクティブされ（ステップＳ６０７）、ＶＢＢ電圧
を生成する（ステップＳ６０８）。

【０１１８】特に、上記したステップＳ６０２、Ｓ６０
４〜Ｓ６０８の処理の流れは、ＶＢＢ電圧が例えば−
１．０Ｖに近づいてきて高い供給能力を必要としなくな
ったときやメモリが動作していないときのＶＢＢ電圧の
消費を補うときに、適したＶＢＢ電圧を生成して素早く
供給することができることを意味する。

【０１１９】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ６０４否定）、リングオ
シレータ１０は、停止状態である非アクティブ状態にさ
れる（ステップＳ６０９）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ６１０）。

【０１２０】以上に説明したとおり、実施の形態６にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特にキャパシタの付加制御をおこなう機構を設ける
ことで、実施の形態２に示した作用を実現することがで
きるので、実施の形態２による効果を享受することがで
きる。

【０１２１】実施の形態７．つぎに、実施の形態７にか
かる基板バイアス電圧発生回路について説明する。実施
の形態７にかかる基板バイアス電圧発生回路は、図１２
に示したリングオシレータの他の例を示すものである。
よって、以下においては、リングオシレータの回路構成
について説明する。

【０１２２】図１４は、実施の形態７にかかる基板バイ
アス電圧発生回路のリングオシレータ１０の回路図であ
る。なお、図１２と共通する部分については同一符号を
付して、その説明を省略する。図１４において、図１２
と異なる点は、最終の遅延ブロックＱｎの出力部に、Ｌ
Ｔ（レーザトリミング）ブロックを設けたことである。

【０１２３】図１２において、ＬＴ（レーザトリミン
グ）ブロックは、電源線側のキャパシタとして機能する
ＰＭＯＳトランジスタＣＢｐ１と、ＰＭＯＳトランジス
タＣＢｐ１を遅延ブロックＱｎの出力部に接続するため
のヒューズＦＡ１と、接地線側のキャパシタとして機能
するＮＭＯＳトランジスタＣＢｎ１と、ＮＭＯＳトラン
ジスタＣＢｎ１を遅延ブロックＱｎの出力部に接続する
ためのヒューズＦＢ１と、を備えている。

【０１２４】すなわち、図１２に示すリングオシレータ
１０は、ＬＴブロックのヒューズをＬＴブロー方式によ
り切断することで、遅延ブロックＱｎの出力部に付加す
るゲート容量値を減少させることができる。これは、実
施の形態６の作用に加えて、遅延段の遅延量を調整した
い場合に有効となる。なお、ＬＴブロックを構成するＬ
Ｔ段は、図示するように複数設けることができる。

【０１２５】上記したＬＴブロー処理は、実施の形態６
の共通の構成部分の動作とは別タイミングによっておこ
なわれるために、実施の形態７にかかる基板バイアス電
圧発生回路の動作については省略する。

【０１２６】以上に説明したとおり、実施の形態７にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特にキャパシタの付加制御をおこなう機構を設け、
さらにＬＴブロックを備えて、実施の形態２に示した作
用を実現することができるので、実施の形態２による効
果を享受することができる。特に、ＬＴブロックの実装
は、ＶＢＢ電圧の供給能力が大きすぎてメモリの基板に
与える電圧が低くなりすぎる場合や、ＶＢＢ電圧の供給
能力が足りなくてメモリの基板に与える電圧を低くする
ことができない場合などにより、これまで不良品とみな
されていた基板バイアス電圧発生回路またはそれを実装
したチップを救済することができ、歩留まりを向上させ
ることができる。

【０１２７】実施の形態８．つぎに、実施の形態８にか
かる基板バイアス電圧発生回路について説明する。実施
の形態８にかかる基板バイアス電圧発生回路は、図５に
示したリングオシレータの他の例を示すものである。よ
って、以下においては、リングオシレータの回路構成に
ついて説明する。

【０１２８】図１５は、実施の形態８にかかる基板バイ
アス電圧発生回路のリングオシレータ１０の回路図であ
る。なお、図６と共通する部分については同一符号を付
して、その説明を省略する。図１５において、図６と異
なる点は、セレクタ３０を排除し、第１のディテクタ信
号を反転するインバータＧ２７と、第１の電源電圧を供
給するためのＰＭＯＳトランジスタＳＷ１と、第２の電
源電圧を供給するためのＰＭＯＳトランジスタＳＷ２
と、を備えたことである。

【０１２９】また、ＰＭＯＳトランジスタＳＷ１は、第
１のディテクタ信号（Ｆ）をゲートに入力し、ＰＭＯＳ
トランジスタＳＷ１は、上記したインバータＧ２７の出
力をゲートに入力している。ここで、第１の電源電圧
は、第２の電源電圧よりも大きい。特に、これらＰＭＯ
ＳトランジスタＳＷ１およびＳＷ２のドレインは、リン
グオシレータ１０を構成するすべてまたは一部の論理ゲ
ートの電源電圧入力端子に接続されている。この構成
は、第１および第２の電源電圧の制御がいずれも、第１
のディテクタ信号によっておこなわれることを意味す
る。

【０１３０】すなわち、図１５に示すリングオシレータ
１０は、論理レベル“Ｈ”の第１のディテクタ信号が出
力された際に、論理ゲートへと第１の電源電圧を供給
し、論理レベル“Ｈ”の第２のディテクタ信号が出力さ
れた際に、論理ゲートへと第２の電源電圧を供給する。
リングオシレータ１０を構成する論理ゲートの電源電圧
の大小は、そのリングオシレータ１０の発振周波数（遅
延量）を決定する。すなわち、第１の電源電圧が供給さ
れた場合は、第２の電源電圧が供給された場合よりも、
遅延量が小さくなる。これは、実施の形態２と同等の作
用を実現することを意味する。

【０１３１】つぎに、実施の形態８にかかる基板バイア
ス電圧発生回路の動作について説明する。図１６は、実
施の形態８にかかる基板バイアス電圧発生回路の動作を
示すフローチャートである。まず、基板バイアス電圧発
生回路において、第１のディテクタ回路１１と第２のデ
ィテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧
の検知がおこなわれる（ステップＳ７０１）。

【０１３２】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ７０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、リングオシレータ１０に入力され
る。これにより、リングオシレータ１０は起動状態にア
クティブされるとともに、ＰＭＯＳトランジスタＳＷ１
はＯＮ状態となり、各論理ゲートに第１の電源電圧が供
給される（ステップＳ７０３）。

【０１３３】よって、この第１の電源電圧の供給によっ
て定まる発振周波数（遅延量）に基づいてポンピング電
圧が生成される。このポンピング電圧はポンプ回路４０
に入力される（ステップＳ７０６）。そして、ポンプ回
路４０は、このポンピング電圧の入力に応じて起動状態
にアクティブされ（ステップＳ７０７）、ＶＢＢ電圧を
生成する（ステップＳ７０８）。特に、上記したステッ
プＳ７０２、Ｓ７０３、Ｓ７０６〜Ｓ７０８の処理の流
れは、電源投入時やメモリ動作時のＶＢＢ電圧が多く消
費されるとき等、電圧基板バイアス電圧の高い供給能力
を必要とするときに、例えば−１．０ＶのＶＢＢ電圧を
生成して素早く供給することができることを意味する。

【０１３４】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ７０２否定、ステップＳ
７０４肯定）。この第２のディテクタ信号は、リングオ
シレータ１０に入力される。これにより、リングオシレ
ータ１０は起動状態にアクティブされるとともに、ＰＭ
ＯＳトランジスタＳＷ２がＯＮ状態となり、各論理ゲー
トに第２の電源電圧が供給される（ステップＳ７０
５）。

【０１３５】よって、この第２の電源電圧の供給によっ
て定まる発振周波数（遅延量）に基づいてポンピング電
圧が生成される。このポンピング電圧はポンプ回路４０
に入力される（ステップＳ７０６）。そして、ポンプ回
路４０は、このポンピング電圧の入力に応じて起動状態
にアクティブされ（ステップＳ７０７）、ＶＢＢ電圧を
生成する（ステップＳ７０８）。特に、上記したステッ
プＳ７０２、Ｓ７０４〜Ｓ７０８の処理の流れは、ＶＢ
Ｂ電圧が例えば−１．０Ｖに近づいてきて高い供給能力
を必要としなくなったときやメモリが動作していないと
きのＶＢＢ電圧の消費を補うときに、適したＶＢＢ電圧
を生成して素早く供給することができることを意味す
る。

【０１３６】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ７０４否定）、リングオ
シレータ１０は、停止状態である非アクティブ状態にさ
れる（ステップＳ７０９）。また、これにともない、ポ
ンプ回路４０もまた停止状態である非アクティブ状態に
される（ステップＳ７１０）。

【０１３７】以上に説明したとおり、実施の形態８にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータ１０内に発振周波数（遅延量）のチューニング機
構、特にリングオシレータ１０を構成する論理ゲートの
電源電圧を制御する機構を設けることで、実施の形態２
に示した作用を実現することができるので、実施の形態
２による効果を享受することができる。

【０１３８】実施の形態９．つぎに、実施の形態９にか
かる基板バイアス電圧発生回路について説明する。図１
７は、実施の形態９にかかる基板バイアス電圧発生回路
の概略構成を示すブロック図である。図１７に示す基板
バイアス電圧発生回路は、ＶＢＢ電圧が第１の基準値よ
り大きいことを自己検知する第１のディテクタ回路１１
と、ＶＢＢ電圧が第１の基準値以下であることを自己検
知する第２のディテクタ回路２１と、リングオシレータ
２０と、同じＶＢＢ電圧供給能力のポンプ回路４１およ
び４２と、を備えている。特に、ポンプ回路４１および
４２は、実施の形態１で示したポンプ回路４０の半分の
供給能力を有している。なお、リングオシレータ２０
は、従来のリングオシレータと同様の構成である。

【０１３９】また、図１７に示す基板バイアス電圧発生
回路は、ＮＯＲゲートＧ３１と、インバータＧ３２、Ｇ
３５およびＧ３８と、ＮＡＮＤゲートＧ３４およびＧ３
７と、を備えている。ＮＯＲゲートＧ３１は、第１のデ
ィテクタ信号と第２のディテクタ信号を入力し、インバ
ータＧ３２は、そのＮＯＲゲートＧ３１の出力を反転し
て、リングオシレータ２０に入力する。

【０１４０】また、インバータＧ３５は、ＮＡＮＤゲー
トＧ３４の出力を反転してその結果をポンプ回路４１に
入力し、インバータＧ３８は、ＮＡＮＤゲートＧ３７の
出力を反転してその結果をポンプ回路４２に入力する。
なお、ＮＡＮＤゲートＧ３４の入力端子の一方には第１
のディテクタ信号が入力され、他方には、インバータＧ
３８の出力が入力される。また、ＮＡＮＤゲートＧ３７
の入力端子の一方にはインバータＧ３２の出力が入力さ
れ、他方には、リングオシレータ２０の出力が入力され
る。

【０１４１】すなわち、実施の形態９にかかる基板バイ
アス電圧発生回路は、ＶＢＢ電圧の検知結果に応じて、
動作するポンプ回路の数を変更させるものである。

【０１４２】つぎに、実施の形態９にかかる基板バイア
ス電圧発生回路の動作について説明する。図１８は、実
施の形態９にかかる基板バイアス電圧発生回路の動作を
示すフローチャートである。まず、基板バイアス電圧発
生回路において、第１のディテクタ回路１１と第２のデ
ィテクタ回路２１にＶＢＢ電圧が入力され、ＶＢＢ電圧
の検知がおこなわれる（ステップＳ８０１）。

【０１４３】第１のディテクタ回路１１において、入力
されたＶＢＢ電圧が第１の基準値（例えば、−０．８
Ｖ）より大きいことが検知されると（ステップＳ８０２
肯定）、第１のディテクタ回路１１は、論理レベル
“Ｈ”の第１のディテクタ信号を出力する。この第１の
ディテクタ信号は、ＮＯＲゲートＧ３１の入力端子の一
方に入力される。ここで、ＮＯＲゲートＧ３１は、他方
の入力端子の信号状態に関係なく、論理レベル“Ｌ”の
信号を出力する。この論理レベル“Ｌ”の信号は、イン
バータＧ３２において反転され、リングオシレータ２０
に入力される。これにより、リングオシレータ２０は起
動状態にアクティブされる（ステップＳ８０３）。

【０１４４】よって、リングオシレータ２０の出力、す
なわちポンピング電圧がＮＡＮＤゲートＧ３７の入力端
子の他方に入力される。結果的に、ＮＡＮＤゲートＧ３
７は、ポンピング電圧をインバータＧ３８に伝達する。
インバータＧ３８は、入力されたポンピング電圧を反転
してポンプ回路４２に入力する（ステップＳ８０４）。

【０１４５】また、ＮＡＮＤゲートＧ３４は、入力端子
の一方に論理レベル“Ｈ”の第１のディテクタ信号を入
力するとともに、他方にインバータＧ３８の出力、すな
わちポンピング電圧を入力する。このポンピング電圧
は、インバータＧ３５において反転されてポンプ回路４
１に入力される（ステップＳ８０４）。すなわち、第１
のディテクタ信号が論理レベル“Ｈ”である場合には、
二つのポンプ回路４１および４２が、リングオシレータ
２０から出力されたポンピング電圧に応じて起動状態に
アクティブされる（ステップＳ８０５）。そして、ポン
プ回路４１および４２は、ＶＢＢ電圧を生成する（ステ
ップＳ８１０）。

【０１４６】特に、上記したステップＳ８０２〜Ｓ８０
５、Ｓ８１０の処理の流れは、電源投入時やメモリ動作
時のＶＢＢ電圧が多く消費されるとき等、電圧基板バイ
アス電圧の高い供給能力を必要とするときに、例えば−
１．０ＶのＶＢＢ電圧を生成して素早く供給することが
できることを意味する。

【０１４７】一方、第２のディテクタ回路２１におい
て、入力されたＶＢＢ電圧が第２の基準値（例えば、−
１．０Ｖ）より大きいことが検知されると、第２のディ
テクタ回路２１は、論理レベル“Ｈ”の第２のディテク
タ信号を出力する（ステップＳ８０２否定、ステップＳ
８０６肯定）。この第２のディテクタ信号は、ＮＯＲゲ
ートＧ３１の入力端子の一方に入力される。ここで、Ｎ
ＯＲゲートＧ３１は、他方の入力端子の信号状態に関係
なく、論理レベル“Ｌ”の信号を出力する。この論理レ
ベル“Ｌ”の信号は、インバータＧ３２において反転さ
れ、リングオシレータ２０に入力される。これにより、
リングオシレータ２０は起動状態にアクティブされる
（ステップＳ８０７）。

【０１４８】よって、リングオシレータ２０の出力、す
なわちポンピング電圧がＮＡＮＤゲートＧ３７の入力端
子の一方に入力される。ここで、インバータＧ３２の出
力は論理レベル“Ｈ”であるため、結果的に、ＮＡＮＤ
ゲートＧ３７は、リングオシレータ２０から出力された
ポンピング電圧をインバータＧ３８に伝達する。インバ
ータＧ３８は、入力されたポンピング電圧を反転してポ
ンプ回路４２に入力する（ステップＳ８０８）。

【０１４９】ここで、第１のディテクタ信号は論理レベ
ル“Ｌ”であるために、ＮＡＮＤゲートＧ３４は、他方
の入力端子の信号状態に関係なく、論理レベル“Ｈ”の
信号を出力する。この論理レベル“Ｈ”の信号は、イン
バータＧ３５において反転されてポンプ回路４１に入力
されるが、ポンプ回路４１はアクティブされない。すな
わち、第２のディテクタ信号が論理レベル“Ｈ”である
場合には、ポンプ回路４２のみが、リングオシレータ２
０から出力されたポンピング電圧に応じて起動状態にア
クティブされる（ステップＳ８０９）。そして、ポンプ
回路４２は、ＶＢＢ電圧を生成する（ステップＳ８１
０）。

【０１５０】特に、上記したステップＳ８０２、Ｓ８０
６〜Ｓ８１０の処理の流れは、ＶＢＢ電圧が例えば−
１．０Ｖに近づいてきて高い供給能力を必要としなくな
ったときやメモリが動作していないときのＶＢＢ電圧の
消費を補うときに、適したＶＢＢ電圧を生成して素早く
供給することができることを意味する。

【０１５１】入力されたＶＢＢ電圧が第２の基準値より
も小さい場合には（ステップＳ８０６否定）、リングオ
シレータ２０は、停止状態である非アクティブ状態にさ
れる（ステップＳ８１１）。また、これにともない、ポ
ンプ回路４１および４２もまた停止状態である非アクテ
ィブ状態にされる（ステップＳ８１２）。

【０１５２】以上に説明したとおり、実施の形態９にか
かる基板バイアス電圧発生回路によれば、リングオシレ
ータと二つのポンプ回路の構成で、実施の形態１に示し
た第１のリングオシレータと第２のリングオシレータと
同等の機能を有することができるので、実施の形態１に
よる効果を享受することができるとともに、ＶＢＢ電圧
が負側に大きくなると、回路の一部が動作しなくなるの
で、消費電流を低減することができる。さらに、リング
オシレータとポンプ回路を一つずつ設計するだけでよい
ので、設計期間の短縮が可能となる。

【０１５３】実施の形態１０．つぎに、実施の形態１０
にかかる基板バイアス電圧発生回路について説明する。
実施の形態１０にかかる基板バイアス電圧発生回路は、
上述した各実施の形態のポンプ回路の例を説明するもの
である。図１９（ａ）は、実施の形態１０にかかる基板
バイアス電圧発生回路のポンプ回路の回路図である。図
１９（ａ）に示すポンプ回路は、シングルブースト型の
ポンプ回路であり、回路構成自体は従来と何ら違うとこ
ろがないので、ここではその説明を省略する。

【０１５４】実施の形態１０において特徴的なことは、
図１９（ａ）に示される各論理ゲートの供給電圧を実施
の形態８と同様に、第１のディテクタ信号に応じて変更
するようにしたことである。図１９（ｂ）は、供給電圧
の変更をおこなうための回路図である。なお、その動作
については実施の形態８において示したとおりであるの
で、ここではその説明を省略する。

【０１５５】以上に説明したとおり、実施の形態１０に
かかる基板バイアス電圧発生回路によれば、ポンプ回路
内に発振周波数（遅延量）のチューニング機構、特にポ
ンプ回路を構成する論理ゲートの電源電圧を制御する機
構を設けることで、実施の形態２に示した作用を実現す
ることができるので、実施の形態２による効果を享受す
ることができる。

【０１５６】実施の形態１１．つぎに、実施の形態１１
にかかる基板バイアス電圧発生回路について説明する。
実施の形態１１にかかる基板バイアス電圧発生回路は、
小規模のポンプ回路を複数並列に設計し、メモリのサイ
ズに応じて、ポンプ回路の数を変更することができるモ
ジュール構成例を説明するものである。図２０は、実施
の形態１１にかかる基板バイアス電圧発生回路のモジュ
ール構成例を説明するための説明図である。図２０に示
すように、例えば、１６ＭビットのＤＲＡＭに対応する
ポンプ回路を設計し、ＤＲＡＭのサイズが３２Ｍビット
のときには、ポンプ回路を二つ搭載し、６４Ｍビットの
ときには四つ搭載する。

【０１５７】以上に説明したとおり、実施の形態１１に
かかる基板バイアス電圧発生回路によれば、同一ポンプ
回路をメモリのサイズに応じて、並列に配置するモジュ
ール構成を採用しているので、ポンプ回路の設計は一つ
で済み、設計期間を短縮することができる。さらに、メ
モリ混載ＡＳＩＣのように、様々なメモリサイズが要求
される場合においても、その都度、再設計する必要がな
くなり、この場合にも設計期間の短縮化を図ることがで
きる。

【０１５８】実施の形態１２．つぎに、実施の形態１２
にかかる基板バイアス電圧発生回路について説明する。
図２１は、実施の形態１２にかかる基板バイアス電圧発
生回路の一部を示す図である。図２１に示すように、リ
ングオシレータに分周器を直列に接続することによっ
て、メモリサイズに応じて、発振周波数（遅延量）をチ
ューニングすることができるモジュール構成を示してい
る。例えば、６４Ｍビットのメモリサイズのときには、
リングオシレータのみで分周器を介さないで、リングオ
シレータ１０から出力されたポンピング電圧をセレクタ
５０を介してそのままポンプ回路に入力する。

【０１５９】もし、メモリサイズが３２Ｍビットであれ
ば、分周器５１を一つ介し、１６Ｍビットであれば分周
器５１および５２を介することで、発振周波数のチュー
ニングを実現する。なお、これら分周器５１および５２
の接続の切換えは、図示するように、スイッチＳＷ１１
およびＳＷ１２によっておこなう。

【０１６０】以上に説明したとおり、実施の形態１２に
かかる基板バイアス電圧発生回路によれば、分周器とリ
ングオシレータを一つずつ設計することで、分周器の数
に対応したメモリサイズについては、再度設計をおこな
う必要がなくなり、設計期間を短縮することができる。

【０１６１】実施の形態１３．つぎに、実施の形態１３
にかかる基板バイアス電圧発生回路について説明する。
実施の形態１３にかかる基板バイアス電圧発生回路は、
ＶＢＢ電圧を検知する複数のディテクタ回路において、
ＬＴ（レーザトリミング）回路を共有することを特徴と
している。

【０１６２】図２２は、実施の形態１３にかかる基板バ
イアス電圧発生回路のディテクタ回路の回路図である。
図２２に示すように、第１のカレントミラー型ディテク
タ１１および第２のカレントミラー型ディテクタ２１に
おいて、ＬＴ回路６２を共有している。異なる検知レベ
ルを有するディテクタ回路を別々にした場合、そのディ
テクタ回路のＬＴ回路も別々に備える必要があるが、デ
ィテクタ回路の数が多くなると、ＬＴ回路の面積も増大
し、テストにも時間がかかってしまう。

【０１６３】そこで、実施の形態１３においては、図２
２に示すように、共有のＬＴ回路６２に接続されたＰＭ
ＯＳトランジスタＴｒ１と第１のカレントミラー型ディ
テクタ１１のＰＭＯＳトランジスタＴｒ２との間のカレ
ントミラー対と、ＰＭＯＳトランジスタＴｒ１と第２の
カレントミラー型ディテクタ２１のＰＭＯＳトランジス
タＴｒ３との間のカレントミラー対と、の間のミラー比
が異なるように設計する。これにより、ＬＴ回路６２の
共有を実現している。

【０１６４】そして、これらディテクタを並列に接続す
ることで、占有面積も小さくなり、テスト時間も短くて
済む。検知レベルについても、すべてのディテクタが同
一方向へずれるだけで済むので精度的にも問題がない。

【０１６５】なお、上述した実施の形態１〜１３におい
て、説明を簡単にするために、複数のディテクタ回路、
複数のリングオシレータまたは複数のポンプ回路を備え
た構成において、それぞれの数を２つとしたが、三つ以
上でも同様の概念を適用することができることはいうま
でもない。さらに、上述した実施の形態１〜１３に説明
した基板バイアス電圧を生成する概念の一部は、昇圧回
路にも適用することができる。

【０１６６】

【発明の効果】以上、説明したとおり、この発明によれ
ば、複数のディテクタ回路において出力された検知信号
ごとに異なる発振出力を、各ディテクタ回路に対応した
リングオシレータから得て、セレクタによって選択され
るその発振出力の一つを出力しているので、一つのポン
プ回路を共有して用いることができ、従来と比較しても
回路規模、消費電流および設計期間を小さくすることが
できるという効果を奏する。

【０１６７】つぎの発明によれば、複数のディテクタ回
路のそれぞれに対応して異なる発振出力を、一つのリン
グオシレータと少なくとも一つの分周器によって生成す
るので、複数のリングオシレータを必要とせず、より回
路規模、消費電流および設計期間を小さくすることがで
きるという効果を奏する。

【０１６８】つぎの発明によれば、一つのリングオシレ
ータにおいて、複数の異なる検知信号を入力し、例え
ば、発振出力を取り出すための遅延段の位置を、入力し
た検知信号に応じて移動させることにより、遅延段数の
切り換えを実現するので、これにより遅延段の遅延量、
すなわち発振出力の発振周波数を変えることができ、回
路規模の縮小化と消費電流の低減化を図ることができる
という効果を奏する。

【０１６９】つぎの発明によれば、一つの電流制限型の
リングオシレータにおいて、複数の異なる検知信号を入
力し、入力した検知信号に応じて、遅延段の通電量を変
更するトランジスタをＯＮ／ＯＦＦ制御するので、これ
により遅延段の遅延量、すなわち発振出力の発振周波数
を変更することができ、回路規模の縮小化と消費電流の
低減化を図ることができるという効果を奏する。

【０１７０】つぎの発明によれば、一つの電流制限型の
リングオシレータにおいて、複数の異なる検知信号を入
力し、入力した検知信号に応じて、複数の遅延段のすべ
てまたは一部の通電量が変更されるので、これにより遅
延段の遅延量、すなわち発振出力の発振周波数をより細
かく変更することができ、回路規模の縮小化と消費電流
の低減化を図ることができるという効果を奏する。

【０１７１】つぎの発明によれば、一つの電流制限型の
リングオシレータにおいて、複数の異なる検知信号を入
力し、入力した検知信号に応じて、遅延段の通電量を変
更するためのトランジスタのゲートに、異なる電圧を印
加するので、これにより遅延段の遅延量、すなわち発振
出力の発振周波数を変更することができ、回路規模の縮
小化と消費電流の低減化を図ることができるという効果
を奏する。

【０１７２】つぎの発明によれば、一つのリングオシレ
ータにおいて、複数の異なる検知信号を入力し、入力し
た検知信号に応じて、遅延段に接続されたキャパシタの
切り離しをおこなうので、これにより遅延段の遅延量、
すなわち発振出力の発振周波数を変えることができ、回
路規模の縮小化と消費電流の低減化を図ることができる
という効果を奏する。

【０１７３】つぎの発明によれば、一つのリングオシレ
ータにおいて、複数の異なる検知信号を入力し、入力し
た検知信号に応じて、遅延段に接続された複数のキャパ
シタのうちのすべてまたは一部の切り離しをおこなうの
で、これにより遅延段の遅延量、すなわち発振出力の発
振周波数をより細かく変えることができ、回路規模の縮
小化と消費電流の低減化を図ることができるという効果
を奏する。

【０１７４】つぎの発明によれば、遅延段に、レーザト
リミング可能なヒューズを介して接続されたキャパシタ
を備えているので、ＬＴブローにより、遅延段の遅延
量、すなわち発振出力の発振周波数を調節することがで
き、回路規模の縮小化、消費電流の低減化および歩留ま
りの向上を図ることができるという効果を奏する。

【０１７５】つぎの発明によれば、一つのリングオシレ
ータにおいて、複数の異なる検知信号を入力し、入力し
た検知信号に応じて、自己を構成する半導体素子の一部
またはすべてに供給される電源電圧の切り換えをおこな
うので、これにより遅延段の遅延量、すなわち発振出力
の発振周波数を変えることができ、回路規模の縮小化と
消費電流の低減化を図ることができるという効果を奏す
る。

【０１７６】つぎの発明によれば、ディテクタ回路から
出力された検知信号により動作するリングオシレータの
発振電圧に基づいて、複数のポンプ回路のうち、セレク
タにより選択されたポンプ回路によって基板バイアス電
圧が生成されることから、同じ供給能力でありかつ比較
的小さな供給能力のポンプ回路を用いて、より大きな基
板バイアス電圧を供給することができ、これにより設計
期間の短縮化とともに基板バイアス電圧の供給能力の調
節が可能になるという効果を奏する。

【０１７７】つぎの発明によれば、同一のポンプ回路を
並列に配置したモジュール構成により複数のポンプ回路
が供給されるので、例えば、メモリのサイズに応じて適
切な供給能力のポンプ回路が必要である場合にも、ポン
プ回路の設計は一つで、全体の基板バイアス電圧供給能
力が異なるポンプ回路を用意することができ、設計期間
を短縮することができるという効果を奏する。

【０１７８】つぎの発明によれば、一つのポンプ回路に
おいて、複数の異なる検知信号に応じて、自己を構成す
る半導体素子の一部またはすべてに供給される電源電圧
の切り換えをおこなうので、これにより基板バイアス電
圧の供給能力を変えることができ、回路規模の縮小化と
消費電流の低減化を図ることができるという効果を奏す
る。

【０１７９】つぎの発明によれば、複数のディテクタ回
路は、一つのトリミング回路を共有して接続しているの
で、各ディテクタ回路ごとに異なるトリミング回路を備
える必要がなくなり、回路規模の縮小化と歩留まりの向
上を実現することができるという効果を奏する。

【図面の簡単な説明】

【図１】実施の形態１にかかる基板バイアス電圧発生
回路の概略構成を示すブロック図である。

【図２】実施の形態１にかかる基板バイアス電圧発生
回路の動作を示すフローチャートである。

【図３】実施の形態２にかかる基板バイアス電圧発生
回路の概略構成を示すブロック図である。

【図４】実施の形態２にかかる基板バイアス電圧発生
回路の動作を示すフローチャートである。

【図５】実施の形態３にかかる基板バイアス電圧発生
回路の概略構成を示すブロック図である。

【図６】実施の形態３にかかる基板バイアス電圧発生
回路のリングオシレータの回路図である。

【図７】実施の形態３にかかる基板バイアス電圧発生
回路の動作を示すフローチャートである。

【図８】実施の形態４にかかる基板バイアス電圧発生
回路のリングオシレータの回路図である。

【図９】実施の形態４にかかる基板バイアス電圧発生
回路の動作を示すフローチャートである。

【図１０】実施の形態５にかかる基板バイアス電圧発
生回路のリングオシレータの回路図である。

【図１１】実施の形態５にかかる基板バイアス電圧発
生回路の動作を示すフローチャートである。

【図１２】実施の形態６にかかる基板バイアス電圧発
生回路のリングオシレータ１０の回路図である。

【図１３】実施の形態６にかかる基板バイアス電圧発
生回路の動作を示すフローチャートである。

【図１４】実施の形態７にかかる基板バイアス電圧発
生回路のリングオシレータ１０の回路図である。

【図１５】実施の形態８にかかる基板バイアス電圧発
生回路のリングオシレータ１０の回路図である。

【図１６】実施の形態８にかかる基板バイアス電圧発
生回路の動作を示すフローチャートである。

【図１７】実施の形態９にかかる基板バイアス電圧発
生回路の概略構成を示すブロック図である。

【図１８】実施の形態９にかかる基板バイアス電圧発
生回路の動作を示すフローチャートである。

【図１９】実施の形態１０にかかる基板バイアス電圧
発生回路のポンプ回路の回路図である。

【図２０】実施の形態１１にかかる基板バイアス電圧
発生回路のモジュール構成例を説明するための説明図で
ある。

【図２１】実施の形態１２にかかる基板バイアス電圧
発生回路の一部を示す図である。

【図２２】実施の形態１３にかかる基板バイアス電圧
発生回路のディテクタ回路の回路図である。

【図２３】従来の基板バイアス電圧発生回路の概略構
成を示すブロック図である。

【図２４】従来の基板バイアス電圧発生回路の動作を
示すフローチャートである。

【符号の説明】

１０，１３リングオシレータ、１１第１のディテク
タ回路、１２第１のリングオシレータ、２０リング
オシレータ、２１第２のディテクタ回路、２２第２
のリングオシレータ、２３，５１，５２分周器、３
０，５０セレクタ、４０〜４２ポンプ回路、６２
ＬＴ回路、ＣＡｎ１〜ＣＡｎｎ，ＣＢｎ１〜ＣＢｎｎ，
ＱＡｎ１〜ＱＡｎｎ，ＱＢｎ１〜ＱＢｎｎ，Ｑｎ１，Ｓ
ｎ１ＮＭＯＳトランジスタ、ＣＡｐ１，ＣＢｐ１，Ｑ
Ａｐ１〜ＱＡｐｎ，ＱＢｐ１〜ＱＢｐｎ，Ｑｐ１，ＳＷ
１，ＳＷ２，Ｓｐ１，Ｔｒ１〜Ｔｒ３ＰＭＯＳトラン
ジスタ、Ｄ１〜Ｄｎ，Ｇ１２，Ｇ１４，Ｇ２２，Ｇ２
３，Ｇ２５，Ｇ２６，Ｇ２７，Ｇ３２，Ｇ３５，Ｇ３８
インバータ、ＦＡ１，ＦＢ１ヒューズ、Ｇ１１，Ｇ
２１ＮＯＲゲート、Ｇ１３，Ｇ２４，Ｇ３１，Ｇ３
４，Ｇ３７ＮＡＮＤゲート、Ｑ１〜Ｑｎ遅延ブロッ
ク、ＳＷ１１，ＳＷ１２スイッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者森下玄東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者秋山実邦子東京都千代田区大手町二丁目６番２号三菱電機エンジニアリング株式会社内 (72)発明者山崎彰東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者小林真子兵庫県伊丹市荻野１丁目132番地大王電機株式会社内 (72)発明者帶刀恭彦東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B024 AA01 AA07 AA15 BA27 CA10 CA13 5H730 AA15 BB05 DD04 FD01 FG07

Claims

【特許請求の範囲】

【請求項１】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記複数のディテクタ回路ごとに対応した複数のリング
オシレータと、前記リングオシレータから出力された発振電圧を前記検
知信号に応じて選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バ
イアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項２】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記検知信号に応じて起動する一つのリングオシレータ
と、前記リングオシレータから出力された発振電圧を、前記
検知信号に基づいた分周比により分周する分周器と、前記検知信号に応じて前記リングオシレータから出力さ
れた発振電圧か前記分周器によって分周された発振電圧
かを選択的に出力するセレクタと、前記セレクタから出力された発振電圧に基づいて基板バ
イアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項３】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記検知信号に応じて遅延段数を切り換える一つのリン
グオシレータと、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項４】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記検知信号に応じて、遅延段の通電量を変更するトラ
ンジスタをＯＮ／ＯＦＦ制御する一つの電流制限型のリ
ングオシレータと、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項５】前記リングオシレータは、複数の遅延段
と、当該複数の遅延段ごとに通電量を変更する複数のト
ランジスタと、を備え、前記検知信号に応じて、前記複数のトランジスタの一部
またはすべてをＯＮ／ＯＦＦ制御することを特徴とする
請求項４に記載の基板バイアス電圧発生回路。
【請求項６】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記検知信号に応じて、遅延段の通電量を変更するトラ
ンジスタのゲート電圧を制御する一つの電流制限型のリ
ングオシレータと、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項７】基板バイアス電圧が所定の電圧範囲内に
あることを検知して検知信号を出力する複数のディテク
タ回路と、前記検知信号に応じて、遅延段に接続されたキャパシタ
の切り離しをおこなう一つのリングオシレータと、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項８】前記リングオシレータは、遅延段に接続
された複数のキャパシタを備え、前記検知信号に応じ
て、前記複数のキャパシタの一部またはすべての切り離
しをおこなうことを特徴とする請求項７に記載の基板バ
イアス電圧発生回路。
【請求項９】前記リングオシレータは、遅延段に、レ
ーザトリミング可能なヒューズを介して接続されたキャ
パシタを備えていることを特徴とする請求項７または８
に記載の基板バイアス電圧発生回路。
【請求項１０】基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて、自己を構成する半導体素子の一
部またはすべてに供給される電源電圧を切り換える一つ
のリングオシレータと、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成する一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１１】基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて起動する少なくとも一つのリング
オシレータと、入力された発振電圧に基づいて基板バイアス電圧を生成
する複数のポンプ回路と、前記リングオシレータから出力された発振電圧を、前記
検知信号に応じて、前記複数のポンプ回路に選択的に入
力するセレクタと、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１２】前記複数のポンプ回路は、同一の基板
バイアス電圧供給能力のポンプ回路が並列に接続された
モジュール構成であることを特徴とする請求項１１に記
載の基板バイアス電圧発生回路。
【請求項１３】基板バイアス電圧が所定の電圧範囲内
にあることを検知して検知信号を出力する複数のディテ
クタ回路と、前記検知信号に応じて起動する一つのリングオシレータ
と、前記リングオシレータから出力された発振電圧に基づい
て基板バイアス電圧を生成するとともに、前記検知信号
に応じて、自己を構成する半導体素子の一部またはすべ
ての電源電圧を切り換える一つのポンプ回路と、を備えたことを特徴とする基板バイアス電圧発生回路。
【請求項１４】前記複数のディテクタ回路は、一つの
トリミング回路を共有して接続していることを特徴とす
る請求項１〜１３に記載の基板バイアス電圧発生回路。