JPH02290051A - 基板電位供給回路 - Google Patents
基板電位供給回路Info
- Publication number
- JPH02290051A JPH02290051A JP1098026A JP9802689A JPH02290051A JP H02290051 A JPH02290051 A JP H02290051A JP 1098026 A JP1098026 A JP 1098026A JP 9802689 A JP9802689 A JP 9802689A JP H02290051 A JPH02290051 A JP H02290051A
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- Japan
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- circuit
- substrate
- signals
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- substrate potential
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板電位供給回路に関し、特に半導体集積回路
に対応する基板電位供給回路に関する。
に対応する基板電位供給回路に関する。
一般に、半導体集積回路は、周知のように、シリコン等
の基板上に、絶縁層等を介してトランジスタ等の素子ま
たはそれらの素子間において、論理回路および電源回路
等が形成され、メモリおよびマイクロコンピュータが構
成されている。この場合、構成されるメモリおよびマイ
クロコンピュータの動作を安定させるためには、基板電
位を一定に保持することが必要である。
の基板上に、絶縁層等を介してトランジスタ等の素子ま
たはそれらの素子間において、論理回路および電源回路
等が形成され、メモリおよびマイクロコンピュータが構
成されている。この場合、構成されるメモリおよびマイ
クロコンピュータの動作を安定させるためには、基板電
位を一定に保持することが必要である。
第２図は、従来の基板電位供給回路を示す回路図で、Ｐ
型シリコン基板上に導電的に接続された回路により構成
される半導体集積回路に適用された基板電位供給回路一
例である。第２図に示されるように、基板２７に対応し
て、第１の回路ブロック１９と第２の回路ブロック２６
とにより構成され、それぞれの回路ブロックには、一定
周期の開閏信号を発生する発振回路（本例においては、
３個のインバータ１２より成るリングオシレータ１３と
、３個のインバータ２０より成るリングオシレータ２１
）が備えられており、これらの両発振回路により、それ
ぞれの電位供給回路（本例においては、コンデンザ１５
およびＮ型トランジスタ１６，１．７を含むボンピング
回路１８と、コンデンサ２２およびＮ型トランジスタ２
３．２４より成るボンビング回路２５）が駆動され、基
板２７に対して所定の負電位が供給されている。
型シリコン基板上に導電的に接続された回路により構成
される半導体集積回路に適用された基板電位供給回路一
例である。第２図に示されるように、基板２７に対応し
て、第１の回路ブロック１９と第２の回路ブロック２６
とにより構成され、それぞれの回路ブロックには、一定
周期の開閏信号を発生する発振回路（本例においては、
３個のインバータ１２より成るリングオシレータ１３と
、３個のインバータ２０より成るリングオシレータ２１
）が備えられており、これらの両発振回路により、それ
ぞれの電位供給回路（本例においては、コンデンザ１５
およびＮ型トランジスタ１６，１．７を含むボンピング
回路１８と、コンデンサ２２およびＮ型トランジスタ２
３．２４より成るボンビング回路２５）が駆動され、基
板２７に対して所定の負電位が供給されている。
上記の例においては、同一構成の二つの回路ブロックか
並行に使用されているが、このことは、基板上に構成さ
れるメモリまたはマイクロコンピュータ等の状態または
動作状態によるもので、例えば、スタンバイ時およびセ
ルフリフレッシュ時等において、供給電流を多く必要と
しない時点においては、第１の回路ブロック１９の開閉
信号を停止する選択回路（本例においては、トランスフ
ァーゲート１４）が備えられており、前述のスタンバイ
時およびセルフリフレッシュ時等においては、端子５２
を介してローレベルの切替信号がトランスファーゲート
１４に入力され、トランスファーゲート１４はオフ状態
となって、第１の回路ブロック１９は停止される。従っ
て、この状態においては、第２の回路ブロック２６のみ
が動作状態に置かれ、基板２７に対して所定の負電位が
供給されて、基板電位供給回路としての消費電力の節減
か計られている。
並行に使用されているが、このことは、基板上に構成さ
れるメモリまたはマイクロコンピュータ等の状態または
動作状態によるもので、例えば、スタンバイ時およびセ
ルフリフレッシュ時等において、供給電流を多く必要と
しない時点においては、第１の回路ブロック１９の開閉
信号を停止する選択回路（本例においては、トランスフ
ァーゲート１４）が備えられており、前述のスタンバイ
時およびセルフリフレッシュ時等においては、端子５２
を介してローレベルの切替信号がトランスファーゲート
１４に入力され、トランスファーゲート１４はオフ状態
となって、第１の回路ブロック１９は停止される。従っ
て、この状態においては、第２の回路ブロック２６のみ
が動作状態に置かれ、基板２７に対して所定の負電位が
供給されて、基板電位供給回路としての消費電力の節減
か計られている。
上述した従来の基板電位供給回路においては、基板側の
状態に対応して、消費電力の節減を目的として複数の回
路ブロックを並列的に配置し、負荷電流に応じて一部の
回路ブロンクを停止ずるように構成されている。従って
、複数の回路ブロックを備えることにより、基板電位供
給回路の回路構成が複雑になるとともに、加えてチップ
面積が増大ずるという欠点がある。
状態に対応して、消費電力の節減を目的として複数の回
路ブロックを並列的に配置し、負荷電流に応じて一部の
回路ブロンクを停止ずるように構成されている。従って
、複数の回路ブロックを備えることにより、基板電位供
給回路の回路構成が複雑になるとともに、加えてチップ
面積が増大ずるという欠点がある。
本発明の基板電位供給回路は、一定周１ｍの第１の開閉
信号を発生する発振回路と、前記第１の開閉信号の周波
数を分周して第２の開閏信号を出力する分周回路と、前
記第１および第２の開閉信号のいずれか一方の開閉信号
を選択して出力する選択回路と、前記選択回路から出力
される開閏信号により駆動され所定の基板電位を出力し
て供給する電源供給回路と、を備えて構成される。
信号を発生する発振回路と、前記第１の開閉信号の周波
数を分周して第２の開閏信号を出力する分周回路と、前
記第１および第２の開閉信号のいずれか一方の開閉信号
を選択して出力する選択回路と、前記選択回路から出力
される開閏信号により駆動され所定の基板電位を出力し
て供給する電源供給回路と、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、基板１１に対応して、３個
のインバータＪ−より成るリングオシレータ２と、Ｄ型
フリップフロップ３と、トランスファーゲート４および
５と、インバータ６と、コンデンサ７およびＮ型トラン
ジスタ８，９を含むボンピング回路ＩＯと、を備えて構
成される。
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、基板１１に対応して、３個
のインバータＪ−より成るリングオシレータ２と、Ｄ型
フリップフロップ３と、トランスファーゲート４および
５と、インバータ６と、コンデンサ７およびＮ型トラン
ジスタ８，９を含むボンピング回路ＩＯと、を備えて構
成される。
第１図において、端子５１から入力されるハイレベルの
信号に対応して、１〜ランスファーゲート４はオンの状
態、トランスファーゲート５はオフの状態に設定される
。一方、リングオシレータ２から開閉信号が出力される
と、この開閏信号は、トランスファーゲート４を経由し
てボンピング回路１０に送られ、電位併給回路を形成す
るボンピング回路１０を駆動させて基板１１に所定の負
電位を供給するとともに、Ｄ型フリップフロップ３のＣ
端子に入力される。なお、Ｄ型フリップフ口・ソプ３に
おいては、開閉信号の周波数が分周されて、Ｑ端子より
出力されるが、トランスファーケート５がオフの状態に
あるため、ホンピンク回路１０に対しては、何等の影響
も与えない。
信号に対応して、１〜ランスファーゲート４はオンの状
態、トランスファーゲート５はオフの状態に設定される
。一方、リングオシレータ２から開閉信号が出力される
と、この開閏信号は、トランスファーゲート４を経由し
てボンピング回路１０に送られ、電位併給回路を形成す
るボンピング回路１０を駆動させて基板１１に所定の負
電位を供給するとともに、Ｄ型フリップフロップ３のＣ
端子に入力される。なお、Ｄ型フリップフ口・ソプ３に
おいては、開閉信号の周波数が分周されて、Ｑ端子より
出力されるが、トランスファーケート５がオフの状態に
あるため、ホンピンク回路１０に対しては、何等の影響
も与えない。
スタンバイ時またはセルフリフレッシュ時において、消
費電力を多く必要としない場合には、端子５１を介して
入力されるローレベルの信号に対応して、トランスファ
ーゲート４はオフの状態、トランスファーゲー１−５は
オンの状態に設定される。この場合には、リングオシレ
ータ２から出力され、Ｄ型フリップフロッ１３のＣ端子
に入力される開閉信号は、その周波数が３分周されて出
力され、トランスファーゲート５を経由してボンビング
回路１０に入力され、ボンピング回路ＩＯを駆動さぜて
、基板１１に所定の負電位を供給する。
費電力を多く必要としない場合には、端子５１を介して
入力されるローレベルの信号に対応して、トランスファ
ーゲート４はオフの状態、トランスファーゲー１−５は
オンの状態に設定される。この場合には、リングオシレ
ータ２から出力され、Ｄ型フリップフロッ１３のＣ端子
に入力される開閉信号は、その周波数が３分周されて出
力され、トランスファーゲート５を経由してボンビング
回路１０に入力され、ボンピング回路ＩＯを駆動さぜて
、基板１１に所定の負電位を供給する。
従って、スタンバイ時またはセルフリフレッシュ時にお
いて、消費電力を多く必要としない場合には、Ｄ型フリ
ップフロップ３を用いることにより、前記開閉信号の分
周信号を生成し、この分周信号を用いてポンビング回路
１０を駆動さぜることにより、消費電力の少ない条件に
対応して、基板１１に対して所定の負電位を供給するこ
とができる。
いて、消費電力を多く必要としない場合には、Ｄ型フリ
ップフロップ３を用いることにより、前記開閉信号の分
周信号を生成し、この分周信号を用いてポンビング回路
１０を駆動さぜることにより、消費電力の少ない条件に
対応して、基板１１に対して所定の負電位を供給するこ
とができる。
以上、詳細に説明したように、本発明は、半導体集積回
路の基板に、所定の基板電位を供給するボンビング回路
を駆動するための信号として、所定の開閉信号に加えて
前記開閉信号の分周信号をも用いることにより、前記基
板電位に対応する負荷の状態の如何に関せず、常時、基
板電位を安定に洪給することができるとともに、回路ブ
ロックを複数用いる必要がないため、基板上の回路構成
が簡易化され、チップ面積を縮小化することができると
いう効果がある。
路の基板に、所定の基板電位を供給するボンビング回路
を駆動するための信号として、所定の開閉信号に加えて
前記開閉信号の分周信号をも用いることにより、前記基
板電位に対応する負荷の状態の如何に関せず、常時、基
板電位を安定に洪給することができるとともに、回路ブ
ロックを複数用いる必要がないため、基板上の回路構成
が簡易化され、チップ面積を縮小化することができると
いう効果がある。
第１図は、本発明の一実施例のブロック図、第２図は、
従来例のブロック図である。 図において、１，６，１２．２０・・−・・・インバー
タ、２１３．２１・・・・・・リングオシレータ、３・
・・・・・Ｄ型フリップフロップ、４．５．１４・・・
・・一トランスファゲート、７１５．２２・・・・・・
コンデンサ、８，９，１６．１７，２３．２４・旧・・
Ｎ型トランジスタ、１０，１８．２５・・・・・・ボン
ピング回路、１１．２７・・・・・・基板、１９・−・
・一第１の回路ブロック、２６・・・・・・第２の回路
ブロック。 代理人 弁理士 内 原 晋
従来例のブロック図である。 図において、１，６，１２．２０・・−・・・インバー
タ、２１３．２１・・・・・・リングオシレータ、３・
・・・・・Ｄ型フリップフロップ、４．５．１４・・・
・・一トランスファゲート、７１５．２２・・・・・・
コンデンサ、８，９，１６．１７，２３．２４・旧・・
Ｎ型トランジスタ、１０，１８．２５・・・・・・ボン
ピング回路、１１．２７・・・・・・基板、１９・−・
・一第１の回路ブロック、２６・・・・・・第２の回路
ブロック。 代理人 弁理士 内 原 晋
Claims (1)
- 一定周期の第１の開閉信号を発生する発振回路と、前記
第１の開閉信号の周波数を分周して第２の開閉信号を出
力する分周回路と、前記第１および第２の開閉信号のい
ずれか一方の開閉信号を選択して出力する選択回路と、
前記選択回路から出力される開閉信号により駆動され所
定の基板電位を出力して供給する電源供給回路と、を備
えることを特徴とする基板電位供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098026A JPH02290051A (ja) | 1989-04-17 | 1989-04-17 | 基板電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098026A JPH02290051A (ja) | 1989-04-17 | 1989-04-17 | 基板電位供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02290051A true JPH02290051A (ja) | 1990-11-29 |
Family
ID=14208425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098026A Pending JPH02290051A (ja) | 1989-04-17 | 1989-04-17 | 基板電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290051A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04341996A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6700434B2 (en) | 2000-08-14 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Substrate bias voltage generating circuit |
-
1989
- 1989-04-17 JP JP1098026A patent/JPH02290051A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04341996A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6700434B2 (en) | 2000-08-14 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Substrate bias voltage generating circuit |
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