JPH03142791A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH03142791A JPH03142791A JP1281064A JP28106489A JPH03142791A JP H03142791 A JPH03142791 A JP H03142791A JP 1281064 A JP1281064 A JP 1281064A JP 28106489 A JP28106489 A JP 28106489A JP H03142791 A JPH03142791 A JP H03142791A
- Authority
- JP
- Japan
- Prior art keywords
- output
- oscillator
- ring oscillator
- external
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振回路に係り５
からなる発振回路に関する。
特に半導体集積回路
従来、特にプログラマブル・リード・オンリ・メモリ
（以下ＰＲＯＭと称す）を内蔵している半導体集積回路
においては、一般に第３図のような発振回路を用いてい
た。
（以下ＰＲＯＭと称す）を内蔵している半導体集積回路
においては、一般に第３図のような発振回路を用いてい
た。
第３図において、本回路は、インバータ１７と抵抗体１
８とが並列接続され、両端をそれぞれ入力端子Ｘｌ、出
力端子Ｘ２となり、出力端子Ｘ２から内部回路へ導かれ
、電源電圧ＶＤＤと入力端子Ｘｔとの間にＰチャネルＭ
Ｏ３）ランジスタ２０が接続され、このトランジスタ２
０のゲートには、発振器制御信号１９が印加される。
８とが並列接続され、両端をそれぞれ入力端子Ｘｌ、出
力端子Ｘ２となり、出力端子Ｘ２から内部回路へ導かれ
、電源電圧ＶＤＤと入力端子Ｘｔとの間にＰチャネルＭ
Ｏ３）ランジスタ２０が接続され、このトランジスタ２
０のゲートには、発振器制御信号１９が印加される。
ＦＲＯＭの書き込みあるいは読み出しにおいては、外部
発振用入力端子Ｘｌ、外部発振用出力端子Ｘ２間に発振
子を接続せず、発振器制御信号１９により、入力端子Ｘ
Ｉを固定電圧にしている為、ＦＲＯＭセル書き込みの昇
圧回路用クロックとしては、入力端子Ｘ１が使用出来な
い。この為、内蔵リングオシレータを使用していた。
発振用入力端子Ｘｌ、外部発振用出力端子Ｘ２間に発振
子を接続せず、発振器制御信号１９により、入力端子Ｘ
Ｉを固定電圧にしている為、ＦＲＯＭセル書き込みの昇
圧回路用クロックとしては、入力端子Ｘ１が使用出来な
い。この為、内蔵リングオシレータを使用していた。
しかしながら、ＦＲＯＭ内蔵の半導体集積回路において
、リングオシレータ出力は半導体集積回路内部で閉じら
れており、外部より観測することが不可能であるため、
開発時の電気的特性評価（ＦＲＯＭに書き込まれたデー
タを読み出す時の消費電流等）において、製造プロセス
条件と関係づけて、特性評価が出来ない。このため、リ
ングオシレータの設計確認が出来ないという欠点があっ
た。
、リングオシレータ出力は半導体集積回路内部で閉じら
れており、外部より観測することが不可能であるため、
開発時の電気的特性評価（ＦＲＯＭに書き込まれたデー
タを読み出す時の消費電流等）において、製造プロセス
条件と関係づけて、特性評価が出来ない。このため、リ
ングオシレータの設計確認が出来ないという欠点があっ
た。
本発明の目的は、前記欠点が解決され、リングオシレー
タの評価ができるようにした発振回路な提Ｏｉ：するこ
とにある。
タの評価ができるようにした発振回路な提Ｏｉ：するこ
とにある。
本発明の発振回路の構成は、内蔵リングオシレータ出力
と固定電圧入力信号との第１の選択回路と、外部発振用
入力と前記固定電圧入力との第２の選択回路と、前記第
１の選択回路と前記第２の選択回路との論理ゲート回路
と、前記論理ゲート回路出力と前記外部発振用入力との
間に帰還抵抗を設け、前記論理ゲート回路出力が外部発
振用出力となることを特徴とする。
と固定電圧入力信号との第１の選択回路と、外部発振用
入力と前記固定電圧入力との第２の選択回路と、前記第
１の選択回路と前記第２の選択回路との論理ゲート回路
と、前記論理ゲート回路出力と前記外部発振用入力との
間に帰還抵抗を設け、前記論理ゲート回路出力が外部発
振用出力となることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の発振回路のブジック図であ
る。
る。
第１図において１本実施例の発振回路は、インバータ２
１．ナンド（ＮＡＮＤ）ゲート１２、発振制御を行うＭ
ＯＳ）ランジスタ１１，１５，１６、発振器外部入力端
子Ｘ１、発振器外部出力端子Ｘ２、電源電圧ＶＤＤの印
加端子、帰還抵抗１３を備えている。ここで、論理積ゲ
ート（ナントゲート）１２は、外部入力端子Ｘｉの入力
信号とリングオシレータ３０の出力信号Ａとを入力とす
る。
１．ナンド（ＮＡＮＤ）ゲート１２、発振制御を行うＭ
ＯＳ）ランジスタ１１，１５，１６、発振器外部入力端
子Ｘ１、発振器外部出力端子Ｘ２、電源電圧ＶＤＤの印
加端子、帰還抵抗１３を備えている。ここで、論理積ゲ
ート（ナントゲート）１２は、外部入力端子Ｘｉの入力
信号とリングオシレータ３０の出力信号Ａとを入力とす
る。
第２図のタイミング図も参照して、第１図の本実施例の
発振回路の動作を説明する。
発振回路の動作を説明する。
第２図において、ＦＲＯＭセルの書き込みあるいは読み
出し時に、発振器制御信号１４にハイ（ｈ ｉｇｈ）レ
ベルが入力されると、発振器外部入力端子Ｘｌが、ハイ
レベルとなり、ナントゲート１２はアクティブ状態とな
る。この時、リングオシレータ３０の出力信号Ａが、ロ
ー（ｌｏｗ） レベルからハイレベルに変化すると、ナ
ントゲート１２の出力つまり発振器外部出力端子Ｘ２に
は、リングオシレータ３０の出力信号Ａの逆相が出力さ
れる。尚、第２図において、時刻ｔは電源電圧ＶＤＤが
印加された時即ちパワーオン時を示す。
出し時に、発振器制御信号１４にハイ（ｈ ｉｇｈ）レ
ベルが入力されると、発振器外部入力端子Ｘｌが、ハイ
レベルとなり、ナントゲート１２はアクティブ状態とな
る。この時、リングオシレータ３０の出力信号Ａが、ロ
ー（ｌｏｗ） レベルからハイレベルに変化すると、ナ
ントゲート１２の出力つまり発振器外部出力端子Ｘ２に
は、リングオシレータ３０の出力信号Ａの逆相が出力さ
れる。尚、第２図において、時刻ｔは電源電圧ＶＤＤが
印加された時即ちパワーオン時を示す。
以上説明したように、本発明は、内蔵リングオシレータ
の出力を外部端子に出力することによって、特にＦＲＯ
Ｍの書き込み電流あるいは読み出し電流をリングオシレ
ータ周波数及び製造ブ□セス条件と関係づけて評価でき
るという効果があり、また特にリングオシレータ出力を
内部クロック発生回路に入力すれば、ＦＲＯＭの書き込
みあるいは読み出し時において、内部回路に低周波クロ
ックを供給出来るので、低電力（Ｌｏｗ Ｐｏｗｅｒ）
化出来るという効果もある。
の出力を外部端子に出力することによって、特にＦＲＯ
Ｍの書き込み電流あるいは読み出し電流をリングオシレ
ータ周波数及び製造ブ□セス条件と関係づけて評価でき
るという効果があり、また特にリングオシレータ出力を
内部クロック発生回路に入力すれば、ＦＲＯＭの書き込
みあるいは読み出し時において、内部回路に低周波クロ
ックを供給出来るので、低電力（Ｌｏｗ Ｐｏｗｅｒ）
化出来るという効果もある。
第１図は本発明の一実施例の発振回路の回路図、第２図
は第１図の実施例の動作を説明するタイミング図、第３
図は従来の発振回路の回路図である。 ＸＩ・・・・・・発振器外部入力端子、Ｘ２・・・・・
・発振器外部出力端子、ＶＤＤ・・・・・・電源電位、
Ｉｌ、１５゜１６．２０・・・・・・ＭＯＳ）ランジス
タ、１４．１９・・・・・・発振器制御信号、１３．１
８・・・・・・抵抗体、１７゜２１・・・・・・インバ
ータ、Ａ・・・・・・リングオシレータ出力信号、１２
・・・・・・ナントゲート、３０・・・・・・リングオ
シレータ。
は第１図の実施例の動作を説明するタイミング図、第３
図は従来の発振回路の回路図である。 ＸＩ・・・・・・発振器外部入力端子、Ｘ２・・・・・
・発振器外部出力端子、ＶＤＤ・・・・・・電源電位、
Ｉｌ、１５゜１６．２０・・・・・・ＭＯＳ）ランジス
タ、１４．１９・・・・・・発振器制御信号、１３．１
８・・・・・・抵抗体、１７゜２１・・・・・・インバ
ータ、Ａ・・・・・・リングオシレータ出力信号、１２
・・・・・・ナントゲート、３０・・・・・・リングオ
シレータ。
Claims (1)
- 内蔵リングオシレータ出力と固定電圧入力信号とを選
択する第１の選択回路と、外部発振用入力と前記固定電
圧入力とを選択する第２の選択回路と、前記第１の選択
回路と前記第２の選択回路との論理ゲート回路と、前記
論理ゲート回路出力と前記外部発振用入力との間に帰還
抵抗を設け、前記論理ゲート回路出力が外部発振用出力
となることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281064A JPH03142791A (ja) | 1989-10-27 | 1989-10-27 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281064A JPH03142791A (ja) | 1989-10-27 | 1989-10-27 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142791A true JPH03142791A (ja) | 1991-06-18 |
Family
ID=17633811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281064A Pending JPH03142791A (ja) | 1989-10-27 | 1989-10-27 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9545728B2 (en) | 2013-03-29 | 2017-01-17 | Fanuc Corporation | Industrial robot provided with balancer device |
-
1989
- 1989-10-27 JP JP1281064A patent/JPH03142791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9545728B2 (en) | 2013-03-29 | 2017-01-17 | Fanuc Corporation | Industrial robot provided with balancer device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH025284A (ja) | 高集積度メモリ用モード選択回路 | |
| JPH08242164A (ja) | モード設定回路 | |
| JPH03142791A (ja) | 発振回路 | |
| US5287306A (en) | Semiconductor memory device | |
| JP3024614B2 (ja) | ばらつき補償技術による半導体集積回路 | |
| JPH05268016A (ja) | 半導体集積回路 | |
| JP2541244B2 (ja) | クロック発生回路 | |
| TWI855514B (zh) | 記憶體裝置 | |
| US20240194240A1 (en) | Memory device | |
| JPH052883A (ja) | 基板バイアス発生回路 | |
| JPH063679B2 (ja) | 半導体装置の制御回路 | |
| JPH0619206Y2 (ja) | 集積回路 | |
| JPS61252707A (ja) | ラツチ回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JP3096556B2 (ja) | Ｄｒａｍリフレッシュクロック発生回路 | |
| JPH05334888A (ja) | 半導体集積回路 | |
| JP2001168685A (ja) | フリップフロップ回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPH04169983A (ja) | マイクロコンピュータ | |
| JPH11185480A (ja) | 入力バッファ回路 | |
| JP2683150B2 (ja) | 半導体集積回路 | |
| JPH0492292A (ja) | 半導体集積記憶回路装置 | |
| JPH0222477B2 (ja) | ||
| JP2001118991A (ja) | スタンバイモード用降圧回路及びこれを備えた半導体集積回路 | |
| JPH01276821A (ja) | Ｃｍｏｓ入力バッファ回路 |