JPH04169983A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04169983A JPH04169983A JP2297403A JP29740390A JPH04169983A JP H04169983 A JPH04169983 A JP H04169983A JP 2297403 A JP2297403 A JP 2297403A JP 29740390 A JP29740390 A JP 29740390A JP H04169983 A JPH04169983 A JP H04169983A
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- 230000010355 oscillation Effects 0.000 claims abstract description 42
- 230000005764 inhibitory process Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータの発振回路に関し、特に
、マイクロコンピュータの発振回路に関する。
、マイクロコンピュータの発振回路に関する。
従来この種のマイクロコンピュータの発振回路は、第４
図に示す回路構成になっていた。第１の発振子接続端子
×１は、インバータ６３の入力と接続され、インバータ
６３の出力は、第２の発振子接続端子×２に接続される
。帰還抵抗６６はＰ−チャンネルＭＯ８ＦＥＴ６４とＮ
−チャンネルＭＯ８ＦＥＴ６５により形成されるＣＭＯ
Ｓトランスファゲートと直列に、第１の発振子接続端子
×１と第２の発振子接続端子×２の間に接続される。イ
ンバータ６３の出力は、波形成形用インバータ６９及び
７０を通して、発振出力信号ＣＬＫとして出力される。
図に示す回路構成になっていた。第１の発振子接続端子
×１は、インバータ６３の入力と接続され、インバータ
６３の出力は、第２の発振子接続端子×２に接続される
。帰還抵抗６６はＰ−チャンネルＭＯ８ＦＥＴ６４とＮ
−チャンネルＭＯ８ＦＥＴ６５により形成されるＣＭＯ
Ｓトランスファゲートと直列に、第１の発振子接続端子
×１と第２の発振子接続端子×２の間に接続される。イ
ンバータ６３の出力は、波形成形用インバータ６９及び
７０を通して、発振出力信号ＣＬＫとして出力される。
発振回路を使用しない時は、モードレジスタ６７にロウ
レベルを書き込む。この時、Ｎ−チャネルＭＯ３ＦＥＴ
６５のゲート端子はロウレベルが入力され、Ｐ−チャン
ネルＭＯ８ＦＥＴ６４のゲートは、モードレジスタ６７
の出力を入力とするインバータ６８の出力により、ハイ
レベルが入力される。従って、Ｎ−チャンネルＭＯ３Ｆ
ＥＴ ６５とＰ−チャンネルＭＯ８ＦＥＴ６４が共にオ
フ状態となり、帰還抵抗６６は第１の発振子接続端子×
１と電気的に切り離される。この状態において、第１の
発振子接続端子×１は、汎用の入力端子として使用可能
である。
レベルを書き込む。この時、Ｎ−チャネルＭＯ３ＦＥＴ
６５のゲート端子はロウレベルが入力され、Ｐ−チャン
ネルＭＯ８ＦＥＴ６４のゲートは、モードレジスタ６７
の出力を入力とするインバータ６８の出力により、ハイ
レベルが入力される。従って、Ｎ−チャンネルＭＯ３Ｆ
ＥＴ ６５とＰ−チャンネルＭＯ８ＦＥＴ６４が共にオ
フ状態となり、帰還抵抗６６は第１の発振子接続端子×
１と電気的に切り離される。この状態において、第１の
発振子接続端子×１は、汎用の入力端子として使用可能
である。
第１の発振子接続端子×１に入力されるデータは、イン
バータ６３，６９，７．０．７１を通してバスドライバ
７２に入力される。リード信号ａがインアクティブの時
、バスドライバ７２の出力はハイインピーダンス状態で
あるが、リード信号ａがアクティブになると、バスドラ
イバ７２がアクティブ状態となり、内部バスへデータを
出力する。
バータ６３，６９，７．０．７１を通してバスドライバ
７２に入力される。リード信号ａがインアクティブの時
、バスドライバ７２の出力はハイインピーダンス状態で
あるが、リード信号ａがアクティブになると、バスドラ
イバ７２がアクティブ状態となり、内部バスへデータを
出力する。
発振回路を使用する時は、モードレジスタ６７ニハイレ
ベルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ
６５のゲート端子にはハイレベルが入力され、Ｐ−チャ
ンネルＭＯ８ＦＥＴ６４のゲート端子にはロウレベルが
入力される。従って、Ｎ−チャンネルＭＯ８ＦＥＴ６５
とＰ−チャンネルＭＯ８ＦＥＴ６４が共にオン状態とな
り、帰還抵抗６６は第１の発振子接続端子×１と電気的
に接続される。
ベルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ
６５のゲート端子にはハイレベルが入力され、Ｐ−チャ
ンネルＭＯ８ＦＥＴ６４のゲート端子にはロウレベルが
入力される。従って、Ｎ−チャンネルＭＯ８ＦＥＴ６５
とＰ−チャンネルＭＯ８ＦＥＴ６４が共にオン状態とな
り、帰還抵抗６６は第１の発振子接続端子×１と電気的
に接続される。
第５図は、外付けの発振子を含めた発振回路の一般的な
回路構成図である。第１の発振子接続端子×１と第２の
発振子接続端子×２との間に発振子８５を接続し、それ
ぞれの端子と接地電位（ＧＮＤ）との間に、コンデンサ
８６及び８７を接続する。ここでは、発振の動作につい
ては説明を省略する。
回路構成図である。第１の発振子接続端子×１と第２の
発振子接続端子×２との間に発振子８５を接続し、それ
ぞれの端子と接地電位（ＧＮＤ）との間に、コンデンサ
８６及び８７を接続する。ここでは、発振の動作につい
ては説明を省略する。
尚、第４図において、Ｎ−チャネルＭＯ８ＦＥＴ６５と
Ｐ−チャンネルＭＯ８ＦＥＴ６４を、オン状態における
ソース・ドレイン抵抗を調節して作ることにより、帰還
抵抗６６をＮ−チャンネルＭＯ８ＦＥＴ６５とＰ−チャ
７ネルＭＯ３Ｆ’ＥＴ６４にて実現することもある。
Ｐ−チャンネルＭＯ８ＦＥＴ６４を、オン状態における
ソース・ドレイン抵抗を調節して作ることにより、帰還
抵抗６６をＮ−チャンネルＭＯ８ＦＥＴ６５とＰ−チャ
７ネルＭＯ３Ｆ’ＥＴ６４にて実現することもある。
また、最近のマイクロコンピュータでは、発振回路を複
数内蔵し、そのうち１つの発振回路はマイクロコンピュ
ータのシステムクロックとして使われ、その他の発振回
路は、時計動作用の基準クロックなどに使われる。上述
のマイクロコンピュータの発振回路は、主にシステムク
ロック生成用以外に使われる発振回路である。マイクロ
コンピュータを使用するニーす−においては、システム
構成上、この発振回路を使用しない場合があり、この時
、第１の発振子接続端子は汎用入力端子として使うこと
ができる様になっている。
数内蔵し、そのうち１つの発振回路はマイクロコンピュ
ータのシステムクロックとして使われ、その他の発振回
路は、時計動作用の基準クロックなどに使われる。上述
のマイクロコンピュータの発振回路は、主にシステムク
ロック生成用以外に使われる発振回路である。マイクロ
コンピュータを使用するニーす−においては、システム
構成上、この発振回路を使用しない場合があり、この時
、第１の発振子接続端子は汎用入力端子として使うこと
ができる様になっている。
上述した従来のマイクロコンピュータの発振回路は、発
振回路を使用しない時には、第１の発振子接続端子は汎
用入力端子として使うことができるが、第２の発振子接
続端子は開放状態にしなければならないので、特にシン
グルチップマイクロコンピュータでは、端子数が制限さ
れている状況の中で、未使用の端子となってしまい、端
子が無駄になるという欠点がある。
振回路を使用しない時には、第１の発振子接続端子は汎
用入力端子として使うことができるが、第２の発振子接
続端子は開放状態にしなければならないので、特にシン
グルチップマイクロコンピュータでは、端子数が制限さ
れている状況の中で、未使用の端子となってしまい、端
子が無駄になるという欠点がある。
本発明の目的は、発振端子を汎用入出力端子として利用
できるマイクロコンピュータを提供することにある。
できるマイクロコンピュータを提供することにある。
本発明のマイクロコンピュータの発振回路は、クロック
ド・インバータと、帰還抵抗と、帰還抵抗を切り離すス
イッチ回路と、クロックド・インバータ及び前記スイッ
チ回路を制御するモードレジスタと、入力バッファと出
力バッファと出力データラッチと大圧力切換えモードレ
ジスタとを有している。
ド・インバータと、帰還抵抗と、帰還抵抗を切り離すス
イッチ回路と、クロックド・インバータ及び前記スイッ
チ回路を制御するモードレジスタと、入力バッファと出
力バッファと出力データラッチと大圧力切換えモードレ
ジスタとを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１の発振
子接続端子×１は、クロックド・インバータ３の入力に
接続され、クロックド・インバータ３の出力は、第２の
発振子接続端子×２に接続される。帰還抵抗６はＰ−チ
ャンネルＭＯ３ＦＥＴ４とＮ−チャンネルＭＯ８ＦＥＴ
５により形成される０ＭＯ８）ランスファゲートと直列
に第１の発振子接続端子×１と第２の発振子接続端子×
２との間に接続される。クロックド・インバータ３の出
力は、波形成形用インバータ９及び１ｏを通して発振出
力信号ＣＬＫとして出力される。
子接続端子×１は、クロックド・インバータ３の入力に
接続され、クロックド・インバータ３の出力は、第２の
発振子接続端子×２に接続される。帰還抵抗６はＰ−チ
ャンネルＭＯ３ＦＥＴ４とＮ−チャンネルＭＯ８ＦＥＴ
５により形成される０ＭＯ８）ランスファゲートと直列
に第１の発振子接続端子×１と第２の発振子接続端子×
２との間に接続される。クロックド・インバータ３の出
力は、波形成形用インバータ９及び１ｏを通して発振出
力信号ＣＬＫとして出力される。
発振回路を使用する時は、モードレジスタ７にハイレベ
ルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ５
のゲート端子にはハイレベルが入力され、Ｐ−チャンネ
ルＭＯ８ＦＥＴ４のゲート端子にはロウレベルが入力さ
れる。従って、Ｎ−チャンネルＭＯ８ＦＥＴ５とＰ−チ
ャンネルＭＯ８ＦＥＴ４が共にオン状態となり、かつク
ロックド・インバータ３がインバータとして動作状態と
なり、発振回路が動作状態となる。
ルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ５
のゲート端子にはハイレベルが入力され、Ｐ−チャンネ
ルＭＯ８ＦＥＴ４のゲート端子にはロウレベルが入力さ
れる。従って、Ｎ−チャンネルＭＯ８ＦＥＴ５とＰ−チ
ャンネルＭＯ８ＦＥＴ４が共にオン状態となり、かつク
ロックド・インバータ３がインバータとして動作状態と
なり、発振回路が動作状態となる。
発振回路を使用しない時は、モードレジスタ７にロウレ
ベルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ
５のゲート端子にはロウレベルが入力され、Ｐ−チャン
ネルＭＯ８ＦＥＴ４のゲート端子にはハイレベルが入力
される。従って、Ｎ−チャンネルＭＯ８ＦＥＴ５とＰ−
チャンネルＭＯ８ＦＥＴ４が共にオフ状態となり、かつ
、クロックド・インバータ３が非動作状態となり、発振
回路が非動作状態となる。
ベルを書き込む。この時、Ｎ−チャンネルＭＯ８ＦＥＴ
５のゲート端子にはロウレベルが入力され、Ｐ−チャン
ネルＭＯ８ＦＥＴ４のゲート端子にはハイレベルが入力
される。従って、Ｎ−チャンネルＭＯ８ＦＥＴ５とＰ−
チャンネルＭＯ８ＦＥＴ４が共にオフ状態となり、かつ
、クロックド・インバータ３が非動作状態となり、発振
回路が非動作状態となる。
第２図に、クロックドインバータのＭＯ３ＦＥＴレベル
の回路構成図を示す。制御信号Ｃがハイレベルかつ、て
がロウレベルの時、クロックドインバータの出力ＯＵＴ
は入力信号ＩＮの反転レベルが圧力され、すなわち、イ
ンバータとしての動作状態となる。制御信号Ｃがロウレ
ベルかつ、てがハイレベルの時、クロックドインバータ
の出力ＯＵＴは、入力信号ＩＮの値にかかわらず、常に
ハイ・インピーダンス状態となる。
の回路構成図を示す。制御信号Ｃがハイレベルかつ、て
がロウレベルの時、クロックドインバータの出力ＯＵＴ
は入力信号ＩＮの反転レベルが圧力され、すなわち、イ
ンバータとしての動作状態となる。制御信号Ｃがロウレ
ベルかつ、てがハイレベルの時、クロックドインバータ
の出力ＯＵＴは、入力信号ＩＮの値にかかわらず、常に
ハイ・インピーダンス状態となる。
第１図において、モードレジスタ７にロウレベルを書き
込み、発振回路を非動作状態にした場合、第１の発振子
接続端子×１と、第２の発振子接続端子×２は共に電気
的に切り離された状態となる。
込み、発振回路を非動作状態にした場合、第１の発振子
接続端子×１と、第２の発振子接続端子×２は共に電気
的に切り離された状態となる。
第１の発振子接続端子×１は入力バッファとなるインバ
ータ１１に入力され、インバータ１１の出力はインバー
タ１２の入力に接続され、インバータ１２の出力は、バ
スドライバ１３の入力に接続される。第１の発振子接続
端子×１１に入力される値は、×１端子のリード信号ａ
がアクティブになると、内部バス２１へ出力される。
ータ１１に入力され、インバータ１１の出力はインバー
タ１２の入力に接続され、インバータ１２の出力は、バ
スドライバ１３の入力に接続される。第１の発振子接続
端子×１１に入力される値は、×１端子のリード信号ａ
がアクティブになると、内部バス２１へ出力される。
入出力モードレジスタ１７にハイレベルを書き込むと、
出力バッファ１６がアクティブとなり第１の発振子接続
端子×１は出力端子となり、出力データラッチ１８に書
き込まれた値を、第１の発振子接続端子×１に出力する
。この様にして、発振回路を使用しない時には、第１の
発振子接続端子×１を汎用入出力端子として使用可能と
なる。
出力バッファ１６がアクティブとなり第１の発振子接続
端子×１は出力端子となり、出力データラッチ１８に書
き込まれた値を、第１の発振子接続端子×１に出力する
。この様にして、発振回路を使用しない時には、第１の
発振子接続端子×１を汎用入出力端子として使用可能と
なる。
同様に、第２の発振子接続端子×２も汎用入出力端子と
して使用可能となる。また、第１の発振子接続端子×１
と第２の発振子接続端子×２は、独立な入出力端子とす
ることができる。
して使用可能となる。また、第１の発振子接続端子×１
と第２の発振子接続端子×２は、独立な入出力端子とす
ることができる。
第３図は本発明の第２の実施例の回路図である。
本実施例は、第１の実施例に対して発振回路を使用する
かしないかを指定するモードレジスタを、マスク切り換
えによりハイレベルまたはロウレベルを指定する様にし
たものである。
かしないかを指定するモードレジスタを、マスク切り換
えによりハイレベルまたはロウレベルを指定する様にし
たものである。
マスク切り換えとは、ＬＳＩ製造工程におけるとを利用
して、ＬＳＩ上にユーザー指定の回路状態をハードウェ
ア的に作り込むことである。
して、ＬＳＩ上にユーザー指定の回路状態をハードウェ
ア的に作り込むことである。
シングルチップマイクロコンピュータに内蔵されるユー
ザープログラムＲＯＭは、このマスク切り換えにより実
現されている。この工程を利用して発振回路を使用する
かしないかの指定をハードウェア的に実現することがで
きる。
ザープログラムＲＯＭは、このマスク切り換えにより実
現されている。この工程を利用して発振回路を使用する
かしないかの指定をハードウェア的に実現することがで
きる。
例えば、マスク切り換えスイッチ５２を電源レベル５３
に固定した場合、Ｎ−チャンネルＭＯ３ＦＥＴ３５のゲ
ートにはハイレベルが入力され、Ｐ−チャンネルＭＯ８
ＦＥＴ３４のゲートにはロウレベルが入力され、それぞ
れのＦＥＴがオン状態となる。さらに、クロックドイン
バータ３３はインバータとしての動作状態となる。従っ
て、発振回路として動作状態となる。
に固定した場合、Ｎ−チャンネルＭＯ３ＦＥＴ３５のゲ
ートにはハイレベルが入力され、Ｐ−チャンネルＭＯ８
ＦＥＴ３４のゲートにはロウレベルが入力され、それぞ
れのＦＥＴがオン状態となる。さらに、クロックドイン
バータ３３はインバータとしての動作状態となる。従っ
て、発振回路として動作状態となる。
マスク切り換えスイッチ５２をＧＮＤレベル５４に固定
した場合に、発振回路として非動作状態となる。この時
、第１の発振子接続端子×１と第２の発振子接続端子×
２は独立に汎用入出力端子として使用可能となる。
した場合に、発振回路として非動作状態となる。この時
、第１の発振子接続端子×１と第２の発振子接続端子×
２は独立に汎用入出力端子として使用可能となる。
本実施例では、発振回路を使用するかしないかを指定す
るモードレジスタが不要となるので、ソフトウェアによ
り指定する必要がなく、また回路が第１の実施例に比べ
て簡略されるので、レイアウド面積を小さくすることが
できるという利点がある。
るモードレジスタが不要となるので、ソフトウェアによ
り指定する必要がなく、また回路が第１の実施例に比べ
て簡略されるので、レイアウド面積を小さくすることが
できるという利点がある。
以上説明したように本発明は、発振回路を使用しない時
には、発振回路を構成するすべての素子をインアクティ
ブ状態にすることにより、発振子接続端子を汎用大圧力
端子として利用できる効果がある。
には、発振回路を構成するすべての素子をインアクティ
ブ状態にすることにより、発振子接続端子を汎用大圧力
端子として利用できる効果がある。
第１図は本発明の一実施例の回路図、第２図はクロック
ドインバータのトランジスタレベルの回路図、第３図は
本発明の第２の実施例の回路図、第４図は従来のマイク
ロコンピュータの発振回路の回路図、第５図は外付けの
発振子を含めた発振回路の一般的な回路構成図である。 ３．３３・・・・・・クロックドインバータ、４，２２
゜２３．３４，６４・・・・・・Ｐ−チャンネルＭＯ８
ＦＥＴ、５，２４，２５，３５．６５・・・・・・Ｎ−
チャンネルＭＯ８ＦＥＴ、６，３６，６６．８４・・・
・・・帰還抵抗、７，６７・・・・・・発振回路モード
レジスタ、８．９，１０，１１，１２，３９，４０，４
１゜４２．６３，６８，６９，７０，７１，８３，８９
゜９０・・・・・・インバータ、１３，１４，４３．４
４゜７２・・・・・・バスドライバ、１５，１６，４５
．４６・・・・・・出力バッファ、１７，２０，４７，
５ｆ）・・・・・・入出力切り換えモードレジスタ、１
８，１９，４８゜４９・・・・・・出力データラッチ、
２１，５１．７３・・・・・・内部バス、２６．５３・
・・・・・電源電位、２７，５４゜８８・・・・・・Ｇ
ＮＤ電位、５２・・・・・・マスク切り換えスイッチ、
８５・・・・・・発振子、８６．８７・・・・・・コン
デンサ、９１・・・・・・マイクロコンピュータ。 代理人 弁理士 内 原 晋 刀 １ 履 ＮＤ 刀２圓 肩 ３ 図 ＣＬＫ 躬４ 図
ドインバータのトランジスタレベルの回路図、第３図は
本発明の第２の実施例の回路図、第４図は従来のマイク
ロコンピュータの発振回路の回路図、第５図は外付けの
発振子を含めた発振回路の一般的な回路構成図である。 ３．３３・・・・・・クロックドインバータ、４，２２
゜２３．３４，６４・・・・・・Ｐ−チャンネルＭＯ８
ＦＥＴ、５，２４，２５，３５．６５・・・・・・Ｎ−
チャンネルＭＯ８ＦＥＴ、６，３６，６６．８４・・・
・・・帰還抵抗、７，６７・・・・・・発振回路モード
レジスタ、８．９，１０，１１，１２，３９，４０，４
１゜４２．６３，６８，６９，７０，７１，８３，８９
゜９０・・・・・・インバータ、１３，１４，４３．４
４゜７２・・・・・・バスドライバ、１５，１６，４５
．４６・・・・・・出力バッファ、１７，２０，４７，
５ｆ）・・・・・・入出力切り換えモードレジスタ、１
８，１９，４８゜４９・・・・・・出力データラッチ、
２１，５１．７３・・・・・・内部バス、２６．５３・
・・・・・電源電位、２７，５４゜８８・・・・・・Ｇ
ＮＤ電位、５２・・・・・・マスク切り換えスイッチ、
８５・・・・・・発振子、８６．８７・・・・・・コン
デンサ、９１・・・・・・マイクロコンピュータ。 代理人 弁理士 内 原 晋 刀 １ 履 ＮＤ 刀２圓 肩 ３ 図 ＣＬＫ 躬４ 図
Claims (1)
- 【特許請求の範囲】 １、発振回路と、前記発振回路の動作の許可・禁止を制
御する手段と、前記発振回路の第１及び第２の発振子接
続端子と、前記第１及び第２の発振子接続端子を入出力
端子とする第１及び第２の入出力回路とを含むことを特
徴とするマイクロコンピュータ。 ２、前記発振回路の動作の許可・禁止を制御する手段を
マスク切換えとしたことを特徴とする請求項１記載のマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297403A JPH04169983A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297403A JPH04169983A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169983A true JPH04169983A (ja) | 1992-06-17 |
Family
ID=17846052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297403A Pending JPH04169983A (ja) | 1990-11-02 | 1990-11-02 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071841A (ja) * | 2009-09-28 | 2011-04-07 | Renesas Electronics Corp | 半導体装置、及びその制御方法 |
| JP2014057197A (ja) * | 2012-09-12 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
-
1990
- 1990-11-02 JP JP2297403A patent/JPH04169983A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071841A (ja) * | 2009-09-28 | 2011-04-07 | Renesas Electronics Corp | 半導体装置、及びその制御方法 |
| US8816789B2 (en) | 2009-09-28 | 2014-08-26 | Renesas Electronics Corporation | Oscillator and input-output device and method of controlling the same |
| JP2014057197A (ja) * | 2012-09-12 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
| US9281804B2 (en) | 2012-09-12 | 2016-03-08 | Renesas Electronics Corporation | Semiconductor device with amplification circuit and output buffer circuit coupled to terminal |
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