JPH07135449A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH07135449A JPH07135449A JP5282431A JP28243193A JPH07135449A JP H07135449 A JPH07135449 A JP H07135449A JP 5282431 A JP5282431 A JP 5282431A JP 28243193 A JP28243193 A JP 28243193A JP H07135449 A JPH07135449 A JP H07135449A
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- JP
- Japan
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- inverter
- input
- signal
- output signal
- flip
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Abstract
(57)【要約】 （修正有）
【目的】構成するトランジスタ数を減らし、半導体集積
回路全体で使用するゲート数を減らすことにより、半導
体集積回路の消費電力を減らし、チップ面積を小さくす
る。 【構成】第１、第２の論理ゲート２６，２８と、第１の
スイッチ素子２０と、第１の論理ゲート２６の出力端と
第２の論理ゲート２８の入力端間に設けられた第２のス
イッチ素子２４と、第３のスイッチ素子２２とを有する
マスタ側ラッチ１２と、マスタ側ラッチ１２と共有され
る第２の論理ゲート２８および第２のスイッチ素子２４
と、第３の論理ゲート３２と、第４のスイッチ素子３０
とを有するスレーブ側ラッチ１４とを備え、第２の論理
ゲート２８が、クロック信号が一方の電位である場合は
マスタ側ラッチ１２の論理ゲートとして機能し、クロッ
ク信号が他方の電位である場合はスレーブ側ラッチ１４
の論理ゲートとして機能するように第２のスイッチ素子
２４により制御される。
回路全体で使用するゲート数を減らすことにより、半導
体集積回路の消費電力を減らし、チップ面積を小さくす
る。 【構成】第１、第２の論理ゲート２６，２８と、第１の
スイッチ素子２０と、第１の論理ゲート２６の出力端と
第２の論理ゲート２８の入力端間に設けられた第２のス
イッチ素子２４と、第３のスイッチ素子２２とを有する
マスタ側ラッチ１２と、マスタ側ラッチ１２と共有され
る第２の論理ゲート２８および第２のスイッチ素子２４
と、第３の論理ゲート３２と、第４のスイッチ素子３０
とを有するスレーブ側ラッチ１４とを備え、第２の論理
ゲート２８が、クロック信号が一方の電位である場合は
マスタ側ラッチ１２の論理ゲートとして機能し、クロッ
ク信号が他方の電位である場合はスレーブ側ラッチ１４
の論理ゲートとして機能するように第２のスイッチ素子
２４により制御される。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップ回路
に関し、特に、使用するトランジスタ数を削減したフリ
ップフロップ回路に関する。
に関し、特に、使用するトランジスタ数を削減したフリ
ップフロップ回路に関する。
【０００２】
【従来の技術】フリップフロップは半導体集積回路を構
成する上で欠くことのできない素子の一つであるから、
半導体集積回路において使用されているフリップフロッ
プの個数は、半導体集積回路を構成する全ゲート数に比
例して増加すると考えられる場合がある。従って、フリ
ップフロップを構成するためのゲート数を削減すること
ができれば、半導体集積回路を構成する全ゲート数を削
減することもできる。さらに、ゲート数が削減できれば
消費電力も減少することができ、チップ面積を小さくす
ることもできるため、フリップフロップを構成するため
のゲート数を削減することは重要な課題となっている。
成する上で欠くことのできない素子の一つであるから、
半導体集積回路において使用されているフリップフロッ
プの個数は、半導体集積回路を構成する全ゲート数に比
例して増加すると考えられる場合がある。従って、フリ
ップフロップを構成するためのゲート数を削減すること
ができれば、半導体集積回路を構成する全ゲート数を削
減することもできる。さらに、ゲート数が削減できれば
消費電力も減少することができ、チップ面積を小さくす
ることもできるため、フリップフロップを構成するため
のゲート数を削減することは重要な課題となっている。
【０００３】図４に従来のフリップフロップ回路の構成
回路図を示す。以下に、その構成と動作を説明する。図
４に示すフリップフロップ回路５０は、マスタ側ラッチ
５２と、スレーブ側ラッチ５４と、クロック・ドライバ
用のインバータ５６、５８とから構成されている。
回路図を示す。以下に、その構成と動作を説明する。図
４に示すフリップフロップ回路５０は、マスタ側ラッチ
５２と、スレーブ側ラッチ５４と、クロック・ドライバ
用のインバータ５６、５８とから構成されている。
【０００４】ここで、マスタ側ラッチ５２は、トランス
ファゲート６０、６２とインバータ６４、６６から構成
されており、データ入力信号Ｄはトランスファゲート６
０の入力側の端子に入力され、トランスファゲート６０
の出力側の端子は、インバータ６４の入力端子に入力さ
れ、インバータ６４の出力信号はマスタ側ラッチ５２の
反転出力信号となっている。また、インバータ６４の出
力信号は同時にインバータ６６の入力端子に入力され、
インバータ６６の出力端子はトランスファゲート６２の
入力側の端子に入力され、トランスファゲート６２の出
力側の端子は、インバータ６４の入力端子に入力されて
いる。
ファゲート６０、６２とインバータ６４、６６から構成
されており、データ入力信号Ｄはトランスファゲート６
０の入力側の端子に入力され、トランスファゲート６０
の出力側の端子は、インバータ６４の入力端子に入力さ
れ、インバータ６４の出力信号はマスタ側ラッチ５２の
反転出力信号となっている。また、インバータ６４の出
力信号は同時にインバータ６６の入力端子に入力され、
インバータ６６の出力端子はトランスファゲート６２の
入力側の端子に入力され、トランスファゲート６２の出
力側の端子は、インバータ６４の入力端子に入力されて
いる。
【０００５】同様に、スレーブ側ラッチ５４は、トラン
スファゲート６８、７０とインバータ７２、７４から構
成されており、マスタ側ラッチ５２の反転出力信号はト
ランスファゲート６８の入力側の端子に入力され、トラ
ンスファゲート６８の出力側の端子は、インバータ７２
の入力端子に入力され、インバータ７２の出力信号はデ
ータ出力信号Ｑとなっている。また、インバータ７２の
出力信号は同時にインバータ７４の入力端子に入力さ
れ、インバータ７４の出力信号は反転データ出力信号Ｑ
Ｎとなっている。また、インバータ７４の出力信号は同
時にトランスファゲート７０の入力側の端子に入力さ
れ、トランスファゲート７０の出力側の端子は、インバ
ータ７２の入力端子に入力されている。
スファゲート６８、７０とインバータ７２、７４から構
成されており、マスタ側ラッチ５２の反転出力信号はト
ランスファゲート６８の入力側の端子に入力され、トラ
ンスファゲート６８の出力側の端子は、インバータ７２
の入力端子に入力され、インバータ７２の出力信号はデ
ータ出力信号Ｑとなっている。また、インバータ７２の
出力信号は同時にインバータ７４の入力端子に入力さ
れ、インバータ７４の出力信号は反転データ出力信号Ｑ
Ｎとなっている。また、インバータ７４の出力信号は同
時にトランスファゲート７０の入力側の端子に入力さ
れ、トランスファゲート７０の出力側の端子は、インバ
ータ７２の入力端子に入力されている。
【０００６】また、クロック信号ＣＫはインバータ５６
の入力端子に入力され、インバータ５６の出力信号はク
ロック反転信号φｎとなっている。また、インバータ５
６の出力信号はインバータ５８の入力端子に入力され、
インバータ５８の出力信号はクロック正転信号φとなっ
ている。
の入力端子に入力され、インバータ５６の出力信号はク
ロック反転信号φｎとなっている。また、インバータ５
６の出力信号はインバータ５８の入力端子に入力され、
インバータ５８の出力信号はクロック正転信号φとなっ
ている。
【０００７】なお、トランスファゲート６０およびトラ
ンスファゲート７０のＰチャネルトランジスタ側のゲー
トおよびＮチャネルトランジスタ側のゲートには、それ
ぞれクロック正転信号φおよびクロック反転信号φｎが
入力され、クロック正転信号φがＬＯＷレベル、かつ、
クロック反転信号φｎがＨＩＧＨレベルの場合に、即
ち、クロック信号ＣＫがＬＯＷレベルの場合にオン（Ｏ
Ｎ）となる。同様に、トランスファゲート６２およびト
ランスファゲート６８のＰチャネルトランジスタ側のゲ
ートおよびＮチャネルトランジスタ側のゲートには、そ
れぞれクロック反転信号φｎおよびクロック正転信号φ
が入力され、クロック反転信号φｎがＬＯＷレベル、か
つ、クロック正転信号φがＨＩＧＨレベルの場合に、即
ち、クロック信号ＣＫがＨＩＧＨレベルの場合にオン
（ＯＮ）となる。
ンスファゲート７０のＰチャネルトランジスタ側のゲー
トおよびＮチャネルトランジスタ側のゲートには、それ
ぞれクロック正転信号φおよびクロック反転信号φｎが
入力され、クロック正転信号φがＬＯＷレベル、かつ、
クロック反転信号φｎがＨＩＧＨレベルの場合に、即
ち、クロック信号ＣＫがＬＯＷレベルの場合にオン（Ｏ
Ｎ）となる。同様に、トランスファゲート６２およびト
ランスファゲート６８のＰチャネルトランジスタ側のゲ
ートおよびＮチャネルトランジスタ側のゲートには、そ
れぞれクロック反転信号φｎおよびクロック正転信号φ
が入力され、クロック反転信号φｎがＬＯＷレベル、か
つ、クロック正転信号φがＨＩＧＨレベルの場合に、即
ち、クロック信号ＣＫがＨＩＧＨレベルの場合にオン
（ＯＮ）となる。
【０００８】図４に示す従来のフリップフロップ５０の
動作を説明する。図４において、データ入力信号ＤにＨ
ＩＧＨレベルが入力される場合の動作説明をするが、デ
ータ入力信号ＤにＬＯＷレベルが入力される場合も、各
部の電位は反転するが、そのタイミングは全く同じであ
る。
動作を説明する。図４において、データ入力信号ＤにＨ
ＩＧＨレベルが入力される場合の動作説明をするが、デ
ータ入力信号ＤにＬＯＷレベルが入力される場合も、各
部の電位は反転するが、そのタイミングは全く同じであ
る。
【０００９】まず、クロック信号ＣＫがＨＩＧＨレベル
からＬＯＷレベルに変化した時、トランスファゲート６
０はオン（ＯＮ）となるから、データ入力信号ＤのＨＩ
ＧＨレベルがインバータ６４の入力端子に入力され、そ
の出力信号、即ちマスタ側ラッチ５２の出力信号はＬＯ
Ｗレベルとなる。マスタ側ラッチ５２の出力信号は同時
にインバータ６６の入力端子に入力されているから、そ
の出力信号はＨＩＧＨレベルとなるが、トランスファゲ
ート６２はオフ（ＯＦＦ）となるから、インバータ６６
の出力は遮断されている。また、トランスファゲート６
８はオフ（ＯＦＦ）となるから、スレーブ側ラッチ５４
の出力信号、即ちデータ出力信号Ｑおよび反転データ出
力信号ＱＮは変化しない。
からＬＯＷレベルに変化した時、トランスファゲート６
０はオン（ＯＮ）となるから、データ入力信号ＤのＨＩ
ＧＨレベルがインバータ６４の入力端子に入力され、そ
の出力信号、即ちマスタ側ラッチ５２の出力信号はＬＯ
Ｗレベルとなる。マスタ側ラッチ５２の出力信号は同時
にインバータ６６の入力端子に入力されているから、そ
の出力信号はＨＩＧＨレベルとなるが、トランスファゲ
ート６２はオフ（ＯＦＦ）となるから、インバータ６６
の出力は遮断されている。また、トランスファゲート６
８はオフ（ＯＦＦ）となるから、スレーブ側ラッチ５４
の出力信号、即ちデータ出力信号Ｑおよび反転データ出
力信号ＱＮは変化しない。
【００１０】次に、クロック信号ＣＫがＬＯＷレベルか
らＨＩＧＨレベルに変化した時、トランスファゲート６
０はオフ（ＯＦＦ）となるから、データ入力信号ＤのＨ
ＩＧＨレベルは遮断されるが、トランスファゲート６２
はオン（ＯＮ）となるから、インバータ６６の出力信号
のＨＩＧＨレベルがインバータ６４の入力端子に入力さ
れ、マスタ側ラッチ５２の出力信号としてＬＯＷレベル
が保持される。また、トランスファゲート６８はオン
（ＯＮ）となるから、マスタ側ラッチ５２の出力信号が
インバータ７２の入力端子に入力され、インバータ７２
の出力信号、即ちデータ出力信号ＱはＨＩＧＨレベルと
なる。データ出力信号Ｑは同時にインバータ７４の入力
端子に入力されているから、インバータ７４の出力信
号、即ち反転データ出力信号ＱＮはＬＯＷレベルとな
る。
らＨＩＧＨレベルに変化した時、トランスファゲート６
０はオフ（ＯＦＦ）となるから、データ入力信号ＤのＨ
ＩＧＨレベルは遮断されるが、トランスファゲート６２
はオン（ＯＮ）となるから、インバータ６６の出力信号
のＨＩＧＨレベルがインバータ６４の入力端子に入力さ
れ、マスタ側ラッチ５２の出力信号としてＬＯＷレベル
が保持される。また、トランスファゲート６８はオン
（ＯＮ）となるから、マスタ側ラッチ５２の出力信号が
インバータ７２の入力端子に入力され、インバータ７２
の出力信号、即ちデータ出力信号ＱはＨＩＧＨレベルと
なる。データ出力信号Ｑは同時にインバータ７４の入力
端子に入力されているから、インバータ７４の出力信
号、即ち反転データ出力信号ＱＮはＬＯＷレベルとな
る。
【００１１】次に、もう一度、クロック信号ＣＫがＨＩ
ＧＨレベルからＬＯＷレベルに変化した時、マスタ側ラ
ッチ５２は、入力されたデータ入力信号に従って前述の
様に動作する。また、スレーブ側ラッチ５４は、トラン
スファゲート６８がオフ（ＯＦＦ）となり、マスタ側ラ
ッチ５２の出力信号から遮断されると同時にトランスフ
ァゲート７０がオン（ＯＮ）となるから、反転データ出
力信号ＱＮのＬＯＷレベルがインバータ７２の入力端子
に入力され、データ出力信号Ｑおよび反転データ出力信
号ＱＮとして、それぞれＨＩＧＨレベルおよびＬＯＷレ
ベルが保持される。
ＧＨレベルからＬＯＷレベルに変化した時、マスタ側ラ
ッチ５２は、入力されたデータ入力信号に従って前述の
様に動作する。また、スレーブ側ラッチ５４は、トラン
スファゲート６８がオフ（ＯＦＦ）となり、マスタ側ラ
ッチ５２の出力信号から遮断されると同時にトランスフ
ァゲート７０がオン（ＯＮ）となるから、反転データ出
力信号ＱＮのＬＯＷレベルがインバータ７２の入力端子
に入力され、データ出力信号Ｑおよび反転データ出力信
号ＱＮとして、それぞれＨＩＧＨレベルおよびＬＯＷレ
ベルが保持される。
【００１２】前述の従来のフリップフロップ５０は、２
０個のトランジスタで構成されており、使用しているト
ランジスタ数が多いため、半導体集積回路全体としての
ゲート数の増加の要因の一つとなり、消費電力の増加や
半導体集積回路のチップ面積の増大となる問題点があ
る。さらに、前述の従来のフリップフロップ５０に初期
化の機能を付加する場合、例えばマスタ側ラッチ５２の
インバータ６４およびスレーブ側ラッチ５４のインバー
タ７２の両方を、例えばＮＡＮＤゲートまたはＮＯＲゲ
ート等に変更しなければならず、さらにゲート数の増加
につながるという問題点もある。
０個のトランジスタで構成されており、使用しているト
ランジスタ数が多いため、半導体集積回路全体としての
ゲート数の増加の要因の一つとなり、消費電力の増加や
半導体集積回路のチップ面積の増大となる問題点があ
る。さらに、前述の従来のフリップフロップ５０に初期
化の機能を付加する場合、例えばマスタ側ラッチ５２の
インバータ６４およびスレーブ側ラッチ５４のインバー
タ７２の両方を、例えばＮＡＮＤゲートまたはＮＯＲゲ
ート等に変更しなければならず、さらにゲート数の増加
につながるという問題点もある。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術の問題点を解消するために、フリップフロップ
を構成するトランジスタ数を減らし、半導体集積回路全
体で使用するゲート数を減らすことにより、半導体集積
回路の消費電力を減少することができ、チップ面積を小
さくすることのできるフリップフロップ回路を提供する
ことにある。
従来技術の問題点を解消するために、フリップフロップ
を構成するトランジスタ数を減らし、半導体集積回路全
体で使用するゲート数を減らすことにより、半導体集積
回路の消費電力を減少することができ、チップ面積を小
さくすることのできるフリップフロップ回路を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の論理ゲートと、第２の論理ゲート
と、入力端子と前記第１の論理ゲートの入力端間に設け
られた第１のスイッチ素子と、前記第１の論理ゲートの
出力端と前記第２の論理ゲートの入力端間に設けられた
第２のスイッチ素子と、前記第２の論理ゲートの出力端
と前記第１の論理ゲートの入力端間に設けられた第３の
スイッチ素子とを有するマスタ側ラッチと、前記マスタ
側ラッチと共有される前記第２の論理ゲートおよび前記
第２のスイッチ素子と、前記第２の論理ゲートの出力端
がその入力端に入力される第３の論理ゲートと、この第
３の論理ゲートの出力端と前記第２の論理ゲートの入力
端間に設けられた第４のスイッチ素子とを有するスレー
ブ側ラッチとを備え、前記第２の論理ゲートが、クロッ
ク信号が一方の電位である場合は前記マスタ側ラッチの
論理ゲートとして機能し、前記クロック信号が他方の電
位である場合は前記スレーブ側ラッチの論理ゲートとし
て機能するように前記第２のスイッチ素子により制御さ
れることを特徴とするフリップフロップ回路を提供する
ものである。また、前記第２の論理ゲートが、制御信号
により前記マスタ側ラッチおよび前記スレーブ側ラッチ
を初期状態に設定することができるのが好ましい。
に、本発明は、第１の論理ゲートと、第２の論理ゲート
と、入力端子と前記第１の論理ゲートの入力端間に設け
られた第１のスイッチ素子と、前記第１の論理ゲートの
出力端と前記第２の論理ゲートの入力端間に設けられた
第２のスイッチ素子と、前記第２の論理ゲートの出力端
と前記第１の論理ゲートの入力端間に設けられた第３の
スイッチ素子とを有するマスタ側ラッチと、前記マスタ
側ラッチと共有される前記第２の論理ゲートおよび前記
第２のスイッチ素子と、前記第２の論理ゲートの出力端
がその入力端に入力される第３の論理ゲートと、この第
３の論理ゲートの出力端と前記第２の論理ゲートの入力
端間に設けられた第４のスイッチ素子とを有するスレー
ブ側ラッチとを備え、前記第２の論理ゲートが、クロッ
ク信号が一方の電位である場合は前記マスタ側ラッチの
論理ゲートとして機能し、前記クロック信号が他方の電
位である場合は前記スレーブ側ラッチの論理ゲートとし
て機能するように前記第２のスイッチ素子により制御さ
れることを特徴とするフリップフロップ回路を提供する
ものである。また、前記第２の論理ゲートが、制御信号
により前記マスタ側ラッチおよび前記スレーブ側ラッチ
を初期状態に設定することができるのが好ましい。
【００１５】
【発明の作用】本発明のフリップフロップ回路は、マス
タ側ラッチおよびスレーブ側ラッチのスイッチ素子およ
び論理ゲートの一部を共有することにより、フリップフ
ロップを構成するゲート数を減らすことができる。さら
に、本発明のフリップフロップに初期化の機能を付加す
る場合にも、従来のフリップフロップに初期化の機能を
付加する場合と比較して、半分のゲート数を追加するだ
けで実現することができ、半導体集積回路全体で使用す
るゲート数を極力減らすことができるので、半導体集積
回路全体の消費電力を減少することができ、さらに、チ
ップ面積を小さくすることもできる。
タ側ラッチおよびスレーブ側ラッチのスイッチ素子およ
び論理ゲートの一部を共有することにより、フリップフ
ロップを構成するゲート数を減らすことができる。さら
に、本発明のフリップフロップに初期化の機能を付加す
る場合にも、従来のフリップフロップに初期化の機能を
付加する場合と比較して、半分のゲート数を追加するだ
けで実現することができ、半導体集積回路全体で使用す
るゲート数を極力減らすことができるので、半導体集積
回路全体の消費電力を減少することができ、さらに、チ
ップ面積を小さくすることもできる。
【００１６】
【実施例】本発明のフリップフロップ回路を、添付の図
面に示す好適実施例に基づいて詳細に説明する。図１
に、本発明のフリップフロップ回路の一実施例の構成回
路図を示す。図１のフリップフロップ回路１０は、マス
タ側ラッチ１２と、スレーブ側ラッチ１４と、クロック
・ドライバ用のインバータ１６、１８とから構成されて
いる。
面に示す好適実施例に基づいて詳細に説明する。図１
に、本発明のフリップフロップ回路の一実施例の構成回
路図を示す。図１のフリップフロップ回路１０は、マス
タ側ラッチ１２と、スレーブ側ラッチ１４と、クロック
・ドライバ用のインバータ１６、１８とから構成されて
いる。
【００１７】ここで、マスタ側ラッチ１２は、トランス
ファゲート２０、２２、２４と、インバータ２６、２８
から構成されており、データ入力信号Ｄはトランスファ
ゲート２０の入力側の端子に入力され、トランスファゲ
ート２０の出力側の端子は、インバータ２６の入力端子
に入力されている。そして、インバータ２６の出力端子
はトランスファゲート２４の入力側の端子に入力され、
トランスファゲート２４の出力側の端子はインバータ２
８の入力端子に入力されている。インバータ２８の出力
信号はトランスファゲート２２の入力側の端子に入力さ
れ、トランスファゲート２２の出力側の端子は、インバ
ータ２６の入力端子に入力されている。
ファゲート２０、２２、２４と、インバータ２６、２８
から構成されており、データ入力信号Ｄはトランスファ
ゲート２０の入力側の端子に入力され、トランスファゲ
ート２０の出力側の端子は、インバータ２６の入力端子
に入力されている。そして、インバータ２６の出力端子
はトランスファゲート２４の入力側の端子に入力され、
トランスファゲート２４の出力側の端子はインバータ２
８の入力端子に入力されている。インバータ２８の出力
信号はトランスファゲート２２の入力側の端子に入力さ
れ、トランスファゲート２２の出力側の端子は、インバ
ータ２６の入力端子に入力されている。
【００１８】また、スレーブ側ラッチ１４は、トランス
ファゲート２４、３０と、インバータ２８、３２から構
成されており、マスタ側ラッチ１２のインバータ２６の
出力信号はトランスファゲート２４の入力側の端子に入
力され、トランスファゲート２４の出力側の端子はイン
バータ２８の入力端子に入力されている。そして、イン
バータ２８の出力信号はデータ出力信号Ｑであると同時
に、インバータ３２の入力端子に入力され、インバータ
３２の出力信号は反転データ出力信号ＱＮとなってい
る。また、インバータ３２の出力信号はトランスファゲ
ート３０の入力側の端子に入力され、トランスファゲー
ト３０の出力側の端子は、インバータ２８の入力端子に
入力されている。なお、図１に示すように、インバータ
２８およびトランスファゲート２４は、マスタ側ラッチ
１２およびスレーブ側ラッチ１４に共有されている。
ファゲート２４、３０と、インバータ２８、３２から構
成されており、マスタ側ラッチ１２のインバータ２６の
出力信号はトランスファゲート２４の入力側の端子に入
力され、トランスファゲート２４の出力側の端子はイン
バータ２８の入力端子に入力されている。そして、イン
バータ２８の出力信号はデータ出力信号Ｑであると同時
に、インバータ３２の入力端子に入力され、インバータ
３２の出力信号は反転データ出力信号ＱＮとなってい
る。また、インバータ３２の出力信号はトランスファゲ
ート３０の入力側の端子に入力され、トランスファゲー
ト３０の出力側の端子は、インバータ２８の入力端子に
入力されている。なお、図１に示すように、インバータ
２８およびトランスファゲート２４は、マスタ側ラッチ
１２およびスレーブ側ラッチ１４に共有されている。
【００１９】なお、トランスファゲート２０、２２、２
４、３０の各ゲート端子への入力信号は、図４に示す従
来のフリップフロップ回路５０のトランスファゲート６
０、６２、６８、７０の各ゲート端子への入力信号と全
く同一であるから、その説明は省略する。従って、トラ
ンスファゲート２０および３０はクロック信号ＣＫがＬ
ＯＷレベルの場合にオン（ＯＮ）となり、同様に、トラ
ンスファゲート２２および２４はクロック信号ＣＫがＨ
ＩＧＨレベルの場合にオン（ＯＮ）となる。
４、３０の各ゲート端子への入力信号は、図４に示す従
来のフリップフロップ回路５０のトランスファゲート６
０、６２、６８、７０の各ゲート端子への入力信号と全
く同一であるから、その説明は省略する。従って、トラ
ンスファゲート２０および３０はクロック信号ＣＫがＬ
ＯＷレベルの場合にオン（ＯＮ）となり、同様に、トラ
ンスファゲート２２および２４はクロック信号ＣＫがＨ
ＩＧＨレベルの場合にオン（ＯＮ）となる。
【００２０】次に、図１に示す本発明のフリップフロッ
プ１０の動作を説明する。図１においては、まずデータ
入力信号ＤにＨＩＧＨレベルが入力される場合について
の動作説明をするが、データ入力信号ＤにＬＯＷレベル
が入力される場合も、各部の電位は反転するだけで、そ
のタイミングは全く同じである。なお、図１において、
インバータ２６はインバータ２８よりもドライブ能力が
大きいものとする必要がある。
プ１０の動作を説明する。図１においては、まずデータ
入力信号ＤにＨＩＧＨレベルが入力される場合について
の動作説明をするが、データ入力信号ＤにＬＯＷレベル
が入力される場合も、各部の電位は反転するだけで、そ
のタイミングは全く同じである。なお、図１において、
インバータ２６はインバータ２８よりもドライブ能力が
大きいものとする必要がある。
【００２１】まず、クロック信号ＣＫがＨＩＧＨレベル
からＬＯＷレベルに変化した時、トランスファゲート２
０はオン（ＯＮ）となるから、データ入力信号ＤのＨＩ
ＧＨレベルがインバータ２６の入力端子に入力され、そ
の出力信号はＬＯＷレベルとなる。一方、トランスファ
ゲート２４はオフ（ＯＦＦ）となるから、その出力は遮
断されており、データ出力信号Ｑおよび反転データ出力
信号ＱＮは変化しない。
からＬＯＷレベルに変化した時、トランスファゲート２
０はオン（ＯＮ）となるから、データ入力信号ＤのＨＩ
ＧＨレベルがインバータ２６の入力端子に入力され、そ
の出力信号はＬＯＷレベルとなる。一方、トランスファ
ゲート２４はオフ（ＯＦＦ）となるから、その出力は遮
断されており、データ出力信号Ｑおよび反転データ出力
信号ＱＮは変化しない。
【００２２】次に、クロック信号ＣＫがＬＯＷレベルか
らＨＩＧＨレベルに変化した時、トランスファゲート２
０はオフ（ＯＦＦ）となるから、データ入力信号ＤのＨ
ＩＧＨレベルは遮断される。トランスファゲート２２お
よび２４はオン（ＯＮ）となるから、インバータ２６の
出力信号がインバータ２８の入力端子に入力され、イン
バータ２８の出力信号がインバータ２６の入力端子に入
力されるが、前述の様にインバータ２６はインバータ２
８よりドライブ能力が大きいから、仮にインバータ２８
の出力がＬＯＷレベルであったとしても、インバータ２
６のＬＯＷレベル出力が優先され、インバータ２８の出
力信号はＨＩＧＨレベルに変化する。即ち、データ出力
信号ＱはＨＩＧＨレベルとなり、また、データ出力信号
Ｑは同時にインバータ３２の入力端子に入力されている
から、その出力信号、即ち反転データ出力信号ＱＮはＬ
ＯＷレベルとなる。
らＨＩＧＨレベルに変化した時、トランスファゲート２
０はオフ（ＯＦＦ）となるから、データ入力信号ＤのＨ
ＩＧＨレベルは遮断される。トランスファゲート２２お
よび２４はオン（ＯＮ）となるから、インバータ２６の
出力信号がインバータ２８の入力端子に入力され、イン
バータ２８の出力信号がインバータ２６の入力端子に入
力されるが、前述の様にインバータ２６はインバータ２
８よりドライブ能力が大きいから、仮にインバータ２８
の出力がＬＯＷレベルであったとしても、インバータ２
６のＬＯＷレベル出力が優先され、インバータ２８の出
力信号はＨＩＧＨレベルに変化する。即ち、データ出力
信号ＱはＨＩＧＨレベルとなり、また、データ出力信号
Ｑは同時にインバータ３２の入力端子に入力されている
から、その出力信号、即ち反転データ出力信号ＱＮはＬ
ＯＷレベルとなる。
【００２３】次に、もう一度、クロック信号ＣＫがＨＩ
ＧＨレベルからＬＯＷレベルに変化した時、データ入力
信号に従ってインバータ２６は前述の様に動作するの
で、その説明は省略する。また、トランスファゲート２
４がオフ（ＯＦＦ）となり、インバータ２６の出力信号
から遮断されると同時にトランスファゲート３０がオン
（ＯＮ）となるから、反転データ出力信号ＱＮのＬＯＷ
レベルがインバータ２８の入力端子に入力され、データ
出力信号Ｑおよび反転データ出力信号ＱＮとして、それ
ぞれＨＩＧＨレベルおよびＬＯＷレベルが保持される。
ＧＨレベルからＬＯＷレベルに変化した時、データ入力
信号に従ってインバータ２６は前述の様に動作するの
で、その説明は省略する。また、トランスファゲート２
４がオフ（ＯＦＦ）となり、インバータ２６の出力信号
から遮断されると同時にトランスファゲート３０がオン
（ＯＮ）となるから、反転データ出力信号ＱＮのＬＯＷ
レベルがインバータ２８の入力端子に入力され、データ
出力信号Ｑおよび反転データ出力信号ＱＮとして、それ
ぞれＨＩＧＨレベルおよびＬＯＷレベルが保持される。
【００２４】以上詳細に説明したように、図示例の本発
明のフリップフロップ１０は、１８個のトランジスタで
構成されており、使用しているトランジスタ数を２個削
減したにもかかわらず、従来のフリップフロップ５０と
同一の機能を実現しているため、本発明のフリップフロ
ップ１０を使用すれば、半導体集積回路全体としてのゲ
ート数を減少することができ、消費電力の増加や半導体
集積回路のチップ面積が増大するという問題点を解決す
ることができる。また、本発明ではＨＳＰＩＣＥシミュ
レーションの結果から、インバータ２６はインバータ２
８に対して約１．５倍以上のドライブ能力があれば良い
ことを確認している。なお、図３に、クロック信号ＣＫ
の周波数を５０ＭＨｚ（１クロックの周期が２０ｎＳ）
に設定した場合の本発明のフリップフロップ１０の動作
を表すタイミングチャートを示す。
明のフリップフロップ１０は、１８個のトランジスタで
構成されており、使用しているトランジスタ数を２個削
減したにもかかわらず、従来のフリップフロップ５０と
同一の機能を実現しているため、本発明のフリップフロ
ップ１０を使用すれば、半導体集積回路全体としてのゲ
ート数を減少することができ、消費電力の増加や半導体
集積回路のチップ面積が増大するという問題点を解決す
ることができる。また、本発明ではＨＳＰＩＣＥシミュ
レーションの結果から、インバータ２６はインバータ２
８に対して約１．５倍以上のドライブ能力があれば良い
ことを確認している。なお、図３に、クロック信号ＣＫ
の周波数を５０ＭＨｚ（１クロックの周期が２０ｎＳ）
に設定した場合の本発明のフリップフロップ１０の動作
を表すタイミングチャートを示す。
【００２５】さらに、本発明のフリップフロップ１０に
初期化の機能を付加する場合、例えばマスタ側ラッチ１
２およびスレーブ側ラッチ１４に共有されているインバ
ータ２８を、例えばＮＡＮＤゲートまたはＮＯＲゲート
等に変更するだけでよく、従来例のフリップフロップ５
０の半分のゲート数で初期化の機能を実現することがで
きる。一例として、図１に示すフリップフロップ１０の
インバータ２８をＮＯＲゲートに変更した場合の本発明
のフリップフロップ４０の一実施例の構成回路図を図２
に示す。図２に示すフリップフロップ４０は、ＮＯＲゲ
ートに入力されたリセット信号ＣＲによって、マスタ側
ラッチ１３およびスレーブ側ラッチ１５の両方のラッチ
をリセットすることができる。
初期化の機能を付加する場合、例えばマスタ側ラッチ１
２およびスレーブ側ラッチ１４に共有されているインバ
ータ２８を、例えばＮＡＮＤゲートまたはＮＯＲゲート
等に変更するだけでよく、従来例のフリップフロップ５
０の半分のゲート数で初期化の機能を実現することがで
きる。一例として、図１に示すフリップフロップ１０の
インバータ２８をＮＯＲゲートに変更した場合の本発明
のフリップフロップ４０の一実施例の構成回路図を図２
に示す。図２に示すフリップフロップ４０は、ＮＯＲゲ
ートに入力されたリセット信号ＣＲによって、マスタ側
ラッチ１３およびスレーブ側ラッチ１５の両方のラッチ
をリセットすることができる。
【００２６】なお、本発明のフリップフロップ１０、４
０の実施例は、トランスファゲート２０および３０は、
クロック信号ＣＫがＬＯＷレベルの場合にオン（ＯＮ）
し、同様に、トランスファゲート２２および２４は、ク
ロック信号ＣＫがＨＩＧＨレベルの場合にオン（ＯＮ）
となるが、本発明はこれに限定されず、トランスファゲ
ート２０および３０は、クロック信号ＣＫがＨＩＧＨレ
ベルの場合にオン（ＯＮ）し、同様に、トランスファゲ
ート２２および２４は、クロック信号ＣＫがＬＯＷレベ
ルの場合にオン（ＯＮ）となる様にしても良い。
０の実施例は、トランスファゲート２０および３０は、
クロック信号ＣＫがＬＯＷレベルの場合にオン（ＯＮ）
し、同様に、トランスファゲート２２および２４は、ク
ロック信号ＣＫがＨＩＧＨレベルの場合にオン（ＯＮ）
となるが、本発明はこれに限定されず、トランスファゲ
ート２０および３０は、クロック信号ＣＫがＨＩＧＨレ
ベルの場合にオン（ＯＮ）し、同様に、トランスファゲ
ート２２および２４は、クロック信号ＣＫがＬＯＷレベ
ルの場合にオン（ＯＮ）となる様にしても良い。
【００２７】
【発明の効果】以上詳細に説明した様に、本発明のフリ
ップフロップによれば、マスタ側ラッチおよびスレーブ
側ラッチのトランスファゲートおよびインバータの一部
を共有することにより、フリップフロップを構成するゲ
ート数を減らすことができる。さらに、本発明のフリッ
プフロップに初期化の機能を付加する場合にも、従来の
フリップフロップに初期化の機能を付加する場合と比較
して、半分のゲート数を追加するだけで実現することが
でき、半導体集積回路全体で使用するゲート数を極力減
らすことができる。従って、本発明のフリップフロップ
によれば、半導体集積回路全体の消費電力を減少する効
果がある。さらに、本発明のフリップフロップによれ
ば、チップ面積を小さくすることができるという優れた
効果もある。
ップフロップによれば、マスタ側ラッチおよびスレーブ
側ラッチのトランスファゲートおよびインバータの一部
を共有することにより、フリップフロップを構成するゲ
ート数を減らすことができる。さらに、本発明のフリッ
プフロップに初期化の機能を付加する場合にも、従来の
フリップフロップに初期化の機能を付加する場合と比較
して、半分のゲート数を追加するだけで実現することが
でき、半導体集積回路全体で使用するゲート数を極力減
らすことができる。従って、本発明のフリップフロップ
によれば、半導体集積回路全体の消費電力を減少する効
果がある。さらに、本発明のフリップフロップによれ
ば、チップ面積を小さくすることができるという優れた
効果もある。
【図１】 本発明に係わるフリップフロップ回路の一実
施例の構成回路図である。
施例の構成回路図である。
【図２】 本発明に係わるフリップフロップ回路の別の
実施例の構成回路図である。
実施例の構成回路図である。
【図３】 本発明のフリップフロップ回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図４】 従来のフリップフロップ回路の構成回路図で
ある。
ある。
１０、４０、５０ フリップフロップ １２、１３、５２ マスタ側ラッチ １４、１５、５４ スレーブ側ラッチ １６、１８、２６、２８、３２、５６、５８、６４、６
６、７２、７４ インバータ ２０、２２、２４、３０、６０、６２、６８、７０ ト
ランスファゲート ３４ ＮＯＲゲート Ｄ データ入力信号 ＣＫ クロック信号 ＣＲ リセット信号 φ クロック正転信号 φｎ クロック反転信号 Ｑ データ出力信号 ＱＮ 反転データ出力信号
６、７２、７４ インバータ ２０、２２、２４、３０、６０、６２、６８、７０ ト
ランスファゲート ３４ ＮＯＲゲート Ｄ データ入力信号 ＣＫ クロック信号 ＣＲ リセット信号 φ クロック正転信号 φｎ クロック反転信号 Ｑ データ出力信号 ＱＮ 反転データ出力信号
Claims (2)
- 【請求項１】第１の論理ゲートと、第２の論理ゲート
と、入力端子と前記第１の論理ゲートの入力端間に設け
られた第１のスイッチ素子と、前記第１の論理ゲートの
出力端と前記第２の論理ゲートの入力端間に設けられた
第２のスイッチ素子と、前記第２の論理ゲートの出力端
と前記第１の論理ゲートの入力端間に設けられた第３の
スイッチ素子とを有するマスタ側ラッチと、 前記マスタ側ラッチと共有される前記第２の論理ゲート
および前記第２のスイッチ素子と、前記第２の論理ゲー
トの出力端がその入力端に入力される第３の論理ゲート
と、この第３の論理ゲートの出力端と前記第２の論理ゲ
ートの入力端間に設けられた第４のスイッチ素子とを有
するスレーブ側ラッチとを備え、 前記第２の論理ゲートが、クロック信号が一方の電位で
ある場合は前記マスタ側ラッチの論理ゲートとして機能
し、前記クロック信号が他方の電位である場合は前記ス
レーブ側ラッチの論理ゲートとして機能するように前記
第２のスイッチ素子により制御されることを特徴とする
フリップフロップ回路。 - 【請求項２】前記第２の論理ゲートが、制御信号により
前記マスタ側ラッチおよび前記スレーブ側ラッチを初期
状態に設定することができる請求項１に記載のフリップ
フロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282431A JPH07135449A (ja) | 1993-11-11 | 1993-11-11 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282431A JPH07135449A (ja) | 1993-11-11 | 1993-11-11 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135449A true JPH07135449A (ja) | 1995-05-23 |
Family
ID=17652330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282431A Withdrawn JPH07135449A (ja) | 1993-11-11 | 1993-11-11 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135449A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
| CN102684646A (zh) * | 2012-04-28 | 2012-09-19 | 北京大学 | 单边沿主从型d触发器 |
| CN105471409A (zh) * | 2014-09-26 | 2016-04-06 | 德克萨斯仪器股份有限公司 | 具有共享反相器的低面积触发器 |
-
1993
- 1993-11-11 JP JP5282431A patent/JPH07135449A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400042B1 (ko) * | 2000-10-23 | 2003-09-29 | 삼성전자주식회사 | Ｃｐ 플립플롭 |
| CN102684646A (zh) * | 2012-04-28 | 2012-09-19 | 北京大学 | 单边沿主从型d触发器 |
| CN105471409A (zh) * | 2014-09-26 | 2016-04-06 | 德克萨斯仪器股份有限公司 | 具有共享反相器的低面积触发器 |
| CN105471409B (zh) * | 2014-09-26 | 2020-07-03 | 德克萨斯仪器股份有限公司 | 具有共享反相器的低面积触发器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |