CN102684646A

CN102684646A - 单边沿主从型d触发器

Info

Publication number: CN102684646A
Application number: CN2012101347477A
Authority: CN
Inventors: 梁雪; 王宇; 徐越; 贾嵩; 王源; 张钢刚
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-04-28
Filing date: 2012-04-28
Publication date: 2012-09-19

Abstract

本发明涉及触发器技术领域，公开了一种单边沿主从型D触发器，包括主锁存器和从锁存器，所述主锁存器和从锁存器共用一个反相器。本发明对传统主从型触发器的结构进行了改进，使主锁存器和从锁存器共用一个反相器，减少了触发器工作的建立时间和延迟时间，提高了单边沿触发器的性能，在保持电路工作稳定性的同时提高了触发器的工作速度，并降低了触发器的功耗损失。

Description

单边沿主从型D触发器

技术领域

本发明涉及触发器技术领域，尤其涉及一种单边沿主从型D触发器。

背景技术

单边沿的D触发器是传统的D触发器结构，由于其具有结构简单、功能完善、可靠性高等优点，被广泛应用于数字集成电路设计中，在集成电路发展的历史中占有重要位置，目前依然在工业产业界中广泛应用。

下面分析传统的主从型D触发器结构(如图2所示)，以及目前文献中已有的关于主从型D触发器的改进结构(如图3、图4所示)。

单边沿D触发器的代表结构——主从型D触发器是将电平敏感的正、负两种锁存器串联而成的触发器，传统的主从型D触发器的原理图如图1所示。其中，第一级锁存器被称为主锁存器，是负边沿锁存器；第二级锁存器被称为从锁存器，为正边沿锁存器。CLK信号为系统时钟信号。

其工作时序为：当时钟信号为低电平时，主锁存器为透明状态，输入逻辑信号D的值通过主锁存器输出为反信号DB。此时从锁存器处于保持状态，整个触发器对上一周期的输出Q进行逻辑状态保持。当时钟信号由低电平反转为高电平的过程中，主锁存器关闭，并对之前的输出逻辑信号DB进行保持。当时钟信号变为稳定的高电平后，从锁存器进入透明状态，输入的反信号DB由从锁存器输出为Q。由于在时钟高电平时主锁存器对DB的输出保持不变，所以整个触发器的输出级Q的逻辑状态也将保持不变。

在触发器的整个工作过程中，只有时钟信号的上升沿，也就是时钟信号由低电平转换为高电平的过程中，输出Q的值会随输入D的逻辑状态进行翻转，其余时刻电路均处于记忆状态。

主从型单边沿D触发器的工作原理已被深入研究且广泛应用，最常见的是由传输门和反相器组成的电路结构，一共由四个传输门开关和四个反相器组成，如图2所示。

其中，CLK是系统时钟信号，CLKB是系统时钟的反信号，通常由CLK信号经过一级反相器生成。第一级主锁存器，是一个负电平的D锁存器。s3、s4和INV3、INV4组成从锁存器，是正电平的D锁存器。D为输入的逻辑控制信号，Q为输出逻辑信号，QB是输出的反信号。

当系统时钟信号为低电平时，主锁存器处于透明状态，输入信号D经过s1和INV1到达DB端。此时s3关断，s4打开，从锁存器与主锁存器断开，处于输出逻辑信号保持状态，Q的输出值保持不变。

当系统时钟信号由低变为高的过程中(即时钟上升沿)，所有传输门开关的工作状态转换。主锁存器从透明状态转变为锁存状态：s1关断，s2打开，对输入D的状态进行锁存，输出信号DB保持稳定并作为从锁存器的输入信号。从锁存器从锁存状态进入透明状态，对主锁存器的输出信号DB进行响应，输出Q的状态随之改变。在系统时钟的上升沿到来过程中，主锁存器和从锁存器完成信号的传输，输出Q随输入信号D的逻辑状态而改变，整个触发器完成逻辑运算和逻辑输出。

当系统时钟稳定为高电平后，主锁存器处于锁存状态，对时钟上升沿的输入D信号进行锁存输出，从锁存器处于透明状态，对主锁存器的输出进行响应。

当系统时钟信号由高变为低的过程中(即时钟下降沿)，从锁存器与主锁存器断开，转变为锁存状态，对输出Q和QB的逻辑信号进行锁存输出。主锁存器进入透明状态，对输入D信号进行响应。整个电路进入下一个工作周期。

从电路的整体来看，时钟上升沿到来时，Q和QB对输入信号D响应，随输入D的逻辑值而变化，其余时刻电路处于锁存状态，由反相器首尾相连的反馈结构对输出信号的逻辑值进行锁存，整个电路表现为正边沿触发的主从型D触发器。

传统的单边沿主从型D触发器是一种静态结构的数字电路，与动态电路相比具有功耗优势，但是其在速度方面存在缺陷。

传统的单边沿主从型D触发器的结构简单，具有很高的抗干扰能力，电路工作稳定性高，在数字集成电路的设计中被广泛应用，特别是基于标准单元的数字电路设计。但是在这种基于传输门和反相器交叉耦合来实现数据的传输和存储的电路结构里，数据的建立时间较长，传输延迟较大，工作速度较慢，无法满足日益提高的运算速度要求。

从图2所示的电路结构中可以分析出，在系统时钟信号(CLK)上升沿到来前，输入信号(D)必须传递到DB点并达到稳定状态，才能保证电路的正常计算。因此，所需的建立时间包括一个传输门(s1)和一个反相器(INV1)的传输时间：

T_setup＝T_d-sw+T_d-INV

当系统时钟的上升沿到来时，主锁存器进入锁存状态，与输入信号D断开，不再对外界输入信号进行响应，信号通过锁存电路进行锁存输出。因此，主从型的D触发器，不需要输入信号在时钟上升沿到来后继续保持稳定，即保持时间T_hold为0.

当系统时钟的上升沿到来后，输入信号的反信号已经在DB端建立并保持稳定，而信号DB需要经过一个传输门(s3)和一个反相器(INV3)，才能到达输出端Q。因此，电路的输出延迟与建立时间相同，为一个传输门延迟和一个反相器的传输延迟之和：

T_delay＝T_d-sw+T_d-INV

与动态电路相比，主从结构的D触发器是全静态电路，在功耗方面具有优势。但是，由于电路的工作速度慢，延迟大，也相应增加了电路状态转换过程中所消耗的动态功耗。

通过以上分析可以看出，单边沿主从型D触发器的建立时间和延迟时间较长，直接影响了触发器的工作速度，并给电路工作过程中的的功耗损失方面造成了不利的影响。

目前，已经有多种针对主从型D触发器的改进方案([1]～[3])，对主从型D触发器的各种改进结构如图3所示。

图3中，(a)所示的结构是传统主从式D触发器的结构，具有稳定性，抗噪声抗干扰能力强的特点，但是工作速度较慢[2]。(b)是一种简单结构的主从式D触发器，与传统结构相比减少了MOS管的数量，但是电路工作的稳定性降低。结构(c)通过改变电路的反馈耦合结构降低了电路的功耗[3]。(d)和(e)是通过增加旁路的方法提高了电路的工作速度，但是带来了22％的功耗增加[2]。(f)和(g)结构分别是用DPL和三态门结构实现D触发器的逻辑功能，但是电路工作的稳定性不高[1]。

在这一系列的改进中，文献[1]中提到的(d)结构所示的电路对传统主从型触发器的改进效果最突出，其电路结构如图4所示。通过在主触发器和输出端之间增加一个传输门和一级反相器的结构(图4虚线框中的结构)，数据传输延迟时间缩短了一级反相器的传输延迟，在时钟有效沿到来时，数据通过一个传输门即可到达输出端进行输出，于是可以将触发器的工作速度提高31％[1]。但是由于增加了额外的支路，使得整个电路的功耗相比于传统电路结构增加了22％[1]。

分析图4的主从型D触发器的高速改进方案的电路结构可以得到，所增加的额外功耗的主要来源是新增支路中的反相器和传输门引入的动态功耗，反相器INV 5在时钟低电平时的工作状态，会随输入信号D的状态转换而改变，而传输门开关的栅极直接由系统时钟信号以及其反信号控制，这两个结构的状态跳变率都非常高。因此，由状态转换而带来的动态功耗P_switch也相当可观，从文献[1]中提供的数据可以看出，增加的额外功耗高达22％。

以上提到的参考文献如下：

[1]UmingKo，Balsara P.T；Texas Instrum.Inc.Dallas，TX，USA；“High-performance energy-efficient D-flip-flop circuits”；Very Large ScaleIntegration(VLSI)Systems，IEEE Transactions on；February 2000.

[2]HongliGao，FeiQiao，Dingli Wei，Huazhong Yang；“A Novel Low-Power andHigh-Speed Master-Slave D Flip-Flop”；TENCON 2006，2006 IEEE Region 10Conference；Page 1-4；Nov.2006.

[3]Guoqiang Hang，Xuanchang Zhou，“Novel CMOS ternary flip-flops usingdouble pass-transistor logic”，Electric Information and Control Engineering(ICEICE)，2011 International Conference on，Page 5978-5981，2011.

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在保持电路工作稳定性的同时提高触发器的工作速度，并降低触发器的功耗损失。

(二)技术方案

为解决上述技术问题，本发明提供了一种单边沿主从型D触发器，包括主锁存器和从锁存器，所述主锁存器和从锁存器共用一个反相器INV2。

优选地，所述主锁存器包括传输门S1、S2，以及反相器INV1；所述从锁存器包括传输门S3、S4、S5，以及反相器INV3、INV4；所述传输门S1的第一端为所述D触发器的输入端；第二端分别与传输门S2的第一端、反相器INV1的一端连接；传输门S2的第二端分别与反相器INV2的一端、传输门S5的第一端连接；反相器INV2的另一端与反相器INV1的另一端连接；所述反相器INV1的另一端与传输门S3的第一端连接；传输门S3的第二端分别与反相器INV3的一端以及传输门S4的第一端连接；传输门S4的第二端与反相器INV4的一端连接；反相器INV4的另一端分别与反相器INV3的另一端、传输门S5的第二端连接，并作为所述D触发器的输出端。

优选地，对于传输门S1～S5中的每一个，其第三端、第四端分别连接系统时钟信号CLK，和系统时钟信号CLK的反信号CLKB。

(三)有益效果

本发明对传统主从型触发器的结构进行了改进，使主锁存器和从锁存器共用一个反相器，减少了触发器工作的建立时间和延迟时间，提高了单边沿触发器的性能，在保持电路工作稳定性的同时提高了触发器的工作速度，并降低了触发器的功耗损失。

附图说明

图1是传统的主从型D触发器的原理图；

图2是传统的主从型D触发器的电路图；

图3是对传统的主从型D触发器的各种改进电路图；

图4是现有技术中主从型D触发器的高速改进方案电路图；

图5是本发明实施例的高速低功耗的单边沿主从型D触发器的电路图；

图6是图5的触发器的逻辑功能仿真验证图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。

为了在保证触发器的工作稳定性和高速度的基础上进一步优化其性能，本发明对传统的主从型触发器做出了进一步的改进，改进后的结构如图5所示。

与图4中所示的电路结构相比，本发明的从锁存器与主锁存器共用一个反相器，即图5中椭圆形虚线圈内的INV 2，从而减少了一个反相器。这个改进理论上不会降低触发器的速度，而且由于结构简化，晶体管数目减少，电路的功耗也会随之降低。

下面分析图5的电路结构的工作时序。

改进后的高速低功耗单边沿主从型D触发器的工作时序与传统结构基本相似，但电路工作的稳定性和抗干扰能力依然很高。

当系统时钟为低电平时，从锁存器与主锁存器断开，输出Q的逻辑值通过从锁存器进行保持；主锁存器处于透明状态，输入D的逻辑值传输到DB端，并且通过两级反相器(INV 1和INV 2)传输到n1点。

当系统时钟由低变高时(即上升沿到来时)，主锁存器与输出断开，DB和n1的逻辑状态处于锁存保持状态；从锁存器变为透明状态，同时S5也变为开启状态，DB和n1通过两条路径同时对输出Q进行数据写入。由于n1点和输出端之间只有一级传输门开关，因此触发器的传输延迟变为T_setup＝T_d-sw，减少了一级反相器的传输延迟时间。

系统时钟为高电平和下降沿到来时的状态与传统电路工作状态相同，主锁存器与输出断开，DB和n1的逻辑状态处于锁存保持状态；从锁存器变为透明状态，同时S5也变为开启状态，DB和n1通过两条路径同时对输出Q进行数据写入。由于n1点和输出端之间只有一级传输门开关，因此触发器的传输延迟变为T_setup＝T_d-sw，减少了一级反相器的传输延迟时间。

下面给出图5的电路的逻辑仿真及功能验证结果。

为了验证时序分析结果，对改进后的高速低功耗主从型D触发器进行电路仿真验证，仿真器为Hspice，环境温度设为25℃，仿真模型参数选用中芯国际(SMIC)提供的最新工艺模型——65nm的数字电路设计工艺。电源电压设为1.2V。仿真结果的逻辑时序图如图6所示。

从图6中可以看出，改进后的电路逻辑功能完全正确，在时钟的有效沿可以对输入信号进行响应，在其余时刻可以对状态进行保持输出。

使用相同的仿真软件和仿真模型参数，对传统主从型D触发器(图2)、高速主从型D触发器(图4)和改进后的高速低功耗主从型D触发器(图5)进行仿真。在相同的温度环境(25℃)、电源电压(1.2V)和相同时钟频率以及输入激励等条件下，对三种主从型触发器的延迟、速度、功耗、功耗延迟积等指标进行比较，比较结果如表1中的数据所示。

表1

通过对比可以看出，与传统型主从式D触发器(图2)相比，改进后的电路晶体管增加了2个，速度提高了21％，功耗增加了5％，综合对比功耗延迟积降低了17％。与文献[1]中提到的高速主从式D触发器相比，改进后的电路晶体管数目减少了2个，速度提高了将近3％，电路功耗降低了14％，综合对比功耗延迟积降低了17％。

通过仿真数据的比较可以看出，本发明改进后的主从型D触发器以最小的功耗代价获得了速度的大幅度提高，功耗延迟积大大降低，是对传统型和其他已有结构的主从式D触发器的高速低功耗改进。

由以上实施例可以看出，本发明对传统主从型触发器的结构进行了改进，通过Hspice的逻辑仿真对改进方案进行了验证。与传统的主从型触发器结构(图2)相比，改进后的电路结构的电路晶体管增加了2个，速度提高了21％，功耗增加了5％，综合对比功耗延迟积降低了17％。与文献[1]中提到的高速主从式D触发器(图4)相比，本发明改进后的电路晶体管数目减少了2个，速度提高了将近3％，电路功耗降低了14％，综合对比功耗延迟积降低了17％。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims

1.一种单边沿主从型D触发器，其特征在于，包括主锁存器和从锁存器，所述主锁存器和从锁存器共用一个反相器INV2。

2.如权利要求1所述的D触发器，其特征在于，所述主锁存器包括传输门S1、S2，以及反相器INV1；所述从锁存器包括传输门S3、S4、S5，以及反相器INV3、INV4；所述传输门S1的第一端为所述D触发器的输入端；第二端分别与传输门S2的第一端、反相器INV1的一端连接；传输门S2的第二端分别与反相器INV2的一端、传输门S5的第一端连接；反相器INV2的另一端与反相器INV1的另一端连接；所述反相器INV1的另一端与传输门S3的第一端连接；传输门S3的第二端分别与反相器INV3的一端以及传输门S4的第一端连接；传输门S4的第二端与反相器INV4的一端连接；反相器INV4的另一端分别与反相器INV3的另一端、传输门S5的第二端连接，并作为所述D触发器的输出端。

3.如权利要求1或2所述的D触发器，其特征在于，对于传输门S1～S5中的每一个，其第三端、第四端分别连接系统时钟信号CLK，和系统时钟信号CLK的反信号CLKB。