CN107124160A - 一种新型的小面积时钟独立srpg电路系统 - Google Patents

Abstract

本发明属于电路技术领域，公开了一种新型的小面积时钟独立SRPG电路系统，采用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路，取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b。本发明更节省了电路面积；且因为VDD断电后，原先的数据状态直接被IV2a与IV2b锁存，当VDD恢复上电后，数据无需通过以往电路中的IV4而传输到Db，相比以往的普通的时钟独立SRPG电路单元，具有更小的电路面积，其状态恢复的响应速度更快。

Description

一种新型的小面积时钟独立SRPG电路系统

技术领域

本发明属于电路技术领域，尤其涉及一种新型的小面积时钟独立SRPG电路系统。

背景技术

状态保留电源控制单元（SRPG，以下将状态保留电源控制单元简称为SRPG）是标准单元库中一员，在低功耗SoC系统设计中扮演着非常重要的角色。随着半导体工艺的不断进步，器件尺寸不断缩小而器件的漏电流则可能会增大，因而在SoC系统设计的过程中，采用传统的降低漏电流的办法越来越难以达到低功耗的设计目标，于是使用面积小且响应速度快的SRPG单元就显得非常有必要。采用控制电源（power gate）的办法（也即在系统休眠状态下，将系统或者模块的电源完全切断）可以达到降低漏电流的目的，这种情况下除非提供一个保留状态的寄存器，否则系统原先的状态将彻底丢失。状态保留电源控制单元（SRPG）电路的做法就是：在电路的其它部分处于断电情况下，仅仅采用一个锁存器来保持电路断电之前的逻辑状态的。

SRPG电路分为时钟状态独立的SRPG单元与非时钟状态独立的SRPG单元。非时钟独立SRPG单元的优点是面积小且漏电流低，它的缺点是在断电的情况下必须让其时钟处于某一种固定的状态（比如说必须处于“0”态或者必须处于“1”态）。而时钟独立SRPG单元的优点是在断电的情况下无需考虑其时钟处于何种状态，缺点是电路物理面积较大。

现有技术中，SRPG电路分为时钟状态独立的SRPG单元与时钟状态非独立得SRPG单元。时钟独立SRPG单元电路的一种形式：ND0、IV0、IV1组成逻辑控制电路；MP0、MP1、MP2、MN0、MN1、MN2组成输入控制电路；IV2a、IV2b组成第一级锁存器；BUF0为第一级传输门；IV3a与IV3b组成第二级锁存器；IV4为第二级传输门；IV5为SRPG单元的反相器输出门。其中逻辑控制电路与IV3a及IV3b的电源为VDDC，是不间断电源。连接在此SRPG单元的其它器件上的电源（VDD）在休眠模式或断电模式下都可切断至“0”电位。

此SRPG电路单元的工作状态分析如下：

正常工作模式下，pgb=1时，VDD正常供电，数据输入端Din的数据可以从SRPG单元中输入并锁存，其工作原理为：clk=0时，sw=0，Din通过MP2、MN2输入到IV2a，Db=~Din，n0=Din；当clk=1时，sw=1，IV2b导通，将数据锁存，同时BUF0也导通，Din可以被IV5送到Q端，也即Qb=Din，Q=~Din。

休眠省电模式下，pgb=0时，然后VDD电源被切断，VDDC正常供电，此时SRPG单元进入休眠省电模式，同时原先内部锁存的Din状态要保持，其工作原理为：pgb=0，sw=0，swb=1，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分关闭，外部Din数据不会输入；由于VDD处于断电状态，IV2a、IV2b以及BUF0与IV4都处于掉电状态，Db与n0为不定态；IV3a与IV3b由于被接到不间断电源VDDC上，且此时sw=0使得IV3a与IV3b形成锁存状态，从而Qb的数据状态（也即之前输入的Din的数据状态）得以保持。

状态恢复模式下，VDD电源接通如果此时pgb=0时，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分仍处于关闭状态，而IV4导通，将IV3a与IV3b锁存的Qb的数据状态传送给由IV2a与IV2b组成的第一级锁存器，也即Db=Qb，因而SRPG单元之前的数据状态得以恢复。

正常供电情况下（VDD与VDDC正常供电）SRPG在clk=0时接收Din数据，clk=1时数据在第一级锁存器（IV2a与IV2b）锁存并通过BUF0与IV5送往下一级；

pgb=0且VDD还在正常供电时，Din无法通过数据输入控制电路，第一级锁存器与第二级锁存器导通，Din被锁存在Db与Qb；

VDD断电情况下，由于VDD断电且只有VDDC正常供电，因而IV3a与IV3b仍然导通，Din被IV3a与IV3b锁存，SRPG单元的其它器件处于休眠状态；

VDD恢复但pgb=0时，由于IV4导通且IV3a与IV3b导通，Db恢复到Qb的状态并被第一级锁存器（IV3a与IV3b）；

VDD恢复且pgb由0变1时，SRPG单元进入正常工作模式。

综上所述，现有技术存在的问题是：

现有SRPG单元，由于VDD断电后，原先Din的数据状态要保持，就必须增加第二级数据锁存器(IV3a与IV3b),增大了SRPG单元的面积，导致电路的成本增加，从而增加整个SoC芯片成本；且现有技术唤醒响应速度慢。

发明内容

针对现有技术存在的问题，本发明提供了一种新型的小面积时钟独立SRPG电路系统。

本发明是这样实现的，一种新型的小面积时钟独立SRPG电路系统，采用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路并通过合理的时序控制，取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b，既能达到以往普通的时钟独立SRPG单元电路的状态保持功能，又能减小整个电路的面积。

进一步，所述新型的小面积时钟独立SRPG电路系统，包括：

数据输入控制电路：clk=0时将Din输入到一级锁存器的Din数据输入控制电路；

一级锁存门：IV2a与IV2b组成的锁存器，由不间断电源VDDC供电，sw0=1时将Db状态锁存的一级锁存器；

第一级传输门BUF0：sw1=1时Qb=n0=~Db，用于传输缓冲的第一级传输门BUF0；

第二级传输门IV4：电源恢复阶段，当VDD导通且pgb=0时通过IV4将将Db的状态传输给Qb；

数据输出门:IV5为SRPG电路的反相器输出的反相器输出门IV5。

进一步，所述新型的小面积时钟独立SRPG电路系统还包括：用来产生控制SRPG的逻辑信号的ND0、NR0、IV0与IV1。

进一步，所述Din数据输入控制电路包括：MP0、MP1、MP2以及MN0、MN1、MN2。

进一步，一级锁存器包括：IV2a、IV2b。

本发明的优点及积极效果为：

本发明中，由于复用IV2a与IV2b作为正常工作模式的数据锁存以及VDD电源断电后的数据状态锁存，相比以往的普通时钟独立SRPG电路单元（需要额外增加IV3a与IV3b作为断电后的数据状态锁存电路）节省了电路面积；且因为VDD断电后，原先的数据状态直接被IV2a与IV2b锁存，当VDD恢复上电后，数据无需通过以往电路中的IV4而传输到Db，相比以往的普通的时钟独立SRPG电路单元，其状态恢复的响应速度更快。

附图说明

图1是本发明实施例提供的新型的小面积时钟独立SRPG电路系统示意图。

图2是本发明实施例提供新型的时钟独立SRPG电路系统的工作时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图对本发明的应用原理作详细描述。

如图1，本发明实施例提供的新型的小面积时钟独立SRPG电路系统，

包含一个输入控制电路（MP0、MP1、MP2以及MN0、MN1、MN2组成）、一级锁存器（IV2a与IV2b组成）、第一级传输门BUF0、第二级传输门IV4以及反相器输出门IV5。

采用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路，取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b（断电时无需采用IV3a与IV3b来保持数据状态），使SRPG电路的面积更小，又提升了状态恢复的响应速度；电路成本更低。

下面结合工作原理对本发明组进一步描述。

如图1所示，本发明实施例提供的新型的小面积时钟独立SRPG电路系统的ND0、NR0、IV0与IV1：用来产生控制SRPG的逻辑信号；

MP0、MP1、MP2以及MN0、MN1、MN2：Din数据输入控制电路，clk=0时将Din输入到IV2a与IV2b组成的锁存器；

IV2a、IV2b：数据锁存器且由不间断电源VDDC供电，sw0=1时将Db状态锁存；

BUF0：为三态传输缓冲，sw1=1时Qb=n0=~Db；

INV4为三态传输门：电源恢复阶段，当VDD导通且pgb=0时用来将Db的状态传输给Qb；

IV5：为SRPG单元的反相器输出门；

下面结合基本操作方法对本发明作进一步描述。

如图2所示，

1）正常工作模式下，pgb=1时，VDD正常供电，数据输入端Din的数据可以从SRPG单元中输入并锁存，其工作原理为：clk=0时，sw0=0且sw1=0，Din通过MP2、MN2输入到IV2a，Db=~Din，n0=Din；当clk=1时，sw0=1且sw1=1，IV2b导通，将数据锁存，同时BUF0也导通，Din可以被IV5送到Q端，也即Qb=Din，Q=~Din。

2）休眠省电模式下，pgb=0时，然后VDD电源被切断，VDDC正常供电，此时SRPG单元进入休眠省电模式，内部锁存的Din状态保持，工作原理为：pgb=0，sw0=1，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分关闭，外部Din数据不会输入；由于VDDC不间断供电，IV2a、IV2b形成锁存，Db与n0的状态保持（也即原先外部输入的Din的数据状态得以保持）；BUF0与IV4都处于掉电状态，Qb为不定态。

3）状态恢复模式下，VDD电源接通如果此时pgb=0时，MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分仍处于关闭状态，而IV4与BUF0导通，将IV2a与IV2b锁存的Db的数据状态传送给Qb，也即Qb=Db，因而SRPG单元之前的数据状态得以恢复。

图2是本发明实施例提供新型的时钟独立SRPG电路系统的工作时序图：

时间1是正常供电情况下（VDD与VDDC正常供电）SRPG在clk=0时接收Din数据，clk=1时数据在锁存器（IV2a与IV2b）中锁存并通过BUF0与IV5送往下一级；

时间2是pgb=0且VDD还在正常供电时，Din无法通过数据输入控制电路，锁存器IV2a与IV2b导通（因IV2a与IV2b的电源为不间断电源VDDC）且BUF0关闭，Din被锁存在Db与n0；

时间3是VDD断电情况下，由于VDD断电且只有VDDC正常供电，因而IV2a与IV2b仍然导通，Din被IV2a与IV2b锁存，SRPG单元的其它器件处于休眠状态；

时间4是VDD恢复但pgb=0时，由于IV4与BUF0导通，Qb恢复到Db的状态；

时间5是VDD恢复且pgb由0变1时，SRPG单元进入正常工作模式。

本发明中，由于复用IV2a与IV2b作为正常工作模式的数据锁存以及VDD电源断电后的数据状态锁存，不像以往的普通时钟独立SRPG电路单元那样需要额外增加IV3a与IV3b作为断电后的数据状态锁存电路，更节省了电路面积；且因为VDD断电后，原先的数据状态直接被IV2a与IV2b锁存，当VDD恢复上电后，数据无需通过以往电路中的IV4而传输到Db，相比以往的普通的时钟独立SRPG电路单元，具有更小的电路面积，其状态恢复的响应速度更快。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种新型的小面积时钟独立SRPG电路系统，其特征在于，所述新型的小面积时钟独立SRPG电路系统采用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路，取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b。

2.如权利要求1所述的新型的小面积时钟独立SRPG电路系统，其特征在于，所述新型的小面积时钟独立SRPG电路系统，包括：

数据输入控制电路：MP0，MP1，MP2与MN2，MN1，MN0的源、漏极相互串联组成锁存器数据输入控制电路，其中MP0的栅极接电源接通控制信号pg，源极接可间断电源VDD；MP1与MN1的栅极接数据输入信号Din；MP2的栅极接开关信号sw0，MN2栅极接开关信号sw0b，MP2、MN2的输出端接Db；MN0的栅极接电源接通控制信号pgb（pg的反信号），源极接地；当clk=0时将Din输入到一级锁存器的数据输入控制电路；

一级锁存器：由IV2a与IV2b组成，由不间断电源VDDC供电，其中IV2a的输入端接Db，输出端接n0，IV2b的输入端接n0，输出端接Db；

当sw0=1时将Db状态锁存的一级锁存器；

第一级传输门BUF0：可间断电源VDD供电，由开关信号sw1控制的三态门，输入端接n0，输出端接Qb，传输使能信号为sw1；

当sw1=1时Qb=n0=~Db；

第二级传输门IV4：可间断电源VDD供电，由pgb控制的三态门，输入端接Db，输出端接Qb，电源恢复阶段，当VDD导通且pgb=0时用来将Db的状态传输给Qb；

数据输出门IV5：为SRPG电路的反相器输出电路，输入端接Qb，输出端接下一级电路的输入端。

3.如权利要求2所述的新型的小面积时钟独立SRPG电路系统，其特征在于，所述新型的小面积时钟独立SRPG电路系统还包括：数据输入控制门、一级锁存器、第一级传输门、第二级传输门、数据输出门。

4.如权利要求2所述的新型的小面积时钟独立SRPG电路系统，其特征在于，所述Din数据输入控制电路包括：MP0、MP1、MP2以及MN0、MN1、MN2。

5.如权利要求2所述的新型的小面积时钟独立SRPG电路系统，其特征在于包含：数据输入控制电路MP0，MP1，MP2，MN0，MN1，MN2；一级锁存器：IV2a、IV2b；第一级传输三态门BUF0；第二级传输门IV4，数据输出门IV5。