CN105103449A - 状态保持逻辑单元 - Google Patents

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CN105103449A CN201380075349.5A CN201380075349A CN105103449A CN 105103449 A CN105103449 A CN 105103449A CN 201380075349 A CN201380075349 A CN 201380075349A CN 105103449 A CN105103449 A CN 105103449A
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Abstract

根据示例，状态保持逻辑单元可以包括多个反相器。状态保持逻辑单元还可以包括邻近于反相器之一的输出节点连接的输出节点NVM存储单元。

Description

状态保持逻辑单元
背景技术
甚大规模集成（VLSI）是通过将晶体管组合成单个芯片来产生集成电路的过程。互补金属氧化物半导体（CMOS）技术是通常用于构造集成电路的VLSI的类型。CMOS技术已经使用在微处理器、微控制器、静态随机存取存储器（SRAM）和其它数字逻辑电路中。CMOS技术还可以使用在模拟电路中，诸如图像传感器、数据转换器和用于通信的集成收发器。在典型的使用期间，使用这样的技术的设备通常通过发起完全系统掉电或通过局部功率选通来断电以节约功率。另外，当设备或设备的组件需要变为运转时，设备或设备的组件可以再上电（power back up）。这样的断电和再上电循环增加与这样的设备的使用相关的延迟。
附图说明
本公开的特征通过示例的方式来说明并且在以下（一个或多个）附图中不受限，其中相同的附图标记指示相同的元件，其中：
图1图示了根据本公开的示例的状态保持逻辑单元的架构；
图2图示了根据本公开的示例的状态保持逻辑单元的另一架构；
图3图示了根据本公开的示例的状态保持逻辑单元的另一架构；
图4图示了根据本公开的示例的包括包含多个状态保持逻辑单元的电路的设备；
图5图示了根据本公开的示例的用于针对状态保持逻辑单元的状态保留的方法；
图6图示了根据本公开的示例的用于针对状态保持逻辑单元的状态保留的方法的另外的细节；以及
图7图示了根据本公开的示例的计算机系统。
具体实施方式
为了简化和说明性的目的，通过主要参照示例来描述本公开。在以下描述中，阐述大量特定细节以便提供对本公开的透彻理解。然而，将容易地显而易见的是，本公开可以在没有对这些特定细节的限制的情况下实践。在其它实例中，尚未详细描述一些方法和结构以免不必要地使本公开晦涩难懂。
遍及本公开，术语“一”和“一个”意图标注至少一个特定元件。如本文所使用的，术语“包括”意味着包括但不限于，术语“包含”意味着包含但不限于。术语“基于”意味着至少部分地基于。
基于VLSI的集成电路可以包括通常在断电（例如完全系统掉电或局部功率选通以节约功率）时失去其状态并且以不确定的（即随机）状态再上电的诸如CMOS锁存器之类的组件。由于用于这样的组件的逻辑路径可以是许多时钟循环深，因此清除随机状态或者配置包括这样的组件的电路以用于特定操作状态可能对包括这样的组件的设备的使用添加延迟。这些因素可能进一步添加设计复杂度，以及用于包括这样的组件的设备的增加的功率使用。
根据示例，本文公开了一种用于供使用诸如CMOS锁存器之类的组件的设备使用的状态保持逻辑单元。状态保持逻辑单元可以合并非易失性存储器（NVM）以跨断电事件保存逻辑单元的状态。例如，状态保持逻辑单元可以合并双极型电阻式随机存取存储器（ReRAM）以跨断电事件保存逻辑单元的状态。包括类似于ReRAM的那些的性质的诸如相变存储器（PCRAM）、磁阻随机存取存储器（MRAM）和铁电RAM（FERAM）之类的其它NVM技术也可以与状态保持逻辑单元一起使用。例如，电阻改变指示针对其的状态的其它NVM技术也可以与状态保持逻辑单元一起使用。对于ReRAM的示例，可以通过施加高正电压以置位（set）、施加高负电压以复位（reset）和通过施加低电压以读取来控制ReRAM。在设备中这样的状态保持逻辑单元的使用可以消除否则在复原（resuming）操作之前获得设备的有用逻辑状态所需要的步骤或附加电路。利用遍及用于设备的电路分布的足够数目的状态保持逻辑单元，电路的状态可以在掉电时被完全保存，从而允许电路在恢复功率时几乎瞬间复原操作。
状态保持逻辑单元可以提供用于跨功率循环的锁存值的高效捕获和恢复。因此，对于包括状态保持逻辑单元的设备，设备的设计可以提供进入到低功率状态的较高发生率、在功率失去事件之后较快的设备重启和通过施加存储在状态保持逻辑单元中的复位值的较快设备启动和重启。通过实时例行地存储逻辑状态，例如在每一次状态改变处，在检测到即将发生的断电处或在其它所选时间处，状态保持逻辑单元可以在功率失去的情况下提供状态的保留和可用性。另外，当功率恢复时，可以读取状态保持逻辑单元的所存储的值，并且相关联的电路和设备可以几乎瞬间被置于期望的状态。
图1图示了根据本公开的示例的状态保持逻辑单元100的架构。参照图1，状态保持逻辑单元100被描绘为包括背对背反相器102、104。反相器102可以被指定为前馈反相器，并且反相器104可以被指定为反馈反相器。输入传输门（pass gate）106可以连接到反相器节点之一（即输入节点）108，并且输出传输门110可以连接到另一反相器节点112（即输出节点）。输入传输门106和输出传输门110可以提供诸如连接状态保持逻辑单元100/将状态保持逻辑单元100从包括状态保持逻辑单元100的设备的其它组件断开之类的功能。例如，输入传输门106可以控制去往状态保持逻辑单元100的信号的输入，并且输出传输门110可以控制来自状态保持逻辑单元100的信号的输出。第一NVM存储单元114（即输入节点NVM存储单元）的端子可以附接在输入节点108处，其中第一NVM存储单元114的相反端子附接到编程轨116。第二NVM存储单元118（即输出节点NVM存储单元）可以附接到输出节点112，并且可以类似地附接到编程轨116。在图1的示例中，第一和第二NVM存储单元114、118可以是双极型ReRAM存储单元。一般地，第一和第二NVM存储单元114、118可以是双极型器件，其中从低到高电阻水平的切换（例如复位操作）之间的极性相比于高与低电阻水平之间的切换（例如置位操作）被反向。连接到第一NVM存储单元114的输入节点108可以包括子电路，其包括电阻器120和电容器122。电阻器120的值可以控制电容器122中所存储的电荷量，并且因此控制从NVM存储单元114流动的电流。连接到第二NVM存储单元118的输出节点112可以包括子电路，其包括与输入节点108类似的电阻器/电容器布置以控制从NVM存储单元118流动的电流。
输入节点108可以通过输入传输门106驱动以便克服反馈反相器104。前馈反相器102可以迫使输出节点112到输入节点108的相反状态。第一和第二NVM存储单元114、118可以提供在近似正（或负）V（例如VDD）的电压处的双极型写入，和在近似V/2（例如½VDD）的电压处的读取。另外，第一和第二NVM存储单元114、118可以被置于状态保持逻辑单元100中，使得当附接到反相器节点的端子关于附接到编程轨116的端子（在本文中标注为近似+V）为负时，编程高电阻状态（HRS）。第一和第二NVM存储单元114、118可以被置于状态保持逻辑单元100中，使得当写入极性反向（在本文中标注为近似-V）时编程低电阻状态（LRS）。
在正常操作状态期间（即除了状态保持逻辑单元100的编程或包括状态保持逻辑单元100的设备的上电之外的操作），编程轨116可以保持在近似V/2伏（例如½VDD）的电压处，使得NVM存储单元114、118可以具有跨其端子的近似V/2的读取电压，并且因此是不活动的。因此，NVM存储单元114、118可以被设计成使得在正常操作状态中通过其源发（source）或吸收（sink）的电流分别相对于前馈和反馈反相器102、104的驱动强度而言是可忽略的。
为了对状态保持逻辑单元100进行编程，编程轨116可以从近似V/2伏（例如½VDD）的电压脉冲低至近似0伏（例如接地），如124所示。此后，编程轨116可以脉冲高至近似V伏（例如VDD）并且然后回复到近似V/2伏（例如½VDD）的电压。因此，为了对状态保持逻辑单元100进行编程，编程轨116的完整循环可以包括从近似V/2伏（例如½VDD）的电压脉冲低至近似0伏，脉冲高至近似V伏（例如VDD）并且返回到近似V/2伏（例如½VDD）。高-低脉冲序列可以类似地用于对状态保持逻辑单元100进行编程，而不是低-高脉冲序列。在低时段期间，附接到高节点（例如输入节点108或输出节点112）的NVM存储单元114或118将具有跨其施加的将其编程到LRS中（例如到置位状态中）的近似-V伏的完全写入电压，并且另一ReRAM存储单元将施加有近似0伏并且将不被编程。此外，在高时段期间，附接到低节点（例如输入节点108或输出节点112）的NVM存储单元114或118将具有跨其施加的将其编程到HRS中（例如到复位状态中）的近似+V伏的完全写入电压，并且另一ReRAM存储单元将施加有近似0伏并且将不被编程。NVM存储单元114和118将保持其相应HRS或LRS直到再次被编程为止，甚至是在包括状态保持逻辑单元100的电路断电之后。
根据示例，为了对状态保持逻辑单元100进行编程，假定在编程轨116的低时段期间，附接到高节点（例如输入节点108）的NVM存储单元114将具有跨其施加的将其编程到LRS中的近似-V伏的完全写入电压，在该情况下NVM存储单元118将施加有近似0伏并且将不被编程。类似地，假定在编程轨116的低时段期间，附接到高节点（例如输出节点112）的NVM存储单元118将具有跨其施加的将其编程到LRS中的近似-V伏的完全写入电压，在该情况下NVM存储单元114将施加有近似0伏并且将不被编程。同样地，假定在编程轨116的高时段期间，附接到低节点（例如输入节点108）的NVM存储单元114将具有跨其施加的将其编程到HRS中的近似+V伏的完全写入电压，在该情况下NVM存储单元118将施加有近似0伏并且将不被编程。类似地，假定在编程轨116的高时段期间，附接到低节点（例如输出节点112）的NVM存储单元118将具有跨其施加的将其编程到HRS中的近似+V伏的完全写入电压，在该情况下NVM存储单元114将施加有近似0伏并且将不被编程。输入节点108或输出节点112可以基于存储在状态保持逻辑单元100中的值而被指定为高节点或低节点。因此，如果输入节点108被指定为高节点，则输出节点112可以被指定为低节点，并且反之亦然。
在对包括状态保持逻辑单元100的电路上电时，在分别提升前馈和反馈反相器102、104的功率轨之前可以将编程轨116带到近似V/2伏（例如½VDD）。在编程轨116的近似V/2伏状态中，LRS NVM存储单元可以将电流倾泻（dump）到其相应反相器节点（例如输入节点108或输出节点112）上。当分别用于前馈和反馈反相器102、104的功率斜升（ramp）到近似V伏（例如VDD）时，由LRS NVM存储单元产生的不平衡朝向将反相器对的LRS侧拉高而倾斜（tip）状态保持逻辑单元100（即当NVM存储单元114和118最后被编程时反相器对的LRS侧所处于的相同状态）。因此，当用于前馈和反馈反相器102、104的功率斜升到近似V伏时，状态保持逻辑单元100可以在断电之前回复到其原始状态。
图2图示了根据本公开的示例的状态保持逻辑单元200的另一架构。状态保持逻辑单元200可以包括以串联布置部署的反相器202、204。反相器202和204可以被指定为前馈反相器。传输门206可以连接到反相器202。电阻器208可以提供在反相器204的输出与节点210（例如在位置A处）之间的反相器204的输出处。电阻器208可以确保在正常操作期间，通过传输门206将新值施加在邻近反相器202的输入节点上可以克服反相器204的反馈以翻转（flip）状态保持逻辑单元200的状态。节点210因此邻近反相器204的输出节点而连接。节点210可以包括电阻器212和电容器214。节点210可以连接到NVM存储单元216（即输出节点NVM存储单元）。在图2的示例中，NVM存储单元216可以是双极型ReRAM存储单元。一般地，NVM存储单元216的状态可以针对状态保持逻辑单元200的每一个状态改变而设置。因此，相比于使用编程轨116的状态保持逻辑单元100，状态保持逻辑单元100可以针对状态保持逻辑单元200的每一个状态改变而设置NVM存储单元216的状态。
为了将NVM存储单元216设置到HRS，位置A处的静态高电压可以将NVM存储单元216带到HRS。例如，如果向位置A施加高电压，电流流过电阻器212并且通过NVM存储单元216到地以将NVM存储单元216设置到HRS（假定NVM存储单元216被配置成使得从位置A流动到地的电流将NVM存储单元216设置到NRS）。
为了将NVM存储单元216设置到LRS，对于位置A处的高电压到低电压转变，发送负脉冲通过NVM存储单元216以将NVM存储单元216设置到LRS。例如，对于位置A处的高电压到低电压转变，当位置A处于高电压时，使电容器214充电。当位置A处的电压从高电压转变到低电压时，电容器底部处的电压被发送到负值，其在图2中的取向中的NVM存储单元216的向上方向上发送电流，因此将NVM存储单元216设置到LRS。
电阻器212还可以通过NVM存储单元216的重复设置向状态保持逻辑单元200的操作添加可靠性，使得状态保持逻辑单元200返回到正确的状态。例如，电阻器212的值可以控制存储在电容器214中的电荷量，并且因此控制在如以上所描述的高和低转变期间流过NVM存储单元216的电流。电阻器212还可以通过耗尽电容器214的电荷来提供用于单事件翻转（SEU）电流的分流路径以便避免错误事件。
参照图1-3，图3图示了根据示例的状态保持逻辑单元300的另一架构。状态保持逻辑单元300可以包括另外的NVM存储单元302以及包括电阻器306和电容器308的另一节点304。除NVM存储单元216之外，NVM存储单元302的使用还提供了另外的元件以用于针对状态保持逻辑单元300的状态保留。NVM存储单元216和302可以确保在状态保持逻辑单元300上电时到反相器202或反相器204的输入将被拉低。另外，对于不包括NVM存储单元302的状态保持逻辑单元200，可以使反相器204的组件足够强以在NVM存储单元216处于HRS时在状态保持逻辑单元200上电时输出高。
状态保持逻辑单元100、200和300还可以包括NVM组件（例如用于状态保持逻辑单元110和类似地用于状态保持逻辑单元200和300的NVM存储单元114和118）上的传输门晶体管以消除在操作的非刷新时段期间汲取的电流。
参照图1-4，图4图示了根据示例的包括包含多个状态保持逻辑单元100、200和/或300（例如逻辑单元（1）-（N））的电路402的设备400。设备400可以包括例如蜂窝电话、个人数字助理（PDA）、家用电子设备和通常可以上电或断电的任何设备。状态保留模块404可以控制电路和状态保持逻辑单元100、200和/或300以实时地例行存储设备400和/或电路402的逻辑状态，例如在每个状态改变处，在检测到即将发生的断电处或在其它所选时间处。状态保持逻辑单元100、200和300可以提供进入到针对设备400的低功率状态的较高发生率、在功率失去之后较快的设备重启和通过施加存储在状态保持逻辑单元中的复位值的较快设备启动和重启。
模块404和状态保持逻辑单元100、200和300的各种其它组件以及可以使用和操作状态保持逻辑单元100、200和300的设备400可以包括存储在非暂时性计算机可读介质上的机器可读指令。此外或可替换地，模块404和状态保持逻辑单元100、200和300的各种其它组件以及可以使用和操作状态保持逻辑单元100、200和300的设备400可以包括硬件或机器可读指令和硬件的组合。
图5和6分别图示了用于针对对应于以上详细描述其构造的状态保持逻辑单元100的示例的状态保持逻辑单元的状态保留的方法500和600的流程图。通过示例而非限制的方式，方法500和600可以实现在参照图1的状态保持逻辑单元100上。方法500和600可以在其它装置中实践。
参照图5，对于方法500，在块502处，为了对状态保持逻辑单元进行编程，编程轨可以从近似V/2伏脉冲到近似0伏。例如，参照图1，编程轨116可以如124处所示从近似V/2伏脉冲到近似0伏（例如接地）。
在块504处，编程轨可以进一步脉冲到近似V伏。例如，参照图1，编程轨116可以脉冲高至近似V伏（例如VDD）。
在块506处，编程轨可以进一步返回到近似V/2伏。例如，参照图1，编程轨116可以回复到近似V/2伏（例如½VDD）。
参照图6，对于方法600，在块602处，为了对状态保持逻辑单元进行编程，编程轨可以从近似V/2伏脉冲到近似0伏。例如，参照图1，编程轨116可以如124处所示从近似V/2伏脉冲到近似0伏（例如接地）。
在块604处，编程轨可以进一步脉冲到近似V伏。例如，如图1中所示，编程轨116可以脉冲高至近似V伏（例如VDD）。另外，对状态保持逻辑单元进行编程可以包括向附接到反相器的高节点的第一和第二NVM存储单元之一施加近似-V伏的完全写入电压以在低时段期间将附接到高节点的NVM存储单元编程到LRS，其中高节点是反相器的输入和输出节点之一，并且向第一和第二NVM存储单元中的另一个施加近似0伏使得第一和第二NVM存储单元中的另一个未被编程。另外，对状态保持逻辑单元进行编程可以包括向附接到反相器的低节点的第一和第二NVM存储单元之一施加近似+V伏的完全写入电压以在高时段期间将附接到低节点的NVM存储单元编程到HRS，其中低节点是反相器的输入和输出节点之一，并且向第一和第二NVM存储单元中的另一个施加近似0伏使得第一和第二NVM存储单元中的另一个未被编程。
在块606处，编程轨可以进一步返回到近似V/2伏。例如，如图1中所示，编程轨116可以回复到近似V/2伏（例如½VDD）。
在块608处，给来自断电状态的状态保持逻辑单元供电可以包括将编程轨斜升至近似V/2伏。例如，参照图1，当包括状态保持逻辑单元100的电路的上电时，编程轨116在分别提升前馈和反馈反相器102、104的功率轨之前可以将编程轨116带到近似V/2伏（例如½VDD）。另外，给来自断电状态的状态保持逻辑单元供电还可以包括将用于前馈和反馈反相器的功率增加至近似V伏，使得由LRS NVM存储单元产生的不平衡提供状态保持逻辑单元以将前馈和反馈反相器的LRS侧拉高。例如，参照图1，当分别用于前馈和反馈反相器102、104的功率斜升到近似V伏（例如VDD）时，由LRS NVM存储单元产生的不平衡朝向将反相器对的LRS侧拉高而倾斜状态保持逻辑单元100（即当NVM存储单元114和118最后被编程时反相器对的LRS侧所处于的相同状态）。
图7示出可以与本文所描述的示例一起使用的计算机系统700。计算机系统表示包括可以处于服务器或另一计算机系统中的组件的一般平台。状态保持逻辑单元100、200和/或300可以使用各种数字逻辑电路来实现，诸如片上系统（SoC）、专用集成电路（ASIC）等。此外或可替换地，计算机系统700可以用作用于状态保持逻辑单元100、200和/或300和/或可以使用和操作状态保持逻辑单元100、200和/或300的设备400的平台。计算机系统700可以通过处理器或其它硬件处理电路施行本文所描述的方法、功能和其他过程。这些方法、功能和其他过程可以体现为存储在计算机可读介质上的机器可读指令，所述计算机可读介质可以是非暂时性的，诸如硬件存储设备（例如RAM（随机存取存储器）、ROM（只读存储器）、EPROM（可擦除可编程ROM）、EEPROM（电可擦除可编程ROM）、硬驱动器和闪速存储器）。
计算机系统700包括可以实现或施行执行本文所描述的方法、功能和其他过程的一些或全部的机器可读指令。来自处理器702的命令和数据可以通过通信总线704传送。计算机系统还包括用于处理器702的机器可读指令和数据可以在运行时期间驻留在其中的主存储器706（诸如随机存取存储器（RAM）），以及可以是非易失性的并且存储机器可读指令和数据的辅数据储存器708。存储器和数据储存器是计算机可读介质的示例。存储器706可以包括状态保留管理模块720，其包括在运行时期间驻留在存储器706中并且由处理器702施行的机器可读指令。状态保留管理模块720可以包括图4中所示的设备400的模块404，以及可以使用和操作状态保持逻辑单元100、200和/或300的设备400的各种其它组件和状态保持逻辑单元100、200和/或300的各种组件。
计算机系统700可以包括I/O设备710，诸如键盘、鼠标、显示器等。计算机系统可以包括用于连接到网络的网络接口712。可以在计算机系统中添加或取代其它已知的电子组件。
本文已经描述和说明的是示例连同其一些变型。本文所使用的术语、描述和附图仅仅通过说明的方式来阐述并且不意在作为限制。在意图由随附权利要求（及其等同物）限定的主题的精神和范围内，许多变型是可能的，在随附权利要求中所有术语意指其最宽泛的合理含义，除非以其它方式进行指示。

Claims (15)

1.一种状态保持逻辑单元，包括：
多个反相器；以及
邻近反相器之一的输出节点连接的输出节点非易失性存储器（NVM）存储单元。
2.根据权利要求1所述的状态保持逻辑单元，其中多个反相器包括相对于彼此以背对背布置部署的前馈反相器和反馈反相器，状态保持逻辑单元还包括：
包括第一和第二端子的输入节点NVM存储单元，输入节点NVM存储单元第一端子邻近前馈和反馈反相器的输入节点连接，并且输入节点NVM存储单元第二端子连接到编程轨，
其中输出节点NVM存储单元包括第一和第二端子，输出节点NVM存储单元第一端子邻近前馈和反馈反相器的输出节点连接，并且输出节点NVM存储单元第二端子连接到编程轨。
3.根据权利要求2所述的状态保持逻辑单元，其中输入和输出节点NVM存储单元是双极型电阻式随机存取存储器（ReRAM）存储单元。
4.根据权利要求2所述的状态保持逻辑单元，还包括前馈和反馈反相器的输入节点处的输入传输门以及前馈和反馈反相器的输出节点处的输出传输门。
5.根据权利要求1所述的状态保持逻辑单元，其中多个反相器包括相对于彼此以串联布置部署的反相器。
6.根据权利要求5所述的状态保持逻辑单元，其中输出节点NVM存储单元包括接地的端子。
7.根据权利要求5所述的状态保持逻辑单元，其中输出节点包括与电容器并联地部署的电阻器以控制存储在电容器中的电荷量并且控制流过输出节点NVM存储单元的电流。
8.根据权利要求5所述的状态保持逻辑单元，还包括反相器之一的输入节点处的输入传输门。
9.根据权利要求5所述的状态保持逻辑单元，其中输出节点NVM存储单元被指定为第一NVM存储单元，其中状态保持逻辑单元还包括连接到包括邻近连接的第一NVM存储单元的反相器的输入节点的另外的NVM存储单元。
10.一种用于状态保持逻辑单元的状态保留的方法，所述状态保持逻辑单元包括相对于彼此以背对背布置部署的前馈和反馈反相器，以及均包括第一和第二端子的第一和第二非易失性存储器（NVM）存储单元，第一和第二NVM存储单元的第一端子分别连接到反相器的输入和输出节点，并且第一和第二NVM存储单元的第二端子分别连接到编程轨，所述方法包括：
通过以下对状态保持逻辑单元进行编程：
　　将编程轨从近似V/2伏脉冲到近似0伏；
　　将编程轨进一步脉冲到近似V伏，以及
　　将编程轨进一步返回到近似V/2伏。
11.根据权利要求10所述的方法，其中NVM存储单元是双极型电阻式随机存取存储器（ReRAM）存储单元。
12.根据权利要求10所述的方法，其中对状态保持逻辑单元进行编程还包括：
向附接到反相器的高节点的第一和第二NVM存储单元之一施加近似-V伏的完全写入电压以在低时段期间将附接到高节点的NVM存储单元编程到低电阻状态（LRS），其中高节点是反相器的输入和输出节点之一；以及
向第一和第二NVM存储单元中的另一个施加近似0伏使得第一和第二NVM存储单元中的另一个未被编程。
13.根据权利要求10所述的方法，其中对状态保持逻辑单元进行编程还包括：
向附接到反相器的低节点的第一和第二NVM存储单元之一施加近似+V伏的完全写入电压以在高时段期间将附接到低节点的NVM存储单元编程到高电阻状态（HRS），其中低节点是反相器的输入和输出节点之一；以及
向第一和第二NVM存储单元中的另一个施加近似0伏使得第一和第二NVM存储单元中的另一个未被编程。
14.根据权利要求10所述的方法，还包括：
通过将编程轨斜升至近似V/2伏来给来自断电状态的状态保持逻辑单元供电。
15.根据权利要求14所述的方法，其中给来自断电状态的状态保持逻辑单元供电还包括：
将用于前馈和反馈反相器的功率增加至近似V伏，使得由低电阻状态（LRS）NVM存储单元产生的不平衡提供状态保持逻辑单元以将前馈和反馈反相器的LRS侧拉高。
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