JP4510895B2 - ナノスケール状態機械、ナノスケールパイプライン及び他のナノスケール電子回路において用いるためのナノスケールラッチ及びインピーダンス符号化ロジック - Google Patents
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Description
何年にもわたって研究開発を重ねてきた結果として、ナノスケールエレクトロニクス分野において大きな成果が上げられてきた。ナノスケールエレクトロニクスは一般的には、種々の方法のうちのいずれかによって製造され、100nmより狭い幅を有する信号線と、1個〜数十個又は数百個の分子からそれぞれ形成される能動電子部品及び受動電子部品とを含む電子回路を指している。1つの有望なナノスケール電子回路アーキテクチャでは、第1の組の近接配置される平行なナノワイヤと、その上に置かれる第2の組の近接配置される平行なナノワイヤからナノワイヤクロスバーが形成され、第1の組のナノワイヤからのナノワイヤが第2の組のナノワイヤからのナノワイヤと交差する重なり領域、すなわちナノワイヤ接合部内に、ダイオード、抵抗及び受動接続子等の電子部品が形成される。
本発明の種々の実施の形態は、インピーダンス駆動ロジックを利用するナノスケール電子回路内に論理値をインピーダンス状態として格納する、論理状態を記憶するインピーダンス符号化ナノスケールラッチの実現及び使用に関する。これらの実施の形態のうちの特定の実施の形態では、インピーダンス駆動ロジックを利用するナノスケール電子回路とともに、ナノスケールラッチを用いることによって、縦続接続される一連の論理回路に沿って電圧余裕が累積的に劣化することが避けられ、中間の論理値が一時的に格納されるようになり、それにより、複雑なナノスケール論理回路パイプライン、ナノスケール論理回路に基づく状態機械、並びに種々の異なる相互接続トポロジ及び対応する機能を有する他の複雑な論理デバイスを実現するために、ナノワイヤクロスバーにより実現される論理回路を、ナノスケールラッチを通じて、他のナノワイヤクロスバーにより実現される論理回路に実用的に相互接続できるようになる。
本発明の種々の実施形態は、ナノスケールインピーダンス駆動論理回路(「NIDLC」)によって生成され、使用される論理状態を格納するためのナノスケールインピーダンス符号化ラッチ(「NIEL」)を構成及び使用することに関する。NIELによって、NIDLCが縦続接続され、1ステージのロジックにおいて実現可能な機能よりも複雑な論理機能を作り出すことができるようになる。インピーダンス駆動論理ステージを通り抜ける際に劣化する信号を、1つ又は複数の介在するNIELの動作を通じて、高める、すなわち復元することができる。NIDLC及び介在するNIELをクロック制御して、パイプライン、状態機械、及びさらに複雑な論理回路を作り出すことができる。以下の説明は、(1)ヒステリシス抵抗、(2)NIEL、(3)ラッチアレイ、(4)ダイオード−抵抗ロジック、(5)インピーダンス駆動ロジック、(6)インピーダンス符号化論理ステージ及びインピーダンス駆動論理ステージ、(7)パイプライン、(8)パイプライン動作、(9)状態機械、(10)例示的な状態機械及び(11)例示的な状態機械の動作を含む、多数の分節において、一般的な情報、並びに本発明の概要及び詳細の両方を提供する。
図2は、2本のナノワイヤを相互接続するナノワイヤ接合部に形成することができるナノスケールヒステリシス抵抗の電子工学的な挙動を示す。図2では、横軸202に電圧がプロットされ、縦軸204に電流がプロットされる。プロットされた電流/電圧関係、すなわち図2の線分は、ナノスケールヒステリシス抵抗を低インピーダンス論理状態0(図4Aの402)から高インピーダンス論理状態1(図4Aの404)に切り替え、再び元に戻すことを示す、図2の動作ループを形成する。相対的にわずかに傾いた線分206は、高インピーダンス論理状態1、すなわち開いた状態にあるナノスケールヒステリシス抵抗のための電流/電圧関係を表す。線分206の小さな傾きは、オームの法則によって表されるように、高インピーダンス、すなわち開いた(open)スイッチに印加される電圧が変化しても、電流は相対的に小さくしか変化しないことを表す。
Δic/ΔVc=1/Ropen
Rclosedは、先に説明されたように相対的に小さいので、結果として、電流変化対電圧変化比が大きくなる。相対的に大きく傾いた線208は、ナノスケールヒステリシス抵抗の低インピーダンス論理状態0、すなわち閉じた(closed)状態を表しており、オームの法則によって表されるように、印加される電圧の変化が相対的に小さくても、相対的に大きな電流変化が引き起こされる。
Δic/ΔVc=1/Rclosed
図3は、NIELを実現するために、本発明の種々の実施形態においてヒステリシス抵抗がいかに利用されるかを示す。ナノスケールヒステリシス抵抗は、2つの異なるインピーダンス状態302及び304のうちの一方をとるように電気的に制御することができる。第1の状態302では、ナノスケールヒステリシス抵抗のインピーダンスは相対的に低く、低インピーダンス接続を通じて2本のナノワイヤの相互接続を提供する。以下の説明では、この状態を、ブール値「0」インピーダンス論理状態と呼ぶことにし、図式的な表現では閉じたヒステリシス抵抗スイッチ303として表す。ナノスケールヒステリシス抵抗によってとられることがある第2の状態は相対的に高いインピーダンス状態304である。相対的に高いインピーダンス状態を、ブール論理状態「1」と呼ぶことにし、図式的な表現では開いたヒステリシス抵抗スイッチ305として表す。それゆえ、ナノスケールヒステリシス抵抗は、電流レベル又は電位ではなく、インピーダンス状態として論理状態を格納する。低インピーダンス状態302は基本的には、2本のナノワイヤ間の低インピーダンス相互接続を表し、一方、高インピーダンス状態は、基本的には2本のナノワイヤ間が相互接続されていないものと見なすことができ、それゆえ、開いたスイッチ305として図式的に表される。
図5は、一連の1素子NIELによって実現される5素子NIELアレイを示す。図5では、5素子NIELアレイのための概略図502が、5素子NIELアレイのブロック図状の表現504に等価であることが示される。明確にするために、後続の図面では後者の表現が用いられる。上記のように、ナノスケールヒステリシス抵抗506、507及び508を含む、開いた状態のナノスケールヒステリシス抵抗は、論理値「1」510、511及び512を格納することを表すものとし、閉じた状態のナノスケールヒステリシス抵抗514、515は、論理値「0」516及び517を格納するものとしていることに留意されたい。垂直ナノワイヤ518は制御入力520に対応し、水平ナノワイヤ522〜526は、入力信号線528〜532及び出力信号線534〜538の両方に対応する。入力/出力信号線は、特定の時点において入力線として、又は出力線としてだけの役割を果たすことができ、それらの状態が入力であるか、出力であるかは、制御電圧入力520に印加される電圧、及びそれらの線が、図示されない付加的な回路要素によって駆動されるか否かによることに留意することが重要である。
図6A及び図6Bは、従来のダイオードロジックを用いて簡単な論理回路を実現するダイオード部品を含む簡単な、例示的なクロスバーの概略図、及びその論理回路の対応するブロック図状の表現を示す。ナノスケール回路の概略図602は、5本の入力信号線604〜608と、抵抗614〜616を通じてグランド618に相互接続される3本の出力信号線610〜612と、ダイオード626のようなダイオードを通じて入力信号線604〜608及び出力信号線610〜612と相互接続される4つの垂直ナノワイヤ620〜623とを示す。垂直ナノワイヤは、抵抗628〜631を介して、駆動電圧線632にも相互接続される。信号線と垂直ワイヤとの間にダイオードを選択的に挿入することによって、図6に示されるロジックが形成される。ダイオードを基にして、論理信号を反転するクロスバーを実装することは難しいので、各入力信号A604及びB606はそれぞれ、相補入力信号(Aバー)605及び(Bバー)607と対にされる。この仮想的な応用形態では相補信号は不要であるので、その仮想的な論理回路では、入力信号Cは、相補入力信号を与えられない。
本発明の種々の実施形態は、NIELと密接に関連付けられるNIDLCを用いる。NIDLCは、先に説明された従来のダイオードロジックと同じようには動作しない。図7は、その入力を駆動する前置NIELアレイ702、及びその出力を取り込む後置NIELアレイ704に相互接続されるNIDLCを示す。図7に示されるように、NIDLC700への入力は、前置NIEL702から駆動されるか、又は主に外部信号源から入力される場合には、電気的に等価なものから駆動される。クロスバーの上半分では、ANDゲートがダイオード706〜709及びプルアップ抵抗710〜712で実装され、下半分では、ORゲートがダイオード714〜716で実装される。ORゲート718及び720の出力は後置出力ラッチ704内に駆動される。NIDLCは、1つ又は複数の入力NIEL及び1つ又は複数の出力NIELと相互接続されることがある。
図10A及び図10Bは、ナノスケールラッチによって容易にされる数多くの異なる相互接続トポロジのうちの2つを示す。図10Aはパイプラインを示しており、それはNIELによって容易にされる数多くの異なる相互接続トポロジのうちの1つである。上記のように、そのパイプラインは、第1のクロックサイクルにおいて奇数ラッチから論理値が読み出されて偶数ラッチに入力され、且つ、後続の第2のクロックサイクルにおいて偶数ラッチから値が読み出されて奇数ラッチに入力されるように、クロック制御することができる。2クロックサイクル後に、第1のNIDLCによって論理値が変換され、介在するラッチ内に格納され、第3のラッチ内に格納するために第2のNIDLCによって変換される。そのパイプラインによれば、単一の大規模な論理デバイスでは実現することが難しいか、又は不可能である複雑なロジックを実現するために、多数の小さなNIDLCを直列に組み合わせることができるようになる。
図11A〜図11Dは、本発明の一実施形態を表す、NIELを用いることによってNIDLCをさらに複雑にするための手法を示す。図11Aでは、4つの異なるNIDLC1102〜1105が3つのNIEL1106〜1108を通じて相互接続され、4つの異なるNIDLCによって表される論理演算を縦続接続しており、図11B〜図11Dでも同じ図示規則を用いる。これらの4つのNIDLCは合わせて1つの論理機能を実現しており、その論理機能は、個々のクロスバーのそれぞれによって生成される論理機能のいずれか1つよりも複雑である。ただし、これは、所望の(全体的な)機能を一連の単純な論理ステージに分割することによって達成される。4つの個々のナノワイヤクロスバーは、製造及び使用するのを容易にするサイズであるが、所望の全体的な機能をただつ1の論理ステージにおいて実現する場合に必要とされるナノワイヤクロスバーサイズよりも小さい。直に相互接続すると、許容できない信号劣化が生じることになるので、4つのナノワイヤクロスバーは直に相互接続することはできない(或るステージの出力が次のステージの入力を駆動することはできない)。図11A〜図11Dの例では、NIEL1106のような各NIELは、4つの異なるブール論理値1110〜1113を格納するための4つの素子を含む。
図10Bは、簡単な2ラッチ状態機械を示す。状態機械は、論理回路を通じて互いに相互接続される、多数の論理値保持ラッチを含む。状態機械がクロック制御されるとき、ラッチに格納される値が確定的に変化する。パイプライン及び状態機械の組み合わせが、任意の所望の論理回路を形成することができる。
図12は、NIDLC及びNIELで実現される例示的な2ビットカウンタ状態機械の概略図を示す。図12に示される2ビットカウンタ状態機械1200は、入力信号線R1202及びその相補的な信号線1204と、第1の4素子ラッチ1206と、第1のNIDLC1210及び第2のNIDLC1212によって相互接続される第2の4素子NIEL1208とを含む。
図13A〜図13Jは、図12に示されるナノスケール状態機械の動作を示す。図13Aは、図12に示されるナノスケール状態機械のブロック図状の表現を示す。そのブロック図状の表現は、R1202及び相補的な(Rバー)1204入力信号線と、第1のNIDLC1210と、第2のNIDLC1212と、第1のラッチ1206と、第2のラッチ1208とを示す。第1のラッチ1214及び第2のラッチ1216のための入力制御電圧経路が示される。第1のNIDLC1210及び第2のNIDLC1212のための論理電圧入力1218及び1220が示される。図13A〜図13Jでは、論理回路出力信号及び論理回路入力信号のためのブール式が明示されており、それらの式は図12に示されるダイオードロジックに対応する。上記式のように、それらのラッチは、各NIELへの入力、及び各NIELからの出力のための式を反転することによって、図13A〜図13Jに示される出力上で格納される論理値を反転することに留意されたい。2ビットカウンタの2つのビットは、ビット0 1222及びその相補的なビット1224、並びにビット1 1226及びその相補的なビット1228を含む。その状態機械は、10進数の「0」、「1」、「2」及び「3」に対応する2ビット2進数値「00」、「01」、「10」及び「11」の中で繰返しカウントするために、2つのビット「b0」及び「b1」の値を変更するように動作する。入力信号R1202は、ハイであるときに、状態機械をリセットする役割を果たす。図6A〜図6C及び図9A〜図9Eを参照して先に説明されたように、NIELに入力される論理状態は、NIELから読み出されるときに反転される。こうして、図13Aでは、第1のNIEL1206は、一番上の内部ラッチから一番下の内部ラッチまで降順に、論理状態b0、¬b0、b1及び¬b1を受信して格納するが、一番上の内部ラッチから一番下の内部ラッチまで降順に、論理状態¬b0、b0、¬b1及びb1に対応するインピーダンス状態を出力する。
Claims (9)
- 論理値を格納するナノスケールラッチであって、
グランドと、
ナノスケール制御電圧入力線と、
ナノスケール入力/出力信号線と、
前記制御電圧入力線と前記入力/出力信号線とを相互接続するナノスケールヒステリシス抵抗であって、低インピーダンスの閉じた状態にあるときに第1の論理値を表し、高インピーダンスの開いた状態にあるときに第2の論理値を表す、ナノスケールヒステリシス抵抗と、
前記入力/出力信号線と前記グランドとを相互接続し、前記ラッチが非破壊的に無条件に前記開いた状態になることができるようにするナノスケールダイオードと
を備えることを特徴とする、論理値を格納するナノスケールラッチ。 - 多数の付加的なナノスケール入力/出力信号線をさらに備え、各付加的な入力/出力信号線は、論理値を格納する別個のナノスケールヒステリシス抵抗によって前記ナノスケール制御電圧入力線と相互接続され、且つナノスケールダイオードにより前記グランドと相互接続されることを特徴とする、請求項1に記載の論理値を格納するナノスケールラッチ。
- 前記ナノスケール制御電圧入力線に、絶対値が閾値電圧V 0 よりも大きな第1の極性の電圧を印加することによって、前記ナノスケールラッチを、開いた高ピンピーダンス状態にし、
前記ナノスケール制御電圧入力線に、絶対値が閾値電圧V c よりも大きな第2の極性の電圧を印加することによって、前記ナノスケールラッチを、閉じた低ピンピーダンス状態にすることを特徴とする、請求項1に記載の論理値を格納するナノスケールラッチ。 - 前記制御電圧入力線に絶対値がV 0 以上の前記第1の極性の電圧を印加して、前記ナノスケールラッチを開いた状態にすること、
前記ナノスケール制御電圧信号線に絶対値がV c より小さい前記第2の極性の電圧を印加して、前記ナノスケールラッチを前記開いた状態のままにしておくこと、及び
前記ナノスケール入力/出力信号線に前記第1の極性の電圧を有する論理信号を入力し、
前記論理信号の前記電圧を前記ナノスケール制御電圧線に印加された前記電圧と組み合わせて、絶対値がV c 以上の合成された電圧を生成するときに、前記ナノスケールラッチを前記閉じた状態に設定し、
前記ナノスケール制御電圧線に印加された前記電圧と組み合わせられた前記論理信号の前記電圧が、絶対値がV c 以上の合成された電圧を生成し損なうときに、前記ナノスケールラッチを前記開いた状態のままにしておくことによって、
論理値が前記ナノスケール入力/出力信号線に入力され、前記ナノスケールラッチ内に格納されることを特徴とする、請求項3に記載の論理値を格納するナノスケールラッチ。 - 前記ナノスケール制御電圧信号線を強制的に前記グランドに接地すること、及び
バイアスをかけられていないダイオードを用いること等の分離技法を通じて、前記入力/出力線上の駆動電圧を切断し、前記印加される電圧が、前記ナノスケールラッチ内の低インピーダンス経路を通じて前記グランドに引き込まれるか否かを判定すること
によって、論理値が前記ナノスケールラッチから読み出されることを特徴とする、請求項3に記載の論理値を格納するナノスケールラッチ。 - インピーダンス符号化ナノスケール論理回路であって、
ナノスケールラッチであって、グランドと、ナノスケール制御電圧入力線と、ナノスケール入力/出力信号線と、前記制御電圧入力線と前記入力/出力信号線とを相互接続するナノスケールヒステリシス抵抗であって、低インピーダンスの閉じた状態にあるときに第1の論理値を表し、高インピーダンスの開いた状態にあるときに第2の論理値を表す、ナノスケールヒステリシス抵抗と、前記入力/出力信号線とグランドとを相互接続し、前記ラッチが非破壊的に無条件に前記開いた状態になることができるようにするナノスケールダイオードとを備える、ナノスケールラッチと、
論理電圧入力と、論理状態を前記ナノスケールラッチに格納するために該ナノスケールラッチの前記ナノスケール入力/出力信号線と相互接続される出力信号線とを有する前置ナノワイヤクロスバーと、
論理電圧入力と、前記ナノスケールラッチからインピーダンス符号化された論理状態を読み出すために該ナノスケールラッチの前記ナノスケール入力/出力信号線と相互接続される入力信号線とを有する後置ナノワイヤクロスバーと
を備えることを特徴とする、インピーダンス符号化ナノスケール論理回路。 - パイプライン、複雑な論理回路、及び状態機械
のうちの1つを形成するために互いに相互接続されることを特徴とする、多数の請求項6に記載のインピーダンス符号化ナノスケール論理回路。 - 前記ナノスケールラッチの前記制御電圧入力線に電圧を印加して、該ナノスケールラッチを入力受信状態にしながら、前記前置ナノワイヤクロスバー及び前記後置ナノワイヤクロスバーの前記論理電圧入力を強制的に前記グランドに接地すること、
前記前置ナノワイヤクロスバーの前記論理電圧入力に電圧を印加すること、並びに
前記ナノスケールラッチの前記制御電圧入力線に電圧を印加すること
によって、論理値が前記ナノスケールラッチに入力されて格納されることを特徴とする、請求項6に記載のインピーダンス符号化ナノスケール論理回路。 - 前記ナノスケールラッチの前記制御電圧入力線を強制的に前記グランドに接地すること、前記後置ナノワイヤクロスバーの前記論理電圧入力に電圧を印加すること、及び、前記前置ナノワイヤクロスバーの前記論理電圧入力を強制的に前記グランドに接地することによって、前記ナノスケールラッチから論理値が読み出され、該ナノスケールラッチが低インピーダンス状態にあるときに、前記ナノスケール入力/出力信号線は該ナノスケールラッチを通じて前記グランドに接地されることを特徴とする、請求項6に記載のインピーダンス符号化ナノスケール論理回路。
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