CN105210297B - 实现异或运算的电路、实现同或运算的电路以及阵列电路 - Google Patents
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Abstract
本发明提供一种实现异或运算的电路、实现同或运算的电路以及阵列电路，通过四个开关和一个阻变存储器构建的实现异或运算的电路或实现同或运算的电路，实现异或运算或同或运算只经过一个步骤，即，通过改变阻变存储器呈现的阻态表示异或运算或同或运算的结果，从而提高了计算效率。
Description
技术领域
本发明实施例涉及计算机领域，尤其涉及一种实现异或运算的电路、实现同或运算的电路以及阵列电路。
背景技术
在计算系统中，实现异或运算的电路或实现同或运算的电路是实现加法器、计数器、乘法器和除法器等的基本电路，因此，实现异或门运算的电路或实现同或运算的电路的计算效率会直接影响整个计算系统的计算效率。
现有技术中，实现异或运算的电路通常由互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor，简称CMOS)管组成，其电路结构可以如图1所示。图1为现有技术中的一种实现异或运算的电路的结构示意图。从图1可以看出，采用图1的电路结构图实现A异或B的运算，共需要10个MOS管来完成，电路结构复杂，计算效率不高。
发明内容
本发明实施例提供一种实现异或运算的电路、实现同或运算的电路以及阵列电路，可以提高计算效率。
本发明实施例第一方面提供一种实现异或运算的电路，包括：阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关第一端为低电平时所述第四开关导通；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端作为所述电路的第一端；
所述第三开关的第二端和所述第四开关的第二端作为所述电路的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述电路的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述电路的第一端用于输入第一信号，所述电路的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压、所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述第一信号与所述第二信号的异或结果。
结合第一方面，在第一种可能的实现方式中，所述预定条件包括至少一个如下公式：
VB高-VC≥Vset；
VB低-VC≤Vreset；
VC-VB高≤Vreset；
VC-VB低≥Vset；
其中，所述VC表示控制电压，所述VB低表示第二信号的低电平电压，所述VB高表示第二信号的高电平电压，所述Vset表示所述阻变存储器的置位电压，所述Vreset表示所述阻变存储器的复位电压。
结合第一方面或第一种可能的实现方式，在第二种可能的实现方式中，所述阻变存储器，具体用于当所述第一信号为低电平时，根据通过所述第一开关输入的控制电压与通过所述第四开关输入的第二信号的电压差呈现的阻态表示所述第一信号与所述第二信号的异或结果。
结合第一方面或第一种或第二种可能的实现方式，在第三种可能的实现方式中，所述阻变存储器，具体用于当所述第一信号为高电平时，根据通过所述第二开关输入的控制电压与通过所述第三开关输入的第二信号的电压差呈现的阻态表示所述第一信号与所述第二信号的异或结果。
结合第一方面或第一方面的第一种至第三种可能的实现方式中任一种可能的实现方式，在第四种可能的实现方式中，所述电压控制端还用于输入第三信号，所述第三信号保持所述阻变存储器呈现的阻态；
所述电路的第二端还用于输出第四信号，所述异或结果是根据所述第三信号和所述第四信号获得的。
结合第一方面或第一方面的第一种至第四种可能的实现方式中任一种可能的实现方式，在第五种可能的实现方式中，所述第一开关为第一场效应晶体管，所述第一开关的第一端为所述第一场效应晶体管的栅极，所述第一开关的第二端为所述第一场效应晶体管的漏极，所述第一开关的第三端为所述第一场效应晶体管的源极；
所述第二开关为第二场效应晶体管，所述第二开关的第一端为所述第二场效应晶体管的栅极，所述第二开关的第二端为所述第二场效应晶体管的漏极，所述第二开关的第三端为所述第二场效应晶体管的源极；
所述第三开关为第三场效应晶体管，所述第三开关的第一端为所述第三场效应晶体管的栅极，所述第三开关的第二端为所述第三场效应晶体管的漏极，所述第三开关的第三端为所述第三场效应晶体管的源极；
所述第四开关为第四场效应晶体管，所述第四开关的第一端为所述第四场效应晶体管的栅极，所述第四开关的第二端为所述第四场效应晶体管的漏极，所述第四开关的第三端为所述第四场效应晶体管的源极。
结合第五种可能的实现方式，在第六种可能的实现方式中，所述第一场效应晶体管和所述第四场效应晶体管为P沟道金属-氧化物半导体P-MOS，所述第二场效应晶体管和所述第三场效应晶体管为N沟道金属-氧化物半导体N-MOS。
结合第五种可能的实现方式，在第七种可能的实现方式中，所述第一场效应晶体管和所述第四场效应晶体管为P沟道结型场效应晶体管，所述第二场效应晶体管和所述第三场效应晶体管为N沟道结型场效应晶体管。
本发明实施例第二方面提供一种实现异或运算的阵列电路，包括：
至少两个异或运算电路单元，其中，
所述异或运算电路单元包括：阻变存储器、第一开关、第二开关、第三开关、第四开关以及第五开关；
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导通；所述第五开关的第一端为高电平时所述第五开关导通；
所述第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端作为所述异或运算电路单元的第一端；
所述第五开关的第一端作为所述异或运算电路单元的字线选择输入端；
所述第三开关的第二端和所述第四开关的第二端与所述第五开关的第三端连接；
所述第五开关的第二端作为所述异或运算电路单元的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述异或运算电路单元的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述异或运算电路单元的第一端用于输入第一信号，所述异或运算电路单元的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述异或运算电路单元输入的所述第一信号与所述第二信号的异或结果；
所述阵列电路中同一行的异或运算电路单元共用同一字线选择输入端和同一电压控制端，同一列的异或运算电路单元共用同一异或运算电路单元的第一端和同一异或运算电路单元的第二端。
本发明实施例第三方面提供一种实现同或运算的电路，包括：阻变存储器、第一开关、第二开关、第三开关和第四开关；其中：
所述第一开关的第一端为高电平时所述第一开关导通，所述第四开关第一端为高电平时所述第四开关导通，所述第二开关的第一端为低电平时所述第二开关导通，所述第三开关的第一端为低电平时所述第三开关导通；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端作为所述电路的第一端；
所述第三开关的第二端和所述第四开关的第二端作为所述电路的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述电路的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述电路的第一端用于输入第一信号，所述电路的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述第一信号与所述第二信号的同或结果。
结合第三方面，在第一种可能的实现方式中，所述预定条件包括至少一个如下公式：
VB高-VC≤Vreset；
VB低-VC≥Vset；
VC-VB高≥Vset；
VC-VB低≤Vreset；
其中，所述VC表示控制电压，所述VB低表示第二信号的低电平电压，所述VB高表示第二信号的高电平电压，所述Vset表示所述阻变存储器的置位电压，所述Vreset表示所述阻变存储器的复位电压。
结合第三方面或第一种可能的实现方式，在第二种可能的实现方式中，所述阻变存储器，具体用于当所述第一信号为低电平时，根据通过所述第二开关输入的控制电压与通过所述第三开关输入的第二信号的电压差呈现的阻态获得同或结果。
结合第三方面或第一种或第二种可能的实现方式，在第三种可能的实现方式中，所述阻变存储器，具体用于当所述第一信号为高电平时，根据通过所述第四开关输入的控制电压与通过所述第一开关输入的第二信号的电压差呈现的阻态获得同或结果。
结合第三方面或第三方面的第一种至第三种可能的实现方式中任一种可能的实现方式，在第四种可能的实现方式中，所述电压控制端还用于输入第三信号，所述第三信号保持所述阻变存储器呈现的阻态；
所述电路的第二端还用于输出第四信号，所述同或结果是根据所述第三信号和所述第四信号获得的。
结合第三方面或第三方面的第一种至第四种可能的实现方式中任一种可能的实现方式，在第五种可能的实现方式中，所述第一开关为第一场效应晶体管，所述第一开关的第一端为所述第一场效应晶体管的栅极，所述第一开关的第二端为所述第一场效应晶体管的漏极，所述第一开关的第三端为所述第一场效应晶体管的源极；
所述第二开关为第二场效应晶体管，所述第二开关的第一端为所述第二场效应晶体管的栅极，所述第二开关的第二端为所述第二场效应晶体管的漏极，所述第二开关的第三端为所述第二场效应晶体管的源极；
所述第三开关为第三场效应晶体管，所述第三开关的第一端为所述第三场效应晶体管的栅极，所述第三开关的第二端为所述第三场效应晶体管的漏极，所述第三开关的第三端为所述第三场效应晶体管的源极；
所述第四开关为第四场效应晶体管，所述第四开关的第一端为所述第四场效应晶体管的栅极，所述第四开关的第二端为所述第四场效应晶体管的漏极，所述第四开关的第三端为所述第四场效应晶体管的源极。
结合第五种可能的实现方式，在第六种可能的实现方式中，所述第一场效应晶体管和所述第四场效应晶体管为N沟道金属-氧化物半导体N-MOS，所述第二场效应晶体管和所述第三场效应晶体管为P沟道金属-氧化物半导体P-MOS。
结合第五种可能的实现方式，在第七种可能的实现方式中，所述第一场效应晶体管和所述第四场效应晶体管为N沟道结型场效应晶体管，所述第二场效应晶体管和所述第三场效应晶体管为P沟道结型场效应晶体管。
本发明实施例第四方面提供一种实现同或运算的阵列电路，包括：
至少两个同或运算电路单元，
其中，所述同或运算电路单元包括：阻变存储器、第一开关、第二开关、第三开关、第四开关以及第五开关；
所述第一开关的第一端为高电平时所述第一开关导通，所述第二开关的第一端为低电平时所述第二开关导通，所述第三开关的第一端为低电平时所述第三开关导通，所述第四开关的第一端为高电平时所述第四开关导通；所述第五开关的第一端为高电平时所述第五开关导通；
所述第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端作为所述同或运算电路单元的第一端；
所述第五开关的第一端作为所述同或运算电路单元的字线选择输入端；
所述第三开关的第二端和所述第四开关的第二端与所述第五开关的第三端连接；
所述第五开关的第二端作为所述同或运算电路单元的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述同或运算电路单元的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述同或运算电路单元的第一端用于输入第一信号，所述同或运算电路单元的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述同或运算电路单元输入的所述第一信号与所述第二信号的同或结果；
所述阵列电路中同一行的同或运算电路单元共用同一字线选择输入端和同一电压控制端，同一列的同或运算电路单元共用同一同或运算电路单元的第一端和同一同或运算电路单元的第二端。
从以上技术方案可以看出，本发明实施例提供的实现异或运算的电路、实现同或运算的电路以及阵列电路，通过四个开关和一个阻变存储器构建的实现异或运算的电路或实现同或运算的电路，电路结构简单，通过第一信号和第二信号改变阻变存储器的阻态，即可实现异或运算，计算步骤少，能够提高计算效率。并且，在本发明实施例中，通过阻变存储器呈现的阻态表示异或运算或同或运算的结果，在电路掉电的情况下，阻变存储器依然能够保持掉电前的阻态，相当于将计算结果通过阻变存储器的阻态进行存储，具有非易失性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1为现有技术实现异或运算的电路的结构示意图；
图2为本发明实施例提供的一种实现异或运算的电路的结构示意图；
图3为本发明实施例提供的一种实现异或运算的阵列电路的结构示意图；
图4为本发明实施例提供的一种异或运算电路单元的结构示意图；
图5为本发明实施例提供的一种实现同或运算的电路的结构示意图；
图6为本发明实施例提供的一种实现同或运算的阵列电路的结构示意图；
图7为本发明实施例提供的一种同或运算电路单元的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
随着计算机技术的发展，人们对计算效率的要求也日益提高，实现异或运算的电路或实现同或运算的电路是实现加法器、计数器、乘法器和除法器等的基本电路，因此，实现异或门运算的电路或实现同或运算的电路的计算效率会直接影响整个计算系统的计算效率。本发明实施例提供的实现异或运算的电路或实现同或运算的电路以及电路阵列，可以单独应用，也可以结合其他电路实现加法器、计数器、乘法器和除法器以及更复杂的计算器等。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图2为本发明实施例提供的一种实现异或运算的电路的结构示意图。为了便于图示，图2中的开关以MOS开关为例示出，本领域技术人员可以理解，本实施例的开关还可以是结型场效应管或者其他类型的压控开关。如图2所示，本实施例的实现异或运算的电路包括：
阻变存储器M、第一开关S1、第二开关S2、第三开关S3以及第四开关S4；其中，第一开关S1的第一端11为低电平时第一开关S1导通，第二开关S2的第一端21为高电平时第二开关S2导通，第三开关S3的第一端31为高电平时第三开关S3导通，第四开关S4第一端41为低电平时第四开关导通。
第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41作为上述电路的第一端A；第三开关S3的第二端32和第四开关S4的第二端42作为上述电路的第二端B；第一开关S1的第二端12和第二开关S2的第二端22作为上述电路的电压控制端Vc；第一开关S1的第三端13和第三开关S3的第三端33与阻变存储器M的负向输入端M1连接；第二开关S2的第三端23和第四开关S4的第三端43与阻变存储器的正向输入端M2连接。
上述电路的第一端A用于输入第一信号，上述电路的第二端B用于输入第二信号，电压控制端Vc用于输入控制电压；当控制电压、第二信号满足预定条件时，阻变存储器M呈现的阻态用于表示第一信号与第二信号的异或结果。
其中，阻变存储器(Resistive random-access memory，简称RRAM)是一种根据施加在阻变存储器上的电压的不同，使阻变存储器的材料的电阻在高阻态和低阻态间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息的内存。当阻变存储器的正向输入端电压与负向输入端电压的差值不小于所述阻变存储器的置位电压时，所述阻变存储器呈现低阻态，当阻变存储器的正向输入端电压与负向输入端电压的差值不大于阻变存储器的复位电压时，该阻变存储器呈现高阻态。
在本发明实施例中，预定条件需要满足下述至少一种公式：
VB高-VC≥Vset；
VB低-VC≤Vreset；
VC-VB高≤Vreset；
VC-VB低≥Vset；
其中，Vc表示控制电压，VB低表示第二信号的低电平电压，VB高表示第二信号的高电平电压，Vset表示所述阻变存储器的置位电压，Vreset表示阻变存储器的复位电压。
在上述实施例中，在计算逻辑“0”与逻辑“1”的异或结果，以及逻辑“0”与逻辑“0”的异或结果时，阻变存储器具体用于当第一信号为低电平时，根据通过第一开关输入的控制电压与通过第四开关输入的第二信号的电压差呈现的阻态表示第一信号与第二信号的异或结果。
在计算逻辑“1”与逻辑“1”的异或结果，以及逻辑“1”与逻辑“0”的异或结果时，阻变存储器具体用于当第一信号为高电平时，根据通过第二开关输入的控制电压与通过第三开关输入的第二信号的电压差呈现的阻态表示第一信号与第二信号的异或结果。
上述实现异或运算的电路的工作过程如下：首先，根据上述预定条件确定控制电压的大小以及表示第二信号的高电平(逻辑“1”)和/或低电平(逻辑“0”)的电压大小。然后，通过电路的第一端和电路的第二端输入进行异或运算的第一信号和第二信号，通过阻变存储器呈现的阻态表示第一信号与第二信号的异或结果。
举例来说，假设阻变存储器的Vset为2.5V，Vreset为-2.5V，以预定条件为上述4个条件为例进行说明，满足上述预定条件的其中一组数据为：Vc为2.5V，VB高为5V，VB低为0V。则可以将Vc设置为2.5V，用5V表示逻辑“1”，用0V表示逻辑“0”。
当计算逻辑“0”和逻辑“1”的异或结果时，异或电路的第一端输入0V，异或电路的第二端输入5V。此时，由于异或电路的第一端输入的为低电平，因此，第一开关和第四开关导通，第二开关和第三开关断开，阻变存储器的正向输入端的电压为VB高(5V)，阻变存储器负向输入端的电压为Vc(2.5V)，阻变存储器正向输入端与负向输入端的电压差为2.5V，阻变存储器呈现低阻态，低阻态表示逻辑“1”，从而，实现逻辑“0”和逻辑“1”的异或运算。
当计算逻辑“0”和逻辑“0”的异或结果时，异或电路的第一端输入0V，异或电路的第二端输入0V。此时，由于异或电路的第一端输入的为低电平，因此，第一开关和第四开关导通，第二开关和第三开关断开，阻变存储器的正向输入端的电压为VB低(0V)，阻变存储器负向输入端的电压为Vc(2.5V)，阻变存储器正向输入端与负向输入端的电压差为-2.5V，阻变存储器呈现高阻态，高阻态表示逻辑“0”，从而，实现逻辑“0”和逻辑“0”的异或运算。
当计算逻辑“1”和逻辑“0”的异或结果时，异或电路的第一端输入5V，异或电路的第二端输入0V。此时，由于异或电路的第一端输入的为高电平，因此，第二开关和第三开关导通，第一开关和第四开关断开，阻变存储器的正向输入端的电压为Vc(2.5V)，阻变存储器负向输入端的电压为VB低(0V)，阻变存储器正向输入端与负向输入端的电压差为2.5V，阻变存储器呈现低阻态，低阻态表示逻辑“1”，从而，实现逻辑“1”和逻辑“0”的异或运算。
当计算逻辑“1”和逻辑“1”的异或结果时，异或电路的第一端输入5V，异或电路的第二端输入5V。此时，由于异或电路的第一端输入的为高电平，因此，第二开关和第三开关导通，第一开关和第四开关断开，阻变存储器的正向输入端的电压为Vc(2.5V)，阻变存储器负向输入端的电压为VB高(5V)，阻变存储器正向输入端与负向输入端的电压差为-2.5V，阻变存储器呈现高阻态，高阻态表示逻辑“0”，从而，实现逻辑“1”和逻辑“1”的异或运算。
也可以通过表1直观的表示上述关系，其中，开关导通用“1”表示，开关断开用“0”表示。
表1
| Vc | A | B | S1 | S2 | S3 | S4 | M |
| Vset | 0 | 0 | 1 | 0 | 0 | 1 | 0 |
| Vset | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
| Vset | 1 | 0 | 0 | 1 | 1 | 0 | 1 |
| Vset | 1 | 1 | 0 | 1 | 1 | 0 | 0 |
需要说明的是，本发明实施例是以阻变存储器的低阻态表示逻辑“1”，高阻态表示逻辑“0”为例，实际应用中，还可以根据需要进行相应变换，以阻变存储器的高阻态表示逻辑“1”，低阻态表示逻辑“0”，在此不作限定。
从上述技术方案的描述可以看出，本实施例的实现异或运算的电路，由于电路结构简单，通过输入第一信号和第二信号改变阻变存储器的阻态，即可实现异或运算，计算步骤少(仅一步)，能够提高计算效率。并且，由于上述实现异或运算的电路所需的元器件数量少，从而，能够减少功耗。进一步的，由于通过阻变存储器呈现的阻态表示异或结果，阻变存储器具有非易失性，在电路掉电的情况下，阻变存储器依然能够保持掉电前的阻态，因此，相当于将计算结果通过阻变存储器的阻态进行存储，实现了计算和存储的融合。
在上述实施例中，在需要获得异或计算结果时，电压控制端还用于输入第三信号，其中，第三信号需要保持阻变存储器呈现的阻态。根据这种方式，第三信号输入时，阻变存储器的阻态不会根据第三信号的输入发生改变。例如，在输入第三信号前，阻变存储器的阻态为高阻态，则在输入第三信号后，阻变存储器的阻态依然为高阻态。电路的第二端还用于输出第四信号，异或结果是根据第三信号和第四信号获得的。
在本发明实施例中，通过获取阻变存储器呈现的阻态获得异或结果，可以包括但不限于下述方式。
第一种实现方式为：控制电路的第一端输入低电平，电压控制端输入第三信号，例如，第三信号可以是一个电压信号。第三信号保持阻变存储器呈现的阻态，通过读取电路的第二端输出的第四信号(即输出的电流)，根据欧姆定理获知阻变存储器的阻态。例如，若电路的第二端输出的电流小于某一阈值，则阻变存储器的阻态为高阻，异或结果为0。若电路的第二端输出的电流大于某一阈值时阻变存储器的阻态为低阻，异或结果为1。由于阻变存储器的正向输入端与负向输入端的电压在Vreset和Vset之间时阻态保持不变，在此过程中，电路的第一端输入低电平，第一开关和第四开关导通，第二开关和第三开关断开，阻变存储器的正向输入端与负向输入端的电压差为负的第三信号的电压，因此，第三信号应该满足如下条件：
-Vset＜V3＜-Vreset
其中，V3表示第三信号的电压。
第二种实现方式为：控制电路的第一端输入高电平，电压控制端输入第三信号，例如，第三信号可以是一个电压信号。第三信号保持阻变存储器呈现的阻态，通过读取电路的第二端输出的第四信号(即输出的电流)，根据欧姆定理获知阻变存储器的阻态。由于阻变存储器的正向输入端与负向输入端的电压在Vreset和Vset之间时阻态保持不变，在此过程中，电路的第一端输入高电平，第一开关和第四开关断开，第二开关和第三开关导通，阻变存储器的正向输入端与负向输入端的电压差为第三信号的电压，因此，第三信号应该满足如下条件：
Vreset＜V3＜Vset
其中，V3表示第三信号的电压。
在本实施例的方案中，获知阻变存储器呈现的阻态的方式简单、步骤较少、易于操作。
可以理解的是，在本发明实施例中，电压控制端输入的第三信号还可以是一个电流信号，当第三信号为电流信号时，可以根据读取电路的第二端输出的电压信号来获知阻变存储器的阻态，根据这种方式，电路的第二端输出的第四信号为电压信号。在本发明实施例中，不对第三信号和第四信号的具体形式做具体限定。
在上述实施例中，各个开关可以通过场效应晶体管实现，具体地，第一开关S1为第一场效应晶体管，第一开关S1的第一端11为第一场效应晶体管的栅极，第一开关S1的第二端12为第一场效应晶体管的漏极，第一开关S1的第三端13为第一场效应晶体管的源极。
第二开关S2为第二场效应晶体管，第二开关S2的第一端21为第二场效应晶体管的栅极，第二开关S2的第二端22为第二场效应晶体管的漏极，第二开关S3的第三端23为第二场效应晶体管的源极。
第三开关S3为第三场效应晶体管，第三开关S3的第一端31为第三场效应晶体管的栅极，第三开关S3的第二端32为第三场效应晶体管的漏极，第三开关S3的第三端33为第三场效应晶体管的源极。
第四开关S4为第四场效应晶体管，第四开关S4的第一端41为第四场效应晶体管的栅极，第四开关S4的第二端42为第四场效应晶体管的漏极，第四开关S4的第三端43为第四场效应晶体管的源极。
在上述实施例中，更具体地，第一场效应晶体管和第四场效应晶体管可以为P沟道金属-氧化物半导体(Positive-channel Metal Oxide Semiconductor，以下简称：P-MOS)，第二场效应晶体管和第三场效应晶体管可以为N沟道金属-氧化物半导体(Negative-channel Metal-oxide Semiconductor，以下简称：N-MOS)。
可替代的，第一场效应晶体管和第四场效应晶体管也可以为P沟道的结型场效应晶体管，第二场效应晶体管和第三场效应晶体管为N沟道结型场效应晶体管。
上述实施例描述的是实现异或运算的电路，基于上述实施例描述的实现异或运算的电路，本发明还提供了一种实现异或运算的阵列电路，用于进行多位的异或运算。图3为本发明实施例提供的一种实现异或运算的阵列电路的结构示意图，如图3所示，本实施例提供的实现异或运算的阵列电路结构包括至少两个异或运算电路单元Cu，其中，每个异或运算电路单元Cu的结构如图4所示。
图4为本发明实施例提供的一种异或运算电路单元的结构示意图，图4提供的异或运算电路单元与图2所示的实现异或运算的电路的区别在于，图4提供的异或运算电路单元在图2的电路结构基础上还包括第五开关S5。具体的，每个异或运算电路单元Cu包括：
阻变存储器M、第一开关S1、第二开关S2、第三开关S3、第四开关S4和第五开关S5；
第一开关S1的第一端11为低电平时第一开关S1导通，第二开关S2的第一端21为高电平时第二开关S2导通，第三开关S3的第一端31为高电平时第三开关S3导通，第四开关S4第一端41为低电平时第四开关S4导通；第五开关S5的第一端51为高电平时第五开关S5导通。
第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41作为异或运算电路单元的第一端A；
第五开关S5的第一端51作为所述异或运算电路单元的字线选择输入端W；
第三开关S3的第二端32和第四开关S4的第二端42与第五开关S5的第三端53连接；
第五开关S5的第二端52作为异或运算电路单元的第二端B；
第一开关S1的第二端12和第二开关S2的第二端22作为异或运算电路单元的电压控制端Vc；
第一开关S1的第三端13和第三开关S3的第三端33与阻变存储器M的负向输入端M1连接；
第二开关S2的第三端23和第四开关S4的第三端43与阻变存储器M的正向输入端M1连接；
异或运算电路单元的第一端A用于输入第一信号，异或运算电路单元的第二端B用于输入第二信号，电压控制端Vc用于输入控制电压；
当控制电压和第二信号满足预定条件时，阻变存储器呈现的阻态用于表示所述异或运算电路单元输入的所述第一信号与所述第二信号的异或结果；
阵列电路中同一行的异或运算电路单元Cu共用同一字线选择输入端W和同一电压控制端Vc；阵列电路的同一列的异或运算电路单元Cu共用同一异或运算电路的第一端A和同一异或运算电路单元的第二端B。例如：第一行的异或运算电路单元共用字线选择输入端W0和电压控制端Vc0，具体地，第一行的每个异或运算电路单元Cu的第五开关S5的第一端都与字线选择输入端W0连接，第一行的每个异或运算电路单元Cu的第一开关S1和第二开关S2的第二端都与电压控制端Vc0连接；第n行的异或运算电路单元共用字线选择输入端Wn和电压控制端Vcn，具体地，第n行的每个异或运算电路单元Cu的第五开关S5的第一端都与字线选择输入端Wn连接，第n行的每个异或运算电路单元Cu的第一开关S1和第二开关S2的第二端都与电压控制端Vcn连接。第一列的异或运算电路单元共用异或运算电路单元的第一端A0和异或运算电路单元的第二端B0，具体地，第一列的每个异或运算电路单元Cu的第一开关S1、第二开关S2、第三开关S3和第四开关S4的第一端都与异或运算电路单元的第一端A0连接，第五开关S5的第二端与异或运算电路单元的第二端B0连接；第n列的异或运算电路单元共用异或运算电路单元的第一端An和异或运算电路单元的第二端Bn，具体地，第一列的每个异或运算电路单元Cu的第一开关S1、第二开关S2、第三开关S3和第四开关S4的第一端都与异或运算电路单元的第一端An连接，第五开关S5的第二端与异或运算电路单元的第二端Bn连接。
需要说明的是，在本发明实施例中，为了描述方便，将共用字线选择输入端和电压控制端的多个异或运算电路单元称为同一行的异或运算电路单元，将共用异或运算电路的第一端A和第二端B的多个异或运算电路单元称为同一列的异或运算电路单元。本发明实施例所描述的行和列均是指逻辑上的行和列。根据这种方式，同一行的异或运算电路单元并不限定于在物理位置上位于同一行，只要在逻辑上共用字线选择输入端和电压控制端即可。同一列的异或运算电路单元也并不限定于在物理位置上位于同一列。
具体的，在进行异或运算时，可以通过字线输入端选择相应的异或运算电路单元进行运算。例如，在进行四位异或运算的过程中，例如对0101与0011进行异或运算时，可以通过字线输入端选择4个异或运算电路单元分别对每一位进行异或运算。例如，选择第一个异或运算电路单元对第一位“0”和“0”进行异或运算，选择第二个异或运算电路单元对第二位“1”和“0”进行异或运算，依次类推。从而能够通过选择的4个异或运算电路单元的异或结果获得0101与0011的运算结果。
通过以上描述，可以看出，在实现异或运算的阵列电路中每个异或运算的电路单元比图1所示的异或运算电路增加了一个第五开关，第五开关的第一端用于进行字线选择。在计算的过程和读异或结果的过程中，都需要选中相应的字线，本发明实施例提供的实现异或运算阵列电路可以实现多位异或运算。由于本发明实施例提供的阵列电路中的异或运算电路单元结构简单，计算步骤少，因此，能够提高计算效率。并且，本发明实施例中可以通过阻变存储器呈现的阻态表示计算结果，实现了存储和计算融合。
本发明实施例还提供了实现同或运算的电路以及实现同或运算的阵列电路的实施例，图5为本发明实施例提供的一种实现同或运算的电路的结构示意图。如图5所示，本实施例的实现同或运算的电路结构包括：阻变存储器M、第一开关S1、第二开关S2、第三开关S3和第四开关S4；其中：
第一开关S1的第一端11为高电平时第一开关S1导通，第四开关S2第一端41为高电平时第四开关S4导通，第二开关S2的第一端21为低电平时第二开关S2导通，第三开关S3的第一端31为低电平时第三开关S3导通。
第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41作为电路的第一端A；第三开关S3的第二端32和第四开关S4的第二端42作为电路的第二端B；第一开关S1的第二端12和第二开关S2的第二端22作为电路的电压控制端Vc；第一开关S1的第三端13和第三开关S3的第三端33与阻变存储器M的负向输入端M1连接；第二开关S2的第三端23和第四开关S4的第三端43与阻变存储器M的正向输入端M2连接。
电路的第一端A用于输入第一信号，电路的第二端B用于输入第二信号，电压控制端Vc用于输入控制电压。
当控制电压和第二信号满足预定条件时，阻变存储器呈现的阻态用于表示第一信号与第二信号的同或结果。
其中，阻变存储器是一种根据施加在阻变存储器上的电压的不同，使阻变存储器的材料的电阻在高阻态和低阻态间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息的内存。当阻变存储器的正向输入端电压与负向输入端电压的差值不小于所述阻变存储器的置位电压时，所述阻变存储器呈现低阻态，当阻变存储器的正向输入端电压与负向输入端电压的差值不大于阻变存储器的复位电压时，该阻变存储器呈现高阻态。
在本发明实施例中，预定条件需要满足下述至少一个公式：
VB高-VC≤Vreset；
VB低-VC≥Vset；
VC-VB高≥Vset；
VC-VB低≤Vreset；
其中，Vc表示控制电压，所述VB低表示第二信号的低电平电压，VB高表示第二信号的高电平电压，Vset表示所述阻变存储器的置位电压，Vreset表示阻变存储器的复位电压。在上述实施例中，在计算逻辑“0”与逻辑“1”的同或结果，以及逻辑“0”与逻辑“0”的同或结果时，阻变存储器具体用于当第一信号为低电平时，根据通过第二开关输入的控制电压与通过第三开关输入的第二信号的电压差呈现的阻态获得同或结果。
在计算逻辑“1”与逻辑“1”的同或结果，以及逻辑“1”与逻辑“0”的同或结果时，阻变存储器具体用于当所述第一信号为高电平时，根据通过所述第四开关输入的控制电压与通过所述第一开关输入的第二信号的电压差呈现的阻态获得同或结果。
上述实现同或运算的电路的工作过程如下：首先，根据上述预定条件确定控制电压的大小以及表示第二信号的高电平(逻辑“1”)和/或低电平(逻辑“0”)的电压大小。然后，通过电路的第一端和电路的第二端输入进行同或运算的第一信号和第二信号，通过阻变存储器呈现的阻态表示第一信号与第二信号的同或结果。
举例来说，假设阻变存储器的Vset为2.5V，Vreset为-2.5V，以预定条件为上述4个公式为例进行说明，满足上述预定条件的其中一组数据为：Vc为2.5V，VB高为5V，VB低为0V。则可以将Vc设置为2.5V，用5V表示逻辑“1”，用0V表示逻辑“0”。
当计算逻辑“0”和逻辑“1”的同或结果时，同或电路的第一端输入0V，同或电路的第二端输入5V。此时，由于同或电路的第一端输入的为低电平，因此，第一开关和第四开关断开，第二开关和第三开关导通，阻变存储器的正向输入端的电压为Vc(2.5V)，阻变存储器负向输入端的电压为VB高(5V)，阻变存储器正向输入端与负向输入端的电压差为-2.5V，阻变存储器呈现高阻态，高阻态表示逻辑“0”，从而，实现逻辑“0”和逻辑“1”的通或运算。
当计算逻辑“0”和逻辑“0”的同或结果时，同或电路的第一端输入0V，同或电路的第二端输入0V。此时，由于同或电路的第一端输入的为低电平，因此，第一开关和第四开关断开，第二开关和第三开关导通，阻变存储器的正向输入端的电压为Vc(2.5V)，阻变存储器负向输入端的电压为VB低(0V)，阻变存储器正向输入端与负向输入端的电压差为2.5V，阻变存储器呈现低阻态，低阻态表示逻辑“1”，从而，实现逻辑“0”和逻辑“0”的同或运算。
当计算逻辑“1”和逻辑“0”的同或结果时，同或电路的第一端输入5V，同或电路的第二端输入0V。此时，由于同或电路的第一端输入的为高电平，因此，第二开关和第三开关断开，第一开关和第四开关导通，阻变存储器的正向输入端的电压为VB低(0V)，阻变存储器负向输入端的电压为Vc(2.5V)，阻变存储器正向输入端与负向输入端的电压差为-2.5V，阻变存储器呈现高阻态，高阻态表示逻辑“0”，从而，实现逻辑“1”和逻辑“0”的同或运算。
当计算逻辑“1”和逻辑“1”的同或结果时，同或电路的第一端输入5V，同或电路的第二端输入5V。此时，由于同或电路的第一端输入的为高电平，因此，第二开关和第三开关断开，第一开关和第四开关导通，阻变存储器的正向输入端的电压为VB高(5V)，阻变存储器负向输入端的电压为Vc(2.5V)，阻变存储器正向输入端与负向输入端的电压差为2.5V，阻变存储器呈现低阻态，低阻态表示逻辑“1”，从而，实现逻辑“1”和逻辑“1”的同或运算。
也可以通过表2直观的表示上述关系，其中，开关导通用“1”表示，开关截止用“0”表示。
表2
| Vc | A | B | S6 | S7 | S8 | S9 | M |
| Vset | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
| Vset | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| Vset | 1 | 0 | 1 | 0 | 0 | 1 | 0 |
| Vset | 1 | 1 | 1 | 0 | 0 | 1 | 1 |
需要说明的是，本发明实施例是以阻变存储器的低阻态表示逻辑“1”，高阻态表示逻辑“0”为例，实际应用中，还可以根据需要进行相应变换，以阻变存储器的高阻态表示逻辑“1”，低阻态表示逻辑“0”，在此不作限定。
从上述技术方案的描述可以看出，本实施例的实现同或运算的电路，由于电路结构简单，通过输入第一信号和第二信号改变阻变存储器的阻态，即可实现同或运算，计算步骤少(仅一步)，能够提高计算效率。并且，由于上述实现同或运算的电路所需的元器件数量少，从而，能够减少功耗，进一步地，由于通过阻变存储器呈现的阻态表示同或结果，阻变存储器具有非易失性，在电路掉电的情况下，阻变存储器依然能够保持掉电前的阻态，因此，相当于将计算结果通过阻变存储器的阻态进行存储，从而，实现了计算和存储的融合。
在上述实施例中，在需要获得同或计算结果时，电压控制端还用于输入第三信号，其中，第三信号需要保持阻变存储器呈现的阻态。根据这种方式，第三信号输入时，阻变存储器的阻态不会根据第三信号的输入发生改变。例如，在输入第三信号前，阻变存储器的阻态为高阻态，则在输入第三信号后，阻变存储器的阻态依然为高阻态。电路的第二端还用于输出第四信号，同或结果是根据所述第三信号和所述第四信号获得的。
在本发明实施例中，通过获取阻变存储器呈现的阻态获得同或结果，可以包括但不限于下述方式。
第一种实现方式为：控制电路的第一端输入低电平，电压控制端输入第三信号，例如，第三信号可以是一个电压信号。第三信号保持阻变存储器呈现的阻态，通过读取电路的第二端输出的第四信号(即输出的电流)，根据欧姆定理获知阻变存储器的阻态。例如，若电路的第二端输出的电流小于某一阈值，则阻变存储器的阻态为高阻，同或结果为0。若电路的第二端输出的电流大于某一阈值时阻变存储器的阻态为低阻，同或结果为1。由于阻变存储器的正向输入端与负向输入端的电压在Vreset和Vset之间时阻态保持不变，在此过程中，电路的第一端输入低电平，第一开关和第四开关断开，第二开关和第三开关导通，阻变存储器的正向输入端与负向输入端的电压差为第三信号的电压，因此，第三信号应该满足如下条件：
Vreset＜V3＜Vset
其中，V3表示第三信号的电压。
第二种实现方式为：控制电路的第一端输入高电平，电压控制端输入第三信号，例如，第三信号可以是一个电压信号。第三信号保持阻变存储器呈现的阻态，通过读取电路的第二端输出的第四信号(即输出的电流)，根据欧姆定理获知阻变存储器的阻态。由于阻变存储器的正向输入端与负向输入端的电压在Vreset和Vset之间时阻态保持不变，在此过程中，电路的第一端输入高电平，第一开关和第四开关导通，第二开关和第三开关断开，阻变存储器的正向输入端与负向输入端的电压差为负的第三信号的电压，因此，第三信号应该满足如下条件：
-Vset＜V3-Vreset
其中，V3表示第三信号的电压。
在本实施例的方案中，获知阻变存储器呈现的阻态的方式简单、步骤较少、易于操作。
可以理解的是，在本发明实施例中，电压控制端输入的第三信号还可以是一个电流信号，当第三信号为电流信号时，可以根据读取电路的第二端输出的电压信号来获知阻变存储器的阻态，根据这种方式，电路的第二端输出的第四信号为电压信号。在本发明实施例中，不对第三信号和第四信号的具体形式做具体限定。
在上述实施例中，各个开关可以通过场效应晶体管实现，具体地，第一开关S1为第一场效应晶体管，第一开关S1的第一端11为第一场效应晶体管的栅极，第一开关S1的第二端12为第一场效应晶体管的漏极，第一开关S1的第三端13为第一场效应晶体管的源极；
第二开关S2为第二场效应晶体管，第二开关S2的第一端21为第二场效应晶体管的栅极，第二开关S2的第二端22为第二场效应晶体管的漏极，第二开关S2的第三端23为第二场效应晶体管的源极；
第三开关S3为第三场效应晶体管，第三开关S3的第一端31为第三场效应晶体管的栅极，第三开关S3的第二端32为第三场效应晶体管的漏极，第三开关S3的第三端33为第三场效应晶体管的源极；
第四开关S4为第四场效应晶体管，第四开关S4的第一端41为第四场效应晶体管的栅极，第四开关S4的第二端42为第四场效应晶体管的漏极，第四开关S4的第三端43为第四场效应晶体管的源极。
在上述实施例中，第一场效应晶体管和第四场效应晶体管可以为N沟道金属-氧化物半导体N-MOS，第二场效应晶体管和第三场效应晶体管可以为P沟道金属-氧化物半导体P-MOS。
在上述实施例中，第一场效应晶体管和第四场效应晶体管为N沟道结型场效应晶体管，第二场效应晶体管和第三场效应晶体管为P沟道结型场效应晶体管。
上述实施例描述的是实现同或运算的电路，基于上述实施例描述的实现同或运算的电路，本发明还提供了一种实现同或运算的阵列电路，用于进行多位的同或运算。图6为本发明实施例提供的一种实现同或运算的阵列电路的结构示意图，如图6所示，本实施例提供的实现同或运算的阵列电路结构包括至少两个同或运算电路单元Cx，每个同或门电路单元Cx的结构如图7所示。
图7为本发明实施例提供的一种同或运算电路单元的结构示意图，图7提供的同或运算电路单元与图5所示的实现同或运算的电路的区别在于，图7提供的同或运算电路单元在图5的电路结构基础上还包括第五开关S5。具体的，每个同或运算电路单元Cx包括：
阻变存储器M、第一开关S1、第二开关S2、第三开关S3、第四开关S4以及第五开关S5；
第一开关S1的第一端11为高电平时第一开关S1导通，第二开关S2的第一端21为低电平时第二开关S2导通，第三开关S3的第一端31为低电平时第三开关S3导通，第四开关S4第一端41为高电平时第四开关S4导通；第五开关S5的第一端为高电平时第五开关S5导通；
第一开关S1的第一端11、第二开关S2的第一端21、第三开关S3的第一端31和第四开关S4的第一端41作为同或运算电路单元的第一端A；
第五开关S5的第一端51作为同或运算电路单元的字线选择输入端W；
第三开关S3的第二端32和第四开关S4的第二端42与第五开关S5的第三端53连接；
第五开关S5的第二端52作为同或运算电路单元的第二端B；
第一开关S1的第二端12和第二开关S2的第二端22作为同或运算电路单元的电压控制端Vc；
第一开关S1的第三端13和第三开关S3的第三端33与阻变存储器M的负向输入端M1连接；
第二开关S2的第三端23和第四开关S4的第三端43与阻变存储器M的正向输入端M2连接；
同或运算电路单元的第一端A用于输入第一信号，同或运算电路单元的第二端B用于输入第二信号，电压控制端Vc用于输入控制电压；
当控制电压和第二信号满足预定条件时，阻变存储器呈现的阻态用于表示所述同或运算电路单元输入的第一信号与第二信号的同或结果；
阵列电路中同一行的同或运算电路单元共用同一字线选择输入端和同一电压控制端，同一列的同或运算电路单元共用同一同或运算电路单元的第一端和同一同或运算电路单元的第二端。例如：第一行的同或运算电路单元共用字线选择输入端W0和电压控制端Vc0，具体地，第一行的每个同或运算电路单元Cx的第五开关S5的第一端都与字线选择输入端W0连接，第一行的每个同或运算电路单元Cx的第一开关S1和第二开关S2的第二端都与电压控制端Vc0连接；第n行的同或运算电路单元共用字线选择输入端Wn和电压控制端Vcn，具体地，第n行的每个同或运算电路单元Cx的第五开关S5的第一端都与字线选择输入端Wn连接，第n行的每个同或运算电路单元Cx的第一开关S1和第二开关S2的第二端都与电压控制端Vcn连接。第一列的同或运算电路单元共用同或运算电路单元的第一端A0和同或运算电路单元的第二端B0，具体地，第一列的每个同或运算电路单元Cx的第一开关S1、第二开关S2、第三开关S3和第四开关S4的第一端都与同或运算电路单元的第一端A0连接，第五开关S5的第二端与同或运算电路单元的第二端B0连接；第n列的同或运算电路单元共用同或运算电路单元的第一端An和同或运算电路单元的第二端Bn，具体地，第一列的每个同或运算电路单元Cx的第一开关S1、第二开关S2、第三开关S3和第四开关S4的第一端都与同或运算电路单元的第一端An连接，第五开关S5的第二端与同或运算电路单元的第二端Bn连接。
需要说明的是，在本发明实施例中，为了描述方便，将共用字线选择输入端和电压控制端的多个同或运算电路单元称为同一行的同或运算电路单元，将共用同或运算电路的第一端A和第二端B的多个同或运算电路单元称为同一列的同或运算电路单元。本发明实施例所描述的行和列均是指逻辑上的行和列。根据这种方式，同一行的同或运算电路单元并不限定于在物理位置上位于同一行，只要在逻辑上共用字线选择输入端和电压控制端即可。同一列的同或运算电路单元也并不限定于在物理位置上位于同一列。
具体的，在进行同或运算时，可以通过字线输入端选择相应的同或运算电路单元进行运算，例如，在进行四位同或运算的过程中，例如对0101与0011进行同或运算时，可以通过字线输入端选择4个同或运算电路单元分别对每一位进行同或运算，例如，选择第一个同或运算电路单元对第一位“0”和“0”进行同或运算，选择第二个同或运算电路单元对第二位“1”和“0”进行同或运算，依次类推。从而能够通过选择的4个同或运算电路单元的同或结果获得0101与0011的运算结果。
通过以上描述，可以看出，在实现同或运算的阵列电路中每个同或运算的电路单元比图5所示的同或运算电路增加了一个第五开关，第五开关的第一端用于进行字线选择。在计算的过程和读同或结果的过程中，都需要选中相应的字线，本发明实施例提供的实现同或运算阵列电路可以实现多位同或运算。由于本发明实施例提供的阵列电路中的同或运算电路单元结构简单，计算步骤少，因此，能够提高计算效率。并且，本发明实施例可以通过阻变存储器呈现的阻态表示计算结果，实现了存储和计算融合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制。本申请所提供的实施例仅仅是示意性的。所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。在本发明实施例、权利要求以及附图中揭示的特征可以独立存在也可以组合存在。
Claims (18)
1.一种实现异或运算的电路，其特征在于，包括：阻变存储器、第一开关、第二开关、第三开关以及第四开关，其中：
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关第一端为低电平时所述第四开关导通；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端作为所述电路的第一端；
所述第三开关的第二端和所述第四开关的第二端作为所述电路的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述电路的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述电路的第一端用于输入第一信号，所述电路的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压、所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述第一信号与所述第二信号的异或结果。
2.根据权利要求1所述的电路，其特征在于，所述预定条件包括至少一个如下公式：
VB高-VC≥Vset；
VB低-VC≤Vreset；
VC-VB高≤Vreset；
VC-VB低≥Vset；
其中，所述VC表示控制电压，所述VB低表示第二信号的低电平电压，所述VB高表示第二信号的高电平电压，所述Vset表示所述阻变存储器的置位电压，所述Vreset表示所述阻变存储器的复位电压。
3.根据权利要求1或2所述的电路，其特征在于：所述阻变存储器，具体用于当所述第一信号为低电平时，根据通过所述第一开关输入的控制电压与通过所述第四开关输入的第二信号的电压差呈现的阻态表示所述第一信号与所述第二信号的异或结果。
4.根据权利要求1或2所述的电路，其特征在于：所述阻变存储器，具体用于当所述第一信号为高电平时，根据通过所述第二开关输入的控制电压与通过所述第三开关输入的第二信号的电压差呈现的阻态表示所述第一信号与所述第二信号的异或结果。
5.根据权利要求1或2所述的电路，其特征在于，
所述电压控制端还用于输入第三信号，所述第三信号保持所述阻变存储器呈现的阻态；
所述电路的第二端还用于输出第四信号，所述异或结果是根据所述第三信号和所述第四信号获得的。
6.根据权利要求1或2所述的电路，其特征在于，所述第一开关为第一场效应晶体管，所述第一开关的第一端为所述第一场效应晶体管的栅极，所述第一开关的第二端为所述第一场效应晶体管的漏极，所述第一开关的第三端为所述第一场效应晶体管的源极；
所述第二开关为第二场效应晶体管，所述第二开关的第一端为所述第二场效应晶体管的栅极，所述第二开关的第二端为所述第二场效应晶体管的漏极，所述第二开关的第三端为所述第二场效应晶体管的源极；
所述第三开关为第三场效应晶体管，所述第三开关的第一端为所述第三场效应晶体管的栅极，所述第三开关的第二端为所述第三场效应晶体管的漏极，所述第三开关的第三端为所述第三场效应晶体管的源极；
所述第四开关为第四场效应晶体管，所述第四开关的第一端为所述第四场效应晶体管的栅极，所述第四开关的第二端为所述第四场效应晶体管的漏极，所述第四开关的第三端为所述第四场效应晶体管的源极。
7.根据权利要求6所述的电路，其特征在于，所述第一场效应晶体管和所述第四场效应晶体管为P沟道金属-氧化物半导体P-MOS，所述第二场效应晶体管和所述第三场效应晶体管为N沟道金属-氧化物半导体N-MOS。
8.根据权利要求6所述的电路，其特征在于，所述第一场效应晶体管和所述第四场效应晶体管为P沟道结型场效应晶体管，所述第二场效应晶体管和所述第三场效应晶体管为N沟道结型场效应晶体管。
9.一种实现异或运算的阵列电路，其特征在于，包括：至少两个异或运算电路单元，其中，所述异或运算电路单元包括：阻变存储器、第一开关、第二开关、第三开关、第四开关以及第五开关；
所述第一开关的第一端为低电平时所述第一开关导通，所述第二开关的第一端为高电平时所述第二开关导通，所述第三开关的第一端为高电平时所述第三开关导通，所述第四开关的第一端为低电平时所述第四开关导通；所述第五开关的第一端为高电平时所述第五开关导通；
所述第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端作为所述异或运算电路单元的第一端；
所述第五开关的第一端作为所述异或运算电路单元的字线选择输入端；
所述第三开关的第二端和所述第四开关的第二端与所述第五开关的第三端连接；
所述第五开关的第二端作为所述异或运算电路单元的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述异或运算电路单元的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述异或运算电路单元的第一端用于输入第一信号，所述异或运算电路单元的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述异或运算电路单元输入的所述第一信号与所述第二信号的异或结果；
所述阵列电路中同一行的异或运算电路单元共用同一字线选择输入端和同一电压控制端，同一列的异或运算电路单元共用同一异或运算电路单元的第一端和同一异或运算电路单元的第二端。
10.一种实现同或运算的电路，其特征在于，包括：阻变存储器、第一开关、第二开关、第三开关和第四开关；其中：
所述第一开关的第一端为高电平时所述第一开关导通，所述第四开关第一端为高电平时所述第四开关导通，所述第二开关的第一端为低电平时所述第二开关导通，所述第三开关的第一端为低电平时所述第三开关导通；
所述第一开关的第一端、所述第二开关的第一端、所述第三开关的第一端和所述第四开关的第一端作为所述电路的第一端；
所述第三开关的第二端和所述第四开关的第二端作为所述电路的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述电路的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述电路的第一端用于输入第一信号，所述电路的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述第一信号与所述第二信号的同或结果。
11.根据权利要求10所述的电路，其特征在于，所述预定条件包括至少一个如下公式：
VB高-VC≤Vreset；
VB低-VC≥Vset；
VC-VB高≥Vset；
VC-VB低≤Vreset；
其中，所述VC表示控制电压，所述VB低表示第二信号的低电平电压，所述VB高表示第二信号的高电平电压，所述Vset表示所述阻变存储器的置位电压，所述Vreset表示所述阻变存储器的复位电压。
12.根据权利要求10或11所述的电路，其特征在于，所述阻变存储器，具体用于当所述第一信号为低电平时，根据通过所述第二开关输入的控制电压与通过所述第三开关输入的第二信号的电压差呈现的阻态获得同或结果。
13.根据权利要求10或11所述的电路，其特征在于，所述阻变存储器，具体用于当所述第一信号为高电平时，根据通过所述第四开关输入的控制电压与通过所述第一开关输入的第二信号的电压差呈现的阻态获得同或结果。
14.根据权利要求10或11所述的电路，其特征在于，所述电压控制端还用于输入第三信号，所述第三信号保持所述阻变存储器呈现的阻态；
所述电路的第二端还用于输出第四信号，所述同或结果是根据所述第三信号和所述第四信号获得的。
15.根据权利要求10或11所述的电路，其特征在于，所述第一开关为第一场效应晶体管，所述第一开关的第一端为所述第一场效应晶体管的栅极，所述第一开关的第二端为所述第一场效应晶体管的漏极，所述第一开关的第三端为所述第一场效应晶体管的源极；
所述第二开关为第二场效应晶体管，所述第二开关的第一端为所述第二场效应晶体管的栅极，所述第二开关的第二端为所述第二场效应晶体管的漏极，所述第二开关的第三端为所述第二场效应晶体管的源极；
所述第三开关为第三场效应晶体管，所述第三开关的第一端为所述第三场效应晶体管的栅极，所述第三开关的第二端为所述第三场效应晶体管的漏极，所述第三开关的第三端为所述第三场效应晶体管的源极；
所述第四开关为第四场效应晶体管，所述第四开关的第一端为所述第四场效应晶体管的栅极，所述第四开关的第二端为所述第四场效应晶体管的漏极，所述第四开关的第三端为所述第四场效应晶体管的源极。
16.根据权利要求15所述的电路，其特征在于，所述第一场效应晶体管和所述第四场效应晶体管为N沟道金属-氧化物半导体N-MOS，所述第二场效应晶体管和所述第三场效应晶体管为P沟道金属-氧化物半导体P-MOS。
17.根据权利要求15所述的电路，其特征在于，所述第一场效应晶体管和所述第四场效应晶体管为N沟道结型场效应晶体管，所述第二场效应晶体管和所述第三场效应晶体管为P沟道结型场效应晶体管。
18.一种实现同或运算的阵列电路，其特征在于，包括：至少两个同或运算电路单元，其中，所述同或运算电路单元包括：阻变存储器、第一开关、第二开关、第三开关、第四开关以及第五开关；
所述第一开关的第一端为高电平时所述第一开关导通，所述第二开关的第一端为低电平时所述第二开关导通，所述第三开关的第一端为低电平时所述第三开关导通，所述第四开关的第一端为高电平时所述第四开关导通；所述第五开关的第一端为高电平时所述第五开关导通；
所述第一开关的第一端、第二开关的第一端、第三开关的第一端和第四开关的第一端作为所述同或运算电路单元的第一端；
所述第五开关的第一端作为所述同或运算电路单元的字线选择输入端；
所述第三开关的第二端和所述第四开关的第二端与所述第五开关的第三端连接；
所述第五开关的第二端作为所述同或运算电路单元的第二端；
所述第一开关的第二端和所述第二开关的第二端作为所述同或运算电路单元的电压控制端；
所述第一开关的第三端和所述第三开关的第三端与所述阻变存储器的负向输入端连接；
所述第二开关的第三端和所述第四开关的第三端与所述阻变存储器的正向输入端连接；
所述同或运算电路单元的第一端用于输入第一信号，所述同或运算电路单元的第二端用于输入第二信号，所述电压控制端用于输入控制电压；
当所述控制电压和所述第二信号满足预定条件时，所述阻变存储器呈现的阻态用于表示所述同或运算电路单元输入的所述第一信号与所述第二信号的同或结果；
所述阵列电路中同一行的同或运算电路单元共用同一字线选择输入端和同一电压控制端，同一列的同或运算电路单元共用同一同或运算电路单元的第一端和同一同或运算电路单元的第二端。
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