CN112885963B - 一种忆阻器交叉阵列 - Google Patents

一种忆阻器交叉阵列 Download PDF

Info

Publication number
CN112885963B
CN112885963B CN202110044218.7A CN202110044218A CN112885963B CN 112885963 B CN112885963 B CN 112885963B CN 202110044218 A CN202110044218 A CN 202110044218A CN 112885963 B CN112885963 B CN 112885963B
Authority
CN
China
Prior art keywords
memristor
line
column
operational amplifier
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110044218.7A
Other languages
English (en)
Other versions
CN112885963A (zh
Inventor
梁峰
张洁
李冰
张国和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Jiaotong University
Original Assignee
Xian Jiaotong University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Jiaotong University filed Critical Xian Jiaotong University
Priority to CN202110044218.7A priority Critical patent/CN112885963B/zh
Publication of CN112885963A publication Critical patent/CN112885963A/zh
Application granted granted Critical
Publication of CN112885963B publication Critical patent/CN112885963B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明实施例提供了一种忆阻器交叉阵列，包括：忆阻器基本单元，控制导线；所述忆阻器基本单元包括：忆阻器、MOS管；所述控制导线包括：横向的字线、纵向的位线、MOS管栅极控制线；所述字线作为所述忆阻器交叉阵列的激励电压输入端；其中，奇数行的字线输入的激励电压从所述忆阻器交叉阵列的一侧输入，偶数行的字线输入的激励电压从所述忆阻器交叉阵列的另一侧输入，在每一列忆阻器的电导相同的条件下，所述忆阻器交叉阵列每一列位线最终输出的电流相等或相近。本发明实施例提供的忆阻器交叉阵列，使每一列受到的线寄生电阻影响相似，避免了线寄生电阻影响的累加，各列位线最终输出的电流更加接近，减少了线寄生电阻对阵列的计算准确度的影响。

Description

一种忆阻器交叉阵列
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种忆阻器交叉阵列。
背景技术
忆阻器，全称记忆电阻器。忆阻器的电阻会随着流经自身的电流量而改变，而且就算电流停止了，它的电阻仍然会停留在之前的值，直到通入到反向的电流，它的阻值记忆才会被抹除并重新赋值。因此，控制流经忆阻器的电流的变化可改变忆阻器的阻值。忆阻器的非易失记忆特性使其具备数据存储能力，而其电导状态可调节的能力使其具备数值计算能力，二者相结合使忆阻器可在同一位置实现计算与存储的融合，具有广阔的应用前景。
大量的忆阻器通过微观的电路相互连接,组成忆阻器阵列。相关技术提出使用忆阻器交叉阵列来实现向量和矩阵乘法，利用输出电流的大小实现等效计算。但是基于目前的材料和制造工艺，忆阻器交叉阵列的电路结构中不可避免地存在线寄生电阻和线寄生电容等非理想因素，使得电路导线上存在压降，即，IR压降(IR-DROP)效应。该效应会导致输入激励电压的导线的起始端和末端存在较大的电压差，以致于输出电流存在偏差，从而影响忆阻器交叉阵列的计算准确度。
发明内容
为了解决上述问题，本发明实施例提出了一种忆阻器交叉阵列，旨在减少阵列中的线寄生电阻等非理想因素的影响，提高忆阻器交叉阵列的计算准确度。
本发明实施例提供了一种忆阻器交叉阵列，所述忆阻器交叉阵列包括：忆阻器基本单元，控制导线；
所述忆阻器基本单元包括：忆阻器、MOS管；
所述控制导线包括：横向的字线、纵向的位线、MOS管栅极控制线；
所述字线作为所述忆阻器交叉阵列的激励电压输入端；
其中，奇数行的字线输入的激励电压从所述忆阻器交叉阵列的一侧输入，偶数行的字线输入的激励电压从所述忆阻器交叉阵列的另一侧输入，使得每一列位线最终输出的电流受到的线寄生电阻的影响相似；
在每一列位线上的忆阻器的电导相同的条件下，所述忆阻器交叉阵列的每一列位线最终输出的电流相等或相近。
可选地，
每一行字线和每一列位线的交叉处连接一个忆阻器基本单元；
针对任一组位置交叉的字线、位线，以及，该位置的忆阻器基本单元：
所述字线连接所述忆阻器基本单元中的忆阻器的一端，所述忆阻器的另一端连接所述忆阻器基本单元中的MOS管的源极；
所述位线连接所述MOS管的漏极，所述忆阻器基本单元对应的MOS管栅极控制线连接所述MOS管的栅极。
可选地，所述忆阻器交叉阵列还包括：采样电阻、运算放大器；
每一列位线的末端各自连接一组采样电阻和运算放大器；其中，针对每一列的位线、采样电阻、运算放大器：
该列的位线的末端连接所述运算放大器的反相输入端，所述运算放大器的同相输入端连接地线；
所述采样电阻的一端连接所述运算放大器的反相输入端，所述采样电阻的另一端连接所述运算放大器的输出端，所述采样电阻连接所述运算放大器的输出端输出的电流即为该列位线最终输出的电流。
可选地，
流经每一列位线上的忆阻器基本单元内的忆阻器的电流汇聚后从该列位线的末端输入该列的采样电阻和运算放大器；
所述采样电阻采集该列位线的输出电压；
所述运算放大器的同相输入端接地，所述运算放大器的输出端和反相输入端之间连接所述采样电阻，形成负反馈，根据所述运算放大器的特性，所述运算放大器的同相输入端和反相输入端的电位相等，所述反相输入端的电位不受采样电阻阻值的影响；
该列位线的末端与所述运算放大器的反相输入端相连，该列位线的末端的电流等于所述采样电阻上的电流，所述采样电阻上的电流等于该列位线最终输出的电流。
可选地，
所述MOS管栅极控制线的输入控制电压的方向与连接同一行忆阻器基本单元的字线的输入激励电压的方向保持一致；
通过调节每一行字线对应的所述MOS管栅极控制线输入控制电压，控制该行字线上的每个忆阻器基本单元中的MOS管闭合或关断。
可选地，所述忆阻器交叉阵列还包括：线寄生电阻；
所述线寄生电阻使每一行字线上的激励电压沿电压从输入到输出的方向逐渐降低，即，形成IR压降。
可选地，所述忆阻器交叉阵列还包括：线寄生电容；
所述忆阻器交叉阵列中每一个电路节点之间的互连线上存在一个线寄生电阻和一个线寄生电容；
其中，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
可选地，
当所述电路节点为忆阻器基本单元的忆阻器对外节点、所述互连线为字线时，或者，当所述电路节点为忆阻器基本单元的MOS管漏极对外节点、所述互连线为位线时，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
可选地，
当所述电路节点为忆阻器基本单元的MOS管栅极对外节点、所述互连线为MOS管栅极控制线时，该忆阻器基本单元的MOS管栅极对外节点与一个线寄生电容连接，所述一个线寄生电容连接地线。
可选地，
对于任一N行N列的忆阻器交叉阵列，第i列位线最终输出的电流等于第i列上从第1行到第N行各个忆阻器流经的电流之和，即，
Figure BDA0002896534760000041
其中，所述Ii是第i列位线最终输出的电流，Vj是第j行字线输入的激励电压，Gij是第i列上第j行的忆阻器的电导。
从上述技术方案可以看出，本发明实施例提供了一种忆阻器交叉阵列，所述忆阻器交叉阵列考虑到线寄生电阻和线寄生电容等非理想因素对忆阻器交叉阵列的计算准确度的影响，使忆阻器交叉阵列上作为激励电压输入端的字线上的激励电压输入方向逐行交替，则每一行字线上的压降也左右交替，每一列位线最终输出的电流将更加接近，以此减少电路中IR压降效应的影响，提高忆阻器交叉阵列用于计算时的准确度。
附图说明
图1是本发明实施例提供的一种忆阻器交叉阵列的结构示意图；
图2是本发明实施例提供的一种忆阻器基本单元的结构示意图；
图3是本发明实施例提供的一种线寄生电阻和线寄生电容的位置示意图；
图4是本发明实施例提供的一种忆阻器交叉阵列的输出电流的示例对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
忆阻器是表示磁通与电荷关系的电路器件。忆阻器具有电阻的量纲，但和电阻不同的是，忆阻器的阻值是由流经它的电荷确定。因此，通过测定忆阻的阻值，便可知道流经它的电荷量，从而有记忆电荷的作用。
简单来说，忆阻器是一种有记忆功能的非线性电阻。通过控制电流的变化可改变其阻值，如果把高阻值定义为“1”，低阻值定义为“0”，则这种电阻就可以实现存储数据的功能。实际上，忆阻器就是一个有记忆功能的非线性电阻器。
输入的激励电压与忆阻器的电导相乘等于流经忆阻器上的电流值，可以等效为一个乘法计算过程，则测量得到的电流值结果则是计算结果。当引入多组忆阻器用于等效计算时，则还可引入乘累加计算。
因此，为了提高忆阻器的计算能力，可以将大量的忆阻器通过微观电路相互连接,组成忆阻器阵列，忆阻器阵列不需要额外的计算单元就可以方便地实现向量乘法乃至矩阵乘法运算。
而纳米忆阻器件的面世，则进一步证明了将忆阻器用于实现非易失性随机存储器的可行性，即，可望突破传统冯诺依曼计算架构的限制，实现“存储和计算一体”。
但是，在目前的集成电路制程方法和工艺之下，半导体存储芯片的电路中因电感、电阻、芯片引脚等结构在高频情况下表现出的电容特性，难免导致布线之间的互容，进而在线路中产生线寄生电阻和线寄生电容。在忆阻器交叉阵列中，作为电压输入端的导线同时为多个忆阻器提供激励电压，在线寄生电阻等非理性因素的影响下，形成IR压降，即，输入激励电压的导线的起始端至末端的激励电压将逐渐减小，则各处最终输出的电流也逐渐减小。
而在忆阻器交叉阵列用于等效计算时，将是将阵列的输出电流作为计算的结果，因此，线寄生电阻和线寄生电容等非理性因素影响最终输出的电流值，也将影响忆阻器交叉阵列的计算准确度。
基于此，本发明实施例提供一种忆阻器交叉阵列，考虑尽可能地减少线寄生电阻导致IR压降的影响，使忆阻器交叉阵列各处最终输出的电流尽量接近，以此提高忆阻器交叉阵列的计算准确度。
参照图1，图1是本发明实施例提供的一种忆阻器交叉阵列的结构示意图。如图1所示，所述忆阻器交叉阵列包括：忆阻器基本单元，控制导线。
其中，控制导线对忆阻器基本单元中的元件分别进行控制，实现对忆阻器基本单元的控制。
参照图2，图2是本发明实施例提供的一种忆阻器基本单元的结构示意图。如图2所示，所述忆阻器基本单元包括：忆阻器、MOS管。
其中，每一个忆阻器基本单元内的忆阻器连接该忆阻器基本单元内的MOS管的源极，并分别由忆阻器暴露对外节点A、由MOS管的栅极暴露对外节点G、由MOS管的漏极暴露对外节点C。
具体地，所述控制导线包括：横向的字线、纵向的位线、MOS管栅极控制线。
为了使忆阻器交叉阵列中每一个忆阻器基本单元都可以得到控制，并能够便于等效实现向量乘法乃至矩阵乘法运算，在本实施例中，所述忆阻器交叉阵列具体包括：
每一行字线和每一列位线的交叉处连接一个忆阻器基本单元；
针对任一组位置交叉的字线、位线，以及，该位置的忆阻器基本单元：
所述字线连接所述忆阻器基本单元中的忆阻器的一端，所述忆阻器的另一端连接所述忆阻器基本单元中的MOS管的源极；
所述位线连接所述MOS管的漏极，所述忆阻器基本单元对应的MOS管栅极控制线连接所述MOS管的栅极。
如图1和图2所示，忆阻器交叉阵列中任一行的字线连接该行的忆阻器基本单元中的忆阻器暴露的对外节点A，并为该行连接的忆阻器基本单元中的忆阻器提供激励电压。示例性地，每一行字线提供的激励电压可以为0.5V。
如图1和图2所示，忆阻器交叉阵列中任一列的位线连接该列忆阻器基本单元中的MOS管暴露的漏极对外节点C，以使位线汇集该列流经所有忆阻器的电流；忆阻器交叉阵列中任一行的MOS管栅极控制线连接该列忆阻器基本单元中的MOS管暴露的栅极对外节点G，并为该行连接的忆阻器基本单元中的MOS管提供控制电压。
在一种可选的实施方式中，本发明实施例提供的忆阻器交叉阵列具体包括：
所述MOS管栅极控制线的输入控制电压的方向与连接同一行忆阻器基本单元的字线的输入激励电压的方向保持一致；
通过调节每一行字线对应的所述MOS管栅极控制线输入控制电压，控制该行字线上的每个忆阻器基本单元中的MOS管闭合或关断。
其中，控制电压的大小可以根据MOS管的栅极电压特性确定。示例性地，若导通状态的MOS管的栅极电压为1.5V，开路状态的MOS管的栅极电压为0V，则控制电压可以相应地为1.5V或0V。
在本实施例中，所述字线作为所述忆阻器交叉阵列的激励电压输入端；
其中，奇数行的字线输入的激励电压从所述忆阻器交叉阵列的一侧输入，偶数行的字线输入的激励电压从所述忆阻器交叉阵列的另一侧输入，使得每一列位线最终输出的电流受到的线寄生电阻的影响相似；
在每一列位线上的忆阻器的电导相同的条件下，所述忆阻器交叉阵列的每一列位线最终输出的电流相等或相近。
如图1所示，在N行N列的忆阻器交叉阵列中，W1、W2、W3……WN均为字线，则奇数行的字线W1、W3、W5……均可以从忆阻器交叉阵列的左侧输入激励电压，相应地，偶数行的字线W2、W4、W6……从忆阻器交叉阵列的右侧输入激励电压。示例性地，忆阻器交叉阵列的行列数N可以为偶数，比如256，以使所述忆阻器交叉阵列的每一行字线都有对应交替的字线的激励电压的输入方向相反。
示例性地进行说明，若设置激励电压为0.5V，受线寄生电阻非理想因素的影响，单侧输入激励电压使得忆阻器交叉阵列每一列位线对应的激励电压沿每一行字线的起始端至末端逐渐减少，例如为：0.495V、0.490V、0.485V、0.480V……0.450V，若每一列忆阻器的电导相同，则每一列位线最终输出的电流沿字线的起始端至末端也逐渐减小，例如为：4.95mA、4.90mA、4.85mA、4.85mA……4.50mA。本发明实施例通过交替激励电压的输入方向，每一列位线对应的激励电压沿第一行字线的起始端至末端(比如：从左到右)逐渐减少，例如为：0.495V、0.490V、0.485V、0.480V……0.450V；每一列位线对应的激励电压沿第二行字线的起始端至末端(比如：从右到左)逐渐减少，例如为：0.495V、0.490V、0.485V、0.480V……0.450V，以此类推……，使所述忆阻器交叉阵列的两侧的电压的衰减被抵消，且各列位线最终输出的电流相等或相近。
通过本实施例，使忆阻器交叉阵列上作为激励电压输入端的字线上的激励电压输入方向逐行交替，则每一行字线上的压降也左右交替，每一列位线最终输出的电流将更加接近，以有效减少线寄生电阻和线寄生电容等非理想因素对忆阻器交叉阵列的计算准确度的影响，提高忆阻器交叉阵列的计算准确度。
在一种实施方式中，本发明实施例还提供一种能够采集输出电压的忆阻器交叉阵列，具体地：
所述忆阻器交叉阵列还包括：采样电阻、运算放大器；
每一列位线的末端各自连接一组采样电阻和运算放大器；其中，针对每一列的位线、采样电阻、运算放大器：
该列的位线的末端连接所述运算放大器的反相输入端，所述运算放大器的同相输入端连接地线；
所述采样电阻的一端连接所述运算放大器的反相输入端，所述采样电阻的另一端连接所述运算放大器的输出端，所述采样电阻连接所述运算放大器的输出端输出的电流即为该列位线最终输出的电流。
如图1所示，位线的末端连接该列运算放大器符号“-”的反相输入端，所述运算放大器符号“+”的同相输入端的对外节点Bi连接地线，以完成忆阻器交叉阵列的接地。
采样电阻Rs的一端连接所述运算放大器符号“-”的反相输入端，采样电阻Rs的另一端连接所述运算放大器的输出端Oj，所述采样电阻Rs连接所述运算放大器的输出端Oj输出的电流即为该列位线最终输出的电流。
其中，运算放大器的虚短特性和虚断特性，所述运算放大器能够对该列位线最终输出的电流的大小进行调节，使各列位线最终输出的电流与不存在采样电阻时输出的电流相等。其中，虚短特性指运算放大器的反相输入端与同相输入端之间相当于短路，且电位相等；虚断特性指运算放大器的反相输入端与同相输入端的输入电流为零。
在本实施例中，具体可以包括：
流经每一列位线上的忆阻器基本单元内的忆阻器的电流汇聚后从该列位线的末端输入该列的采样电阻和运算放大器；
所述采样电阻采集该列位线的输出电压；
所述运算放大器的同相输入端接地，所述运算放大器的输出端和反相输入端之间连接所述采样电阻，形成负反馈，根据所述运算放大器的特性，所述运算放大器的同相输入端和反相输入端的电位相等，所述反相输入端的电位不受采样电阻阻值的影响；
该列位线的末端与所述运算放大器的反相输入端相连，该列位线的末端的电流等于所述采样电阻上的电流，所述采样电阻上的电流等于该列位线最终输出的电流。
在本实施例中，通过采样电阻采集所在列的位线的输出电压，以实现各列位线的输出电压的检测，而运算放大器避免了采样电阻在忆阻器交叉阵列线路中导致的压降的影响，还原了该列位线最终输出的电流，即，使该列位线最终输出的电流值与假设不存在采样电阻的前提下最终输出的电流值相等。
如图1所示，在实际应用中，本发明实施例提供的忆阻器交叉阵列的输出电压通常需要通过各列位线的输出节点Oj传输给下一级电路，基于运算放大器的特性，还可以使得各列位线的输出电压不受下一级电路的影响。
在一种实施方式中，本发明实施例还提供一种考虑非理性因素的忆阻器交叉阵列，具体地：
所述忆阻器交叉阵列还包括：线寄生电阻；
所述线寄生电阻和所述线寄生电容使每一行字线上的激励电压沿电压从输入到输出的方向逐渐降低，即，形成IR压降。
参见图3，图3是本发明实施例提供的一种线寄生电阻和线寄生电容的位置示意图。如图3所示，互连线上存在线寄生电阻和线寄生电容，而每一行字线与多列位线形成多个线路节点，则每一行字线上的电压每经过一列位线，将经过一组线寄生电阻和线寄生电容，由此，每一行字线上的激励电压沿电压从输入到输出的方向逐渐降低。其中，Aij是忆阻器交叉阵列中第i列上第j行的忆阻器基本单元中的忆阻器的对外节点，Gij是忆阻器交叉阵列中第i列上第j行的忆阻器基本单元中的MOS管的栅极对外节点，Cij是忆阻器交叉阵列中第i列上第j行的忆阻器基本单元中的MOS管的漏极对外节点。相应地，Aij通过第i行字线连接前后列的忆阻器的对外节点，下一列忆阻器的对外节点即Aij+1；，Gij通过第i行MOS管栅极线连接左右列的MOS管的栅极对外节点，下一列MOS管的栅极对外节点即Gij+1；Cij通过第j列位线连接上下行的MOS管的漏极对外节点，下一行MOS管的漏极对外节点即Ci+1j。
在本实施例中，具体可以包括：
所述忆阻器交叉阵列还包括：线寄生电容；
所述忆阻器交叉阵列中每一个电路节点之间的互连线上存在一个线寄生电阻和一个线寄生电容；
其中，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
在本实施例中，进一步可以包括：
当所述电路节点为忆阻器基本单元的忆阻器对外节点、所述互连线为字线时，或者，当所述电路节点为忆阻器基本单元的MOS管漏极对外节点、所述互连线为位线时，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
如3所示，忆阻器基本单元的忆阻器的对外节点A与字线Wi互连，则线寄生电阻与忆阻器串联，再连接对应的线寄生电容，且线寄生电阻位于互连线字线Wi上，线寄生电容的另一端接地。
如图3所示，忆阻器基本单元的MOS管漏极对外节点C与位线互连，则线寄生电阻与忆阻器串联，再连接对应的线寄生电容，且线寄生电阻位于互连线字线Wi上，线寄生电容的另一端接地。
在本实施例中，进一步可以包括：
当所述电路节点为忆阻器基本单元的MOS管栅极对外节点、所述互连线为MOS管栅极控制线时，该忆阻器基本单元的MOS管栅极对外节点与一个线寄生电容连接，所述一个线寄生电容连接地线。
如图3所示，忆阻器基本单元的MOS管栅极对外节点G与MOS管栅极控制线Gi互连，则线寄生电阻与MOS管串联，MOS管连接对应的线寄生电容，且线寄生电阻位于互连线字线Gi上，线寄生电容的另一端接地。
通过本实施例提供的忆阻器交叉阵列，考虑到包括线寄生电阻和线寄生电容这类难以避免的非理性因素，可以将忆阻器交叉阵列用于电路仿真，以实现更加模拟的忆阻器交叉阵列的输出电流接近实际输出电流，即，模拟计算结果接近实际计算结果，进而为忆阻器交叉阵列的研究提供帮助。
在一种实施方式中，本发明实施例还提供一种用于等效计算的忆阻器交叉阵列，具体地：
对于任一N行N列的忆阻器交叉阵列，第i列位线最终输出的电流等于第i列上从第1行到第N行各个忆阻器流经的电流之和，即，
Figure BDA0002896534760000111
其中，所述Ii是第i列位线最终输出的电流，Vj是第j行字线输入的激励电压，Gij是第i列上第j行的忆阻器的电导。
如图1所示，本发明实施例中通过测得忆阻器交叉阵列的每一列位线的输出电流，即可将所述忆阻器交叉阵列的忆阻器上的电流产生和汇叠加的过程等效于向量矩阵相乘运算中的的乘法和加法运算，实现忆阻器交叉阵列的计算功能。
结合上述实施例，由于各行字线上的激励电压交替换向，本发明实施例提供的忆阻器交叉阵列能够有效提高计算的准确度。
参见图4，图4是本发明实施例提供的一种忆阻器交叉阵列的输出电流的示例对比图。如图4所示，在不考虑线寄生电阻和线寄生电容等非理想因素的情况下，在每一列忆阻器的电导相同的条件下，忆阻器交叉阵列每一列位线理想的输出电流应该是相等的，即，等效计算的计算结果的准确度也最高。
但是实际情况下，忆阻器交叉阵列受线寄生电阻和线寄生电容等非理想因素的影响，在忆阻器交叉阵列的字线一侧输入激励电压则沿着激励电压的输入方向，字线另一侧的电压将减小，则各行字线上的忆阻器通过的电流的累加值也将减小，也即，忆阻器交叉阵列单侧激励的各列位线的输出电流将向激励的另一侧逐渐减小。示例性地，单侧激励的各列位线的输出电流从第一列位线的输出电流4.0mA逐渐减小至最后一列位线的输出电流3.60mA。
本发明实施例提供的双侧激励的忆阻器交叉阵列，使各列位线的输出电流维持在3.75mA附近，其中，各列位线的输出电流值接近于左右对称，且输出电流值差距大大减小，输出电流曲线的趋势更加趋向于理想的输出电流曲线的趋势，因此本技术有效增强了忆阻器阵列计算的一致性，提高计算的准确度。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种忆阻器交叉阵列，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种忆阻器交叉阵列，其特征在于，所述忆阻器交叉阵列包括：忆阻器基本单元，控制导线；
所述忆阻器基本单元包括：忆阻器、MOS管；
所述控制导线包括：横向的字线、纵向的位线、MOS管栅极控制线；
所述字线作为所述忆阻器交叉阵列的激励电压输入端；
其中，奇数行的字线输入的激励电压从所述忆阻器交叉阵列的一侧输入，偶数行的字线输入的激励电压从所述忆阻器交叉阵列的另一侧输入，使得每一列位线最终输出的电流受到的线寄生电阻的影响相似；
在每一列位线上的忆阻器的电导相同的条件下，所述忆阻器交叉阵列的每一列位线最终输出的电流相等；
每一行字线和每一列位线的交叉处连接一个忆阻器基本单元；
针对任一组位置交叉的字线、位线，以及，该位置的忆阻器基本单元：
所述字线连接所述忆阻器基本单元中的忆阻器的一端，所述忆阻器的另一端连接所述忆阻器基本单元中的MOS管的源极；
所述位线连接所述MOS管的漏极，所述忆阻器基本单元对应的MOS管栅极控制线连接所述MOS管的栅极。
2.根据权利要求1所述的忆阻器交叉阵列，其特征在于，所述忆阻器交叉阵列还包括：采样电阻、运算放大器；
每一列位线的末端各自连接一组采样电阻和运算放大器；其中，针对每一列的位线、采样电阻、运算放大器：
该列的位线的末端连接所述运算放大器的反相输入端，所述运算放大器的同相输入端连接地线；
所述采样电阻的一端连接所述运算放大器的反相输入端，所述采样电阻的另一端连接所述运算放大器的输出端，所述采样电阻连接所述运算放大器的输出端输出的电流即为该列位线最终输出的电流。
3.根据权利要求2所述的忆阻器交叉阵列，其特征在于，
流经每一列位线上的忆阻器基本单元内的忆阻器的电流汇聚后从该列位线的末端输入该列的采样电阻和运算放大器；
所述采样电阻采集该列位线的输出电压；
所述运算放大器的同相输入端接地，所述运算放大器的输出端和反相输入端之间连接所述采样电阻，形成负反馈，根据所述运算放大器的特性，所述运算放大器的同相输入端和反相输入端的电位相等，所述反相输入端的电位不受采样电阻阻值的影响；
该列位线的末端与所述运算放大器的反相输入端相连，该列位线的末端的电流等于所述采样电阻上的电流，所述采样电阻上的电流等于该列位线最终输出的电流。
4.根据权利要求1所述的忆阻器交叉阵列，其特征在于，
所述MOS管栅极控制线的输入控制电压的方向与连接同一行忆阻器基本单元的字线的输入激励电压的方向保持一致；
通过调节每一行字线对应的所述MOS管栅极控制线输入控制电压，控制该行字线上的每个忆阻器基本单元中的MOS管闭合或关断。
5.根据权利要求1所述的忆阻器交叉阵列，其特征在于，所述忆阻器交叉阵列还包括：线寄生电阻；
所述线寄生电阻使每一行字线上的激励电压沿电压从输入到输出的方向逐渐降低，即，形成IR压降。
6.根据权利要求5所述的忆阻器交叉阵列，其特征在于，所述忆阻器交叉阵列还包括：线寄生电容；
所述忆阻器交叉阵列中每一个电路节点之间的互连线上存在一个线寄生电阻和一个线寄生电容；
其中，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
7.根据权利要求6所述的忆阻器交叉阵列，其特征在于，
当所述电路节点为忆阻器基本单元的忆阻器对外节点、所述互连线为字线时，或者，当所述电路节点为忆阻器基本单元的MOS管漏极对外节点、所述互连线为位线时，所述一个线寄生电阻和所述一个线寄生电容连接，所述一个线寄生电容连接地线。
8.根据权利要求6所述的忆阻器交叉阵列，其特征在于，
当所述电路节点为忆阻器基本单元的MOS管栅极对外节点、所述互连线为MOS管栅极控制线时，该忆阻器基本单元的MOS管栅极对外节点与一个线寄生电容连接，所述一个线寄生电容连接地线。
9.根据权利要求1所述的忆阻器交叉阵列，其特征在于，
对于任一N行N列的忆阻器交叉阵列，第i列位线最终输出的电流等于第i列上从第1行到第N行各个忆阻器流经的电流之和，即，
Figure FDA0003907366600000031
其中，所述Ii是第i列位线最终输出的电流，Vj是第j行字线输入的激励电压，Gij是第i列上第j行的忆阻器的电导。
CN202110044218.7A 2021-01-13 2021-01-13 一种忆阻器交叉阵列 Active CN112885963B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110044218.7A CN112885963B (zh) 2021-01-13 2021-01-13 一种忆阻器交叉阵列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110044218.7A CN112885963B (zh) 2021-01-13 2021-01-13 一种忆阻器交叉阵列

Publications (2)

Publication Number Publication Date
CN112885963A CN112885963A (zh) 2021-06-01
CN112885963B true CN112885963B (zh) 2022-12-09

Family

ID=76045704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110044218.7A Active CN112885963B (zh) 2021-01-13 2021-01-13 一种忆阻器交叉阵列

Country Status (1)

Country Link
CN (1) CN112885963B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113553293B (zh) * 2021-07-21 2024-09-03 清华大学 存算一体装置及其校准方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019013953A1 (en) * 2017-07-13 2019-01-17 Qualcomm Incorporated NONVOLATILE MEMORY MATRIX CIRCUITS (NV) USING NVM MATRIX CIRCUITS TO PERFORM MATRIX CALCULATIONS
WO2020088005A1 (zh) * 2018-11-02 2020-05-07 上海交通大学 一种基于忆阻器阵列潜流路径的内嵌快速加法器装置及计算方法
CN111478703A (zh) * 2020-04-14 2020-07-31 中国人民解放军国防科技大学 基于忆阻交叉阵列的处理电路及输出电流的补偿方法
CN111680792A (zh) * 2020-06-18 2020-09-18 中国人民解放军国防科技大学 激活函数电路、忆阻神经网络及忆阻神经网络的控制方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9489618B2 (en) * 2014-05-27 2016-11-08 Purdue Research Foudation Electronic comparison systems
KR20170096152A (ko) * 2014-12-15 2017-08-23 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 비 휘발성 메모리 크로스바 어레이
WO2016203397A1 (en) * 2015-06-17 2016-12-22 King Abdullah University Of Science And Technology Compensated readout of a memristor array, a memristor array readout circuit, and method of fabrication thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019013953A1 (en) * 2017-07-13 2019-01-17 Qualcomm Incorporated NONVOLATILE MEMORY MATRIX CIRCUITS (NV) USING NVM MATRIX CIRCUITS TO PERFORM MATRIX CALCULATIONS
WO2020088005A1 (zh) * 2018-11-02 2020-05-07 上海交通大学 一种基于忆阻器阵列潜流路径的内嵌快速加法器装置及计算方法
CN111478703A (zh) * 2020-04-14 2020-07-31 中国人民解放军国防科技大学 基于忆阻交叉阵列的处理电路及输出电流的补偿方法
CN111680792A (zh) * 2020-06-18 2020-09-18 中国人民解放军国防科技大学 激活函数电路、忆阻神经网络及忆阻神经网络的控制方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"A Parasitic Resistance-Adapted Programming Scheme for Memristor Crossbar-Based Neuromorphic Computing Systems;Son Ngoc Truong等;《Materials》;20191208;第12卷(第24期);第1-12页 *
"Design implications of memristor-based RRAM cross-point structures";Cong Xu等;《 IEEE Xplore》;20110505;第1-6页 *

Also Published As

Publication number Publication date
CN112885963A (zh) 2021-06-01

Similar Documents

Publication Publication Date Title
US20190108193A1 (en) Resistive memory arrays for performing multiply-accumulate operations
CN108092658B (zh) 一种逻辑电路操作方法
US10332592B2 (en) Hardware accelerators for calculating node values of neural networks
CN107533858B (zh) 交叉杆阵列、图像处理器及对存储单元进行编程的方法
US8780613B1 (en) Reading a memory element within a crossbar array
CN107533862B (zh) 交叉阵列、图像处理器及计算设备
US7286378B2 (en) Serial transistor-cell array architecture
JP7422205B2 (ja) 抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法
CN110007895B (zh) 一种模拟乘法电路、模拟乘法方法及其应用
CN110729011B (zh) 用于类神经网路的存储器内运算装置
WO2024109644A1 (zh) 忆阻器阵列的操作方法、数据处理装置
TWI687874B (zh) 類神經網絡系統及其控制方法
CN118072779B (zh) 存算单元结构及其控制方法、阵列电路及装置、电子设备
CN112885963B (zh) 一种忆阻器交叉阵列
CN109584932A (zh) 记忆体装置及其操作方法
Han et al. Efficient evaluation model including interconnect resistance effect for large scale RRAM crossbar array matrix computing
CN110991624A (zh) 一种变脉宽输入电荷积累型忆阻神经网络电路
CN115458005A (zh) 数据处理方法和存算一体装置、电子设备
CN112162947A (zh) 输出可配置存算一体芯片以及电子设备
CN117157636A (zh) 存算一体装置、系统及其操作方法
CN104145308B (zh) 非易失性半导体存储装置
US20160343433A1 (en) Sensing circuit for resistive memory array
JPH02285598A (ja) 半導体記憶装置
CN113222131B (zh) 基于1t1r的可实现带符号权重系数的突触阵列电路
CN105210297B (zh) 实现异或运算的电路、实现同或运算的电路以及阵列电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant