TWI687874B - 類神經網絡系統及其控制方法 - Google Patents

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Abstract

一種類神經網絡系統，包括第一電性摻雜阱區。記憶體胞串列包括複數個記憶胞，其每一者具有閘極和位於摻雜阱區中的第二電性的源極區和汲極區。第二電性埋藏通道層，位於摻雜阱區中。字元線驅動器對閘極施加複數個輸入電壓，以對應積項和操作中複數個乘積項的輸入變數。電壓感測電路，將恆定電流施加到記憶體胞串列，並感測電壓。控制器，寫入並讀取記憶胞的複數個臨界電壓，對應乘積項的權重。當進行寫入與讀取時，對摻雜阱區施加第一偏壓，以增加埋藏通道層的可變電阻值；當感測電壓時，對摻雜阱區施加第二偏壓，以降低可變電阻值。

Description

類神經網絡系統及其控制方法
本說明書是有關於一種可以用於執行積項和(sum-of-products)操作的電路及其控制方法，特別是一種應用此電路的類神經網絡(Neural Network，NN)系統及其控制方法。
在神經形態工程學(neuromorphic computing systems)、機器學習系統(machine learning systems)以及用於某一些以線性代數為基礎之式運算的電路中，積項和函數可能是一個重要的組成部分。此函數可以用算式表示如下：
Figure 107145500-A0305-02-0003-1
此算式中，每一個乘積項是一個輸入變數Xi與一個權重Wi二者的乘積。其中，權重Wi在這些乘積項(terms)中是可變化的，例如權重Wi可以對應輸入變數Xi的係數改變而產生變化。
由於，位於非揮發性記憶體元件之交叉點陣列中的多個記憶胞的電子特性(electrical characteristics)符合積項和函數。因此，可以使用非揮發性記憶體元件，例如NAND快閃記憶體元件，來實現積項和操作。
為了實現高速運算，非揮發性記憶體元件中記憶胞的埋藏通道電阻值必須維持低位準，藉以在積項和操作的感測步驟中提高通過記憶胞的感測電流。然而，若記憶胞的埋藏通道電阻值過低，會使記憶胞的關閉電流與開啟電流太過靠近，導致判斷記憶胞之臨界電壓(threshold Voltage，Vt)的讀取裕度(read window)受到限縮。
因此有需要提供一種適用於積項和操作的類神經網絡系統及其控制方法，以解決習知技術所面臨的問題。
本說明書的一實施例係揭露一種類神經網絡系統，用於執行積項和操作。此類神經網絡系統包括：非揮發性記憶體元件、字元線驅動器、電壓感測電路以及控制器。非揮發性記憶體元件包括：基材、第一摻雜阱區(doping well)、記憶體胞串列(memory cells string)以及埋藏通道層。第一摻雜阱區具有第一電性(conductivity)位於基材之中。記憶體胞串列包括相互串接的複數個非揮發性記憶胞，其中每一個非揮發性記憶胞具有一個閘極以及彼此分離的源極區和汲極區；源極區和汲極區具有第 二電性，且位於第一摻雜阱區之中。埋藏通道層具有第二電性，位於第一摻雜阱區之中，使源極區和汲極區位於閘極和埋藏通道層之間。字元線驅動器耦接至每一個非揮發性記憶胞的閘極，用來施加複數個輸入電壓，其中這些輸入電壓係對應積項和操作中複數個乘積項(terms)的複數個輸入變數。電壓感測電路連接至記憶體胞串列，用來將恆定電流施加到記憶體胞串列，並感測記憶體胞串列的電壓。控制器，用來寫入與讀取非揮發性記憶胞的複數個臨界電壓值，其中記憶體胞串列的電壓和臨界電壓值對應乘積項的複數個權重。當寫入與讀取臨界電壓值時，對第一摻雜阱區施加第一偏壓，以增加埋藏通道層的可變電阻值；當感測記憶體胞串列的電壓時，對第一摻雜阱區施加第二偏壓，以降低可變電阻值。
本說明書的另一實施例係揭露一種類神經網絡系統的控制方法，用於執行積項和操作，包括下述步驟：首先，提供非揮發性記憶體元件。其中，非揮發性記憶體元件包括：基材、第一摻雜阱區(doping well)、記憶體胞串列(memory cells string)以及埋藏通道層。第一摻雜阱區具有第一電性位於基材之中。記憶體胞串列包括相互串接的複數個非揮發性記憶胞，其中每一個非揮發性記憶胞具有一個閘極以及彼此分離的源極區和汲極區；源極區和汲極區具有第二電性，且位於第一摻雜阱區之中。埋藏通道層具有第二電性，位於第一摻雜阱區之中，使源極區和汲極區位於閘極和埋藏通道層之間。然後，提供一個控制器，以 寫入與讀取非揮發性記憶胞的複數個臨界電壓值；並提供字元線驅動器，耦接並施加複數個輸入電壓至每一個非揮發性記憶胞的閘極，其中這些輸入電壓係對應積項和操作中複數個乘積項的複數個輸入變數。同時，提供一個電壓感測電路，連接至記憶體胞串列，將一恆定電流施加到記憶體胞串列，並感測記憶體胞串列的電壓；其中這些記憶體胞串列的電壓和臨界電壓值係對應乘積項的複數個權重。當寫入與讀取臨界電壓值時，對第一摻雜阱區施加第一偏壓，以增加埋藏通道層的可變電阻值；當感測記憶體胞串列的電壓時，對第一摻雜阱區施加第二偏壓，以降低可變電阻值。
根據上述實施例，提供一種具有非揮發性記憶胞串列，用以進行積項和操作的類神經網絡系統及其控制方法。藉由在不同操作程序中(例如臨界電壓值的寫入/讀取操作和積項和操作)，對非揮發性記憶胞串列中的埋藏通道層施加不同的偏壓，以改變埋藏通道層的可變電阻，可以在寫入讀取操作時增加非揮發性記憶體記憶胞串列的電阻值，以增加記憶胞在開/關狀態下的電流量差異，提高記憶胞之臨界電壓的讀取裕度；並在進行積項和操作時，降低非揮發性記憶體記憶胞串列的電阻值，增加感測電流，以實現積相合操作的高速運算。
為了讓本發明之其他方面及優點更明顯易懂，特舉出下述的附圖、詳細的說明書與申請專利範圍來進行說明。
10:類神經網絡系統
100、300:非揮發性記憶體元件
101A~101D、301A、301B:記憶胞串列
102:非揮發性記憶胞
102A:電晶體
102A1:源極
102A2:汲極
102A3:閘極
102A4:通道區
102B:(埋藏通道層)電阻器
200:基材
201:第一阱區
202、203:接點
204:閘極介電層
205:浮閘極多晶矽層
206:多晶矽層間介電質
207:控制閘極多晶矽層
208:接觸層
209:間隙壁
214:第二摻雜阱區
215:防護層
302、312:串列選擇電晶體
303:位元線接點
304:源極線接點
305、306:接點
501-505、601A-605A、601B-605B:閘極電壓-電流的關係曲線
701:記憶胞串列
840:字元線驅動器
840:字元線驅動器
870:行解碼器
865、875、885:導線
830:匯流排
810:控制器
880:電壓感測放大器
890:緩衝器
891:輸入/輸出電路
893:資料路徑
805:資料匯流排
820:電壓源
SUM1~SUM4:加總節點
WL1~WL4、WLm、845:字元線
I1~I4、In:恆定電流
X1~X4、Xm:輸入變數
VS:源極電壓
VD:汲極電壓
VG:閘極電壓
BL1、BL2:位元線
W1n、W2n、W3n、W4n、W11~W44:權重
IS:表面通道電流
IB:埋藏電阻器電流
Vt:臨界電壓
Vn:串列電壓
X1W1、X2W2、X3W3:乘積項
R1n、R2n、R3n:電阻
W1、W2:裕度
P:斜率位置
第1圖係根據本說明書的一實施例繪示一種適用於執行積項和操作的類神經網絡系統的部分電路簡化示意圖。
第2圖係根據第1圖繪示用於非揮發性記憶體元件中的單一個非揮發性記憶胞的簡化結構剖面示意圖。
第3A圖係根據本說明書的一實施例所繪示的非揮發性記憶體元件部分結構簡化俯視示意圖。
第3B圖係根據第3A圖所繪示的非揮發性記憶體元件部分結構剖面示意圖。
第4圖係根據本說明書的一實施例，繪示採用增量步進脈衝寫入(Increment Step Programming Pulse，ISPP)的方式對非揮發性記憶胞進行寫入操作後的閘極電壓-電流的關係曲線圖。
第5圖係根據本說明書的一實施例，繪示對第2圖之非揮發性記憶體胞的第一摻雜阱區施加多個不同的正向偏壓並以固定的讀取電壓進行讀取所感測得到的閘極電壓-電流的關係曲線圖。
第6A圖係根據本說明書的一實施例，以0.1V的讀取電壓，對多個如第2圖所示之非揮發性記憶體胞進行讀取，所感測得到的閘極電壓-電流的關係曲線圖。
第6B圖係根據本說明書的一實施例，繪示對多個如第2圖所示之非揮發性記憶體胞的第一摻雜阱區施加0.7V的正向偏壓，並以0.1V的讀取電壓進行讀取，所感測得到的閘極電壓-電流的關係曲線圖。
第7圖係繪示使用具有三個非揮發性記憶胞的記憶胞串列來進行積項和操作的方法。
第8圖係根據本說明書的一實施例所繪示的一種類神經網絡系統簡化方塊圖。
本說明書是提供一種類神經網絡系統及其控制方法，可以實現積項和操作的高速運算。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1圖，第1圖係根據本說明書的一實施例繪示一種適用於執行積項和操作的類神經網絡系統10的部分電路簡化示意圖。其中類神經網絡系統10包含至少一個非揮發性記憶體元件100。非揮發性記憶體元件100則包含由複數條記憶胞串列(例如，記憶胞串列101A至101D)所構成的記憶胞陣列。每一條記 憶胞串列101A至101D中，包括複數個彼此串連的非揮發性記憶胞102。其中，每一個非揮發性記憶胞102都包括一個電晶體(例如，電晶體102A)和一個通過電晶體102A的源極102A1和汲極102A2而與電晶體102A並聯的電阻器(例如，電阻器102B)。
在本實施例示中，非揮發性記憶體元件100包括四條記憶胞串列101A至101D，其中每一條記憶胞串列101A至101D包括串聯於加總節點(加總節點SUM1至SUM4其中之一者)與參考線103(例如，是接地)之間的四個非揮發性記憶胞102。四條字元線WL1至WL4連接至每個記憶胞串列101A至101D中的非揮發性記憶胞102的閘極102A3。
如圖所示，記憶胞串列101A至101D的行數可以是任意的，且加總節點的數量可到SUMn。另外，字元線的數量可以是任意的，且字元線的數量可達到WLm。位於n行、m列中的每一個非揮發性記憶胞102具有一個可變電阻，可以對應於積項和操作中一個乘積項的權重Wnm。而此一權重Wnm是對應非揮發性記憶胞102之電晶體102A的可寫入臨界電壓值Vt、電阻器102B的電阻Rnm、以及流經對應記憶胞串列(記憶胞串列101A至101D其中一者)之恆定電流In(I1、I2、I3、I4...)的函數。
經由字元線WL1至WL4被施加到非揮發性記憶胞102之閘極102A3的輸入電壓，則可對應於積項和操作中複數個乘積項的輸入變數X1到X4...Xm。透過此方式，記憶胞串列101A至101D中每一個非揮發性記憶胞102的可變電阻係一函數，此函數 係施加在(經由對應字元線)對應非揮發性記憶胞102之閘極102A3上的輸入電壓、對應非揮發性記憶胞102的可寫入臨界電壓值Vt、流經對應非揮發性記憶胞102及電阻器102B之電流的函數。
加總節點(SUM1到SUM4，...SUMn)耦接到電壓感測放大器(未繪示)以產生表示每個記憶胞串列101A至101D的積項和輸出的訊號。電流源21至24耦接到每個記憶胞串列101A至101D，在感測操作期間將恆定的電流In施加到每一個記憶胞串列101A至101D。在本實施例中，施加到源極102A1的恆定電流In(例如電流I1至I4...In)，其電流大小可依照特定實施例需求來進行調整，使每一個記憶胞串列101A至101D產生可用範圍的串列電壓Vn以供給加總節點SUM1...SUMn進行積項和運算。
在本說明書的一些實施例中，非揮發性記憶胞102的電晶體102A可利用浮閘極記憶胞(floating gate memory cell)、分離閘極浮閘極記憶胞(split gate floating gate memory cell)、介電電荷捕捉記憶胞(像是具有SONOS結構或其他類型的介電電荷捕捉記憶胞，例如稱作BE-SONOS和TANOS)、以及分離閘極、介電電荷捕捉記憶胞來實施。其他的可寫入記憶體技術，例如相變記憶體、金屬氧化物記憶體等，也可以被使用。
在本實施例中，電晶體102A可以是一種浮置閘極電晶體元件。非揮發性記憶胞102的電阻器102B，可以藉由在電晶體102A的汲極102A2和源極102A1下方植入摻雜區來加以實現。電晶體102A的通道區102A4與電阻器102B並聯連。例如請 參照第2圖，第2圖係根據第1圖繪示用於非揮發性記憶體元件100中的單一個非揮發性記憶胞102的簡化結構剖面示意圖。在本實施例中，非揮發性記憶胞102包括形成在基材200之中的第一阱區201；源極102A1、汲極102A2和電阻器102B位於第一阱區201之中。源極102A1和汲極102A2上方具有接點202和203，可以分別耦接到外部的電壓源，而分別對源極102A1和汲極102A2施加源極電壓VS和汲極電壓VD。
其中，基材200可以是一種p型基板。第一阱區201可藉由在基材200上進行p型離子植入製程(ion implantation process)來實現。電阻器102B可藉由在基材200上進行n型離子植製程，以形成一個埋藏通道層(以下稱為埋藏通道層102B)來加以實現。源極102A1和汲極102A2可藉由在基材200上進行另一個n型離子植入製程所形成的二個n型摻雜區N來實現。且埋藏通道層102B位於源極102A1和汲極102A2的下方。p型通道區102A4設置在源極102A1和汲極102A2之間。
閘極102A3可以是一種多層堆疊結構，包括覆蓋於通道區102A4上方的閘極介電層204、設置在閘極電介電層204上的浮閘極多晶矽層205、設置在浮閘極多晶矽層205上方的多晶矽層間介電質(inter-poly dielectric)206、設置在多晶矽層間介電質206上的控制閘極多晶矽層207。在一些實施例中，多晶矽層間介電質206是利用包括氧化矽，氮化矽和氧化矽層(ONO)的多層結構來實現。另外，閘極102A3還包括形成於控制閘極多晶矽層 207上方的接觸層208，以及沿著多層堆疊結構的側壁形成間隙壁(spacer)209。
在本說明書的一些實施例中，非揮發性記憶體胞102還可以包括一個第二摻雜阱區214以及一個防護層215。第二摻雜阱區214位於基材200之中，且包圍第一摻雜阱區201，可用來防止非揮發性記憶體胞102操作時產生漏電現象；防護層215位於第一摻雜阱區201中，且位於埋藏通道層102B與p型通道區102A4(源極區102A1和汲極區102A2)之間。在本實施例中，第二摻雜阱區214可藉由在基材200中進行n型離子植入製程來實現。防護層215則可藉由在基材200中進行p型離子植入製程來實現。其中，防護層215的p型摻雜濃度高於通道區102A4的p型摻雜濃度，有助於屏蔽電阻器(埋藏通道層)102B，以防止其受到閘極102A3的閘極電壓VG干擾，並且保持並聯電阻值的穩定性。
在第2圖中，電流路徑係代表電晶體102A為關閉狀態時，通過源極102A1、埋藏通道層102B和汲極102A2的埋藏電阻器電流IB。而電流路徑係代表當施加於閘極102A3的電壓VG結合源極電壓VS激發被捕捉在閘極102A3堆疊結構中的電荷時，通過源極102A1、通道區102A4和汲極102A2的表面通道電流IS。因此，非揮發性記憶胞102具有可變電阻(或可變電導)，而可變電阻是電阻器(埋藏通道層)102B的電阻和電晶體102A之通道電阻的函數。電晶體102A之通道電阻是閘極電壓VG和被捕捉在閘極102A3堆疊結構中之電荷的函數。
當閘極102A3至源極102A1之間的電壓VGS小於非揮發性記憶胞102的臨界電壓Vt時，電晶體102A並未形成電晶體通道(表面通道(surface channel))，而呈現關閉狀態。但埋藏電阻器電流IB仍可經由電阻器(埋藏通道層)102B通過非揮發性記憶胞102。因此，通過非揮發性記憶胞102的電流等於IB，非揮發性記憶胞102的電阻等於汲極102A2和源極102A1之間的電壓VDS除以電流IB。
當閘極102A3至源極102A1之間的電壓VGS大於非揮發性記憶胞102的臨界電壓Vt時，會引發表面通道電流IS而呈現開啟狀態。流經非揮發性記憶胞102的電流In在可以為表面通道電流IS和埋藏電阻器電流IB的加總(IS+IB)，且非揮發性記憶胞102的電阻等於汲極102A2至源極102A1之間的電壓VDS除以電流In。
請參照第3A圖和第3B圖，第3A圖係根據本說明書的一實施例所繪示的非揮發性記憶體元件300部分結構簡化俯視示意圖。第3B圖係根據第3A圖所繪示的非揮發性記憶體元件300部分結構剖面示意圖。如第3A圖所示，將複數個如第2圖所示的非揮發性記憶胞102加以串聯，即可得到一條記憶胞串列(例如第3A圖所示的記憶胞串列301A)，集合多條記憶胞串列301A即可進一步構成非揮發性記憶體元件300。
在本實施例中，非揮發性記憶體元件300中的記憶胞串列(以第3B圖所繪示的記憶胞串列301A為例)係形成於基材300之上。記憶胞串列301A包括複數個閘極102A3堆疊結構覆蓋 於基材200表面上，並且與字元線(未繪示)接觸。每一個非揮發性記憶胞102的汲極102A2和源極102A1是以n型植入區N來實現。且二相鄰非揮發性記憶胞102其中一者的汲極102A2與另一個非揮發性記憶胞102的源極102A1，藉由共用一個n型植入區N來實現串接。非揮發性記憶胞102其中一者的電阻器(埋藏通道層)102B和防護層215，分別與相鄰非揮發性記憶胞102的電阻器(埋藏通道層)102B和防護層215相連接。
串列選擇電晶體302和312設置在記憶胞串列101A的相對兩側上，並且分別與位於記憶胞串列101A兩側的非揮發性記憶胞102串接。串列選擇電晶體302通過位元線接點303連接至位元線BL1；串列選擇電晶體312通過源極線接點304連接至共用源極線(未繪示)。相鄰的記憶胞串列301B也藉由相同的方式連接至位元線BL2和共用源極線(未繪示)。
在一些實施例中，可以使用包括具有數千或數百萬個如前所述之記憶胞串列301A的陣列，進行積項和運算。在積項和操作中，記憶胞串列301A中複數個非揮發性記憶胞102的電阻可以模擬為輸入變數Xi以及權重Wi的乘積。其中，輸入變數Xi由閘極電壓VG表示，權重Wi由非揮發性記憶胞102所捕捉的電荷、非揮發性記憶胞102中的電阻器(埋藏通道層)102B的電阻、以及通過非揮發性記憶胞102的電流之函數表示。
例如，在本說明書的一實施例中，權重Wi可以是一種二進位數值(binary value)。例如權重Wi可以是指非揮發性 記憶胞102操作時開啟與關閉兩種狀態之一者。當輸入變數Xi高於非揮發性記憶胞102的臨界電壓Vt時，非揮發性記憶胞102呈現開啟狀態，非揮發性記憶胞102的權重Wi是「1」；而當輸入變數Xi低於非揮發性記憶胞102的臨界電壓Vt時，非揮發性記憶胞102呈現關閉狀態，非揮發性記憶胞102的權重Wi是「0」。
由於，權重Wi的決定與非揮發性記憶胞102的臨界電壓Vt有關。因此，進行積項和操作時，需要對非揮發性記憶胞102進行寫入/讀取操作，以確認非揮發性記憶胞102的臨界電壓Vt。例如，請參照第4圖，第4圖係根據本說明書的一些實施例，繪示採用增量步進脈衝寫入的方式對非揮發性記憶胞102進行寫入操作後的閘極電壓-電流的關係曲線圖。
如前所述當非揮發性記憶胞102呈現開啟狀態時，非揮發性記憶胞102具有較低電阻狀態，和實質上等於表面通道電流IS和埋藏電阻器電流IB加總的較高通過電流；當非揮發性記憶胞102呈現關閉狀態時，非揮發性記憶胞102具有較高的電阻狀態，和實質上等於埋藏電阻器電流IB的較低通過電流。藉由，兩種狀態的切換，可以決定非揮發性記憶胞102的臨界電壓Vt。
當電阻器(埋藏通道層)102B的電阻值過高時，通過非揮發性記憶胞102的電流會跟著減少，導致記憶胞串列301A在有限讀取電壓的限制下電流過小，會嚴重影響積項和操作的感測速度。當電阻器(埋藏通道層)102B的電阻值過低時，非揮發性記憶胞102的埋藏電阻器電流IB電流會跟著大增，導致用來寫入/ 讀取非揮發性記憶胞102之臨界電壓Vt的裕度降低。二者都不利於積項和操作。
在本說明書的一些實施例中，可以在不同操作時機，藉由對第一摻雜阱區201施加不同的偏壓，在不改變埋藏通道層102B之摻雜濃度的前提下，調控電阻器(埋藏通道層)102B的電阻值和埋藏電阻器電流IB，以同時兼顧積項和操作的感應速度以及非揮發性記憶胞102的讀取裕度。
例如請參照第5圖，第5圖係根據本說明書的一實施例，繪示對第2圖之非揮發性記憶體胞102的第一摻雜阱區201施加多個不同的正向偏壓，例如0V、0.3V、0.5V、0.6V和0.7V，並以固定的讀取電壓，例如0.1V，進行讀取所感測得到的閘極電壓-電流的關係曲線圖。其中，曲線501至505分別代表施加偏壓0V、0.3V、0.5V、0.6V和0.7V之後的閘極電壓-電流的關係曲線。
如第5圖所繪示，當非揮發性記憶胞102呈現關閉狀態時，通過非揮發性記憶胞102的電流(埋藏電阻器電流IB)，會隨著施加於第一摻雜阱區201的正向偏壓上升(從0V至0.7V)，而呈現明顯倍數增加(例如，由10-6μA增加至0.1μA)。由此可見，對非揮發性記憶體胞102的第一摻雜阱區201施加正向偏壓，確實可降低非揮發性記憶體胞102之電阻器(埋藏通道層)102B的電阻值，增加埋藏電阻器電流IB，達到增積項和操作感應速度的目的。
請參照第6A圖和第6B圖，第6A圖係根據本說明書的一實施例，以0.1V的讀取電壓，對多個如第2圖所示之非揮發性記憶體胞102進行讀取，所感測得到的閘極電壓-電流的關係曲線圖。曲線601A至605A分別代表未被施加正向偏壓的不同記憶胞102的閘極電壓-電流的關係曲線。第6B圖係根據本說明書的一實施例，繪示對多個如第2圖所示之非揮發性記憶體胞102的第一摻雜阱區201施加0.7V的正向偏壓，並以0.1V的讀取電壓進行讀取，所感測得到的閘極電壓-電流的關係曲線圖。其中，曲線601B至605B分別代表被施加0.7V正向偏壓的不同記憶胞102的閘極電壓-電流的關係曲線。
如第6A圖所繪示，當未對非揮發性記憶體胞102的第一摻雜阱區201施加偏壓(0V)時，閘極電壓在0V至1.5V的範圍內，通過非揮發性記憶體胞102的電流由約10-6μA陡升至約0.1μA之間。可提供較大的讀取裕度W1，並藉由閘極電壓-電流的關係曲線601A至605A的斜率位置(slope position)P，輕易找出非揮發性記憶體胞102開啟和關閉的切換位置，用於判斷非揮發性記憶胞102的臨界電壓Vt值。
又如第6B圖所繪示，當對施加於第一摻雜阱區201的正向偏壓(0.7V)，閘極電壓在0V至1.5V的範圍內，非揮發性記憶體胞102的電流分布範圍介於約0.1μA至約0.5μA之間。由於第6A圖和第6B圖中的電流係採用對數尺度(logarithmic scale)來繪示。因此，相較於閘極電壓-電流的關係曲線601A至605A，閘 極電壓-電流的關係曲線601B至605B中用來判斷非揮發性記憶胞102之臨界電壓Vt值的裕度W2明顯變小，較不易判斷非揮發性記憶胞102之臨界電壓Vt值。
因此在本說明書的一些實施例中，在對非揮發性記憶胞102進行寫入/讀取操作時，可以分別通過接點305，對非揮發性記憶胞102中具有n型電性的第一摻雜阱區201施加一個負向的第一偏壓，以增加電阻器(埋藏通道層)102B的電阻值。而另一方面，在進行積項和操作時，可以分別通過接點305對非揮發性記憶胞102中具有n型電性的第一摻雜阱區301施加一個正向的第二偏壓，以降低電阻器(埋藏通道層)102B的電阻值。在一實施例中，第一偏壓介於-2伏特(V)至第二偏壓之間。
在一些實施例中，當對第一摻雜阱區201施加第一偏壓同時，還可以通過接點306對具有p型電性的第二摻雜阱區214施加一個負向的第三偏壓，其中第三偏壓大於第一偏壓。當對第一摻雜阱區201施加第二偏壓同時，還可以通過接點306對具有p型電性的第二摻雜阱區214施加一個正向的第四偏壓，其中第四偏壓大於第二偏壓。
以下採用第7圖係繪示使用具有三個非揮發性記憶胞102的記憶胞串列701來進行積項和操作之方法的例示說明。在進行積項和操作時，對記憶胞串列701施加恆定電流In，並對三個非揮發性記憶胞102分別輸入三個輸入變數X1、X2和X3。記憶胞串列701的電壓Vn取決於三個非揮發性記憶胞102的權 重W1n、W2n、W3n電阻R1n、R2n和R3n以及輸入變數X1n、X2n和X3n。在本實施例中，權重Wi可以是指非揮發性記憶胞102操作時開啟與關閉兩種狀態之一者的二進位數值(「0」與「1」)。則三個乘積項XiWi(i從1到3)的積項和即為三個非揮發性記憶胞102的加總電壓Vn。
請參照第8圖，第8圖係根據本說明書的一實施例所繪示的一種類神經網絡系統10簡化方塊圖，類神經網絡系統10被配置來進行積項和操作。在類神經網絡系統10中，字元線驅動器840耦接到多條字元線845。在一些實施例中，字元線驅動器840可以包括數位-類比轉換器或二進位字元線驅動器，用來對每一個選定的字元線產生輸入變數Xi。行解碼器870經由導線865沿著記憶胞陣列860中的行而設置，並耦接到記憶胞陣列860中的一或多層，其用以選擇記憶胞串列，以從記憶胞陣列860中讀取積項和資料或對記憶胞陣列860進行參數資料的寫入。其中，記憶胞陣列860包含複數個記憶胞串列，每個記憶胞串列包含複數個相互串聯的非揮發性記憶胞102。記憶胞陣列860可以包括NAND快閃記憶體陣列、SRAM陣列、DRAM陣列、NOR快閃記憶體陣列或者是可其他類型記憶體。
通過匯流排830可以將位址從控制邏輯(控制器)810提供到行解碼器870以及字元線驅動器840。電壓感測放大器880經由導線875耦接至行解碼器870，再耦接至緩衝器890。施加恆定電流In的電流源耦接至電壓感測放大器880。一個寫入 緩衝器890可包含於電壓感測放大器880中，用以儲存用於非揮發性記憶胞102之二階寫入或多階寫入的資料。控制邏輯810可包括電路，其可回應寫入緩衝器中的寫入資料，選擇性地對記憶胞陣列860中的記憶胞串列施加寫入及禁止(inhibit)電壓。
來自電壓感測放大器880的感測資料經由導線885提供給資料緩衝器890，資料緩衝器890又經由資料路徑893耦接到輸入/輸出電路891。電壓感測放大器880可以包括運算放大器，該運算放大器被用來施加單位增益或期望的增益位準，並將類比輸出提供給數位-類比轉換器或其他訊號處理或訊號路由電路。還可包含額外的算術單元和路由電路，以提供將記憶胞串列的多層配置成類神經形態電路。而且，還可包括算術單元和路由電路，以提供將記憶胞串列的多層配置成矩陣乘法單元。
輸入/輸出電路891可將資料傳送至類神經網絡系統10外部的目的地。輸入/輸出資料和控制訊號經由資料匯流排805而在輸入/輸出電路891、控制邏輯810和類神經網絡系統10上的輸入/輸出連接埠，或類神經網絡系統10內部或外部的資料元之間移動。內部或外部的其他資料源，可以是通用處理器或專用應用電路，或是由記憶胞陣列860支持，具有系統晶片(system-on-a-chip)功能的組合模組。
在本實施例中，使用偏壓配置狀態機的控制邏輯810係控制電壓源或電源820所產生或提供的電源電壓的應用，來進行積項和的讀取操作以及參數寫入操作，當中包括針對電荷 捕捉記憶胞和浮閘極記憶胞的抹除、驗證和寫入的偏壓控制邏輯810耦接到緩衝器890和記憶胞陣列860。
控制邏輯810可以使用本領域已知的專用邏輯電路來實現。在替代實施例中，控制邏輯包括通用處理器，該通用處理器可以在執行計算機程序以控制裝置操作的相同積體電路上實現。在其他實施例中，可以利用專用邏輯電路和通用處理器的組合來實現控制邏輯。
根據上述實施例，提供一種具有非揮發性記憶胞串列，用以進行積項和操作的類神經網絡系統及其控制方法。藉由在不同操作程序中(例如臨界電壓值的寫入/讀取操作和積項和操作)，對非揮發性記憶胞串列中的埋藏通道層施加不同的偏壓，以改變埋藏通道層的可變電阻，可以在寫入讀取操作時增加非揮發性記憶體記憶胞串列的電阻值，以增加記憶胞在開/關狀態下的電流量差異，提高記憶胞之臨界電壓的讀取裕度；並在進行積項和操作時，降低非揮發性記憶體記憶胞串列的電阻值，增加感測電流，以實現積相合操作的高速運算。
儘管本發明揭露於上述較佳的實施方式和實施例，但應該理解，該等實施例旨在說明而非是限制性的。可理解本領域具有通常知識者可在本發明的精神範疇和以下所附的申請專利範圍內輕易地作修飾和組合。
300:非揮發性記憶體元件
101A:記憶胞串列
102:非揮發性記憶胞
102A:電晶體
102A1:源極
102A2:汲極
102A3:閘極
301A:記憶胞串列
102B:(埋藏通道層)電阻器
302、312:串列選擇電晶體
303:位元線接點
304:源極線接點
305、306:接點
200:基材
201:第一阱區
214:第二摻雜阱區
215:防護層

Claims (7)

  1. 一種類神經網絡(Neural Network，NN)系統，用於執行一積項和(sum-of-products)操作，包括：一非揮發性記憶體(non-volatile memory)元件，包括：一基材；一第一摻雜阱區(doping well)，具有一第一電性(conductivity)位於該基材之中；一記憶體胞串列(memory cells string)，包括相互串接的複數個非揮發性記憶胞，其中每一該些非揮發性記憶胞具有一閘極以及彼此分離的一源極區和一汲極區；該源極區和該汲極區具有一第二電性，且位於該第一摻雜阱區之中；以及一埋藏通道層，具有該第二電性，位於該第一摻雜阱區之中，使該源極區和該汲極區位於該閘極和該埋藏通道層之間；一字元線驅動器，耦接至每一該些非揮發性記憶胞的該閘極，用來施加複數個輸入電壓，其中該些輸入電壓係對應該積項和操作中複數個乘積項(terms)的複數個輸入變數；一電壓感測電路，連接至該記憶體胞串列，用來施加一恆定電流到該記憶體胞串列，並感測該記憶體胞串列的一電壓；以及 一控制器，用來寫入或讀取該些非揮發性記憶胞的複數個臨界電壓值，其中該電壓和該些臨界電壓值係對應該些乘積項的複數個權重；當進寫入或讀取該些臨界電壓值時，對該第一摻雜阱區施加一第一偏壓，以增加該埋藏通道層的一可變電阻值；當感測該記憶體胞串列的該電壓時，對該第一摻雜阱區施加一第二偏壓，以降低該可變電阻值。
  2. 根據申請專利範圍第1項所述的類神經網絡系統，更包括一第二摻雜阱區，具有該第二電性，位於該基材之中，且包圍該第一摻雜阱區，當對該第一摻雜阱區施加該第一偏壓和第二偏壓時，分別對該第二摻雜阱區施加一第三偏壓和一第四偏壓；其中該第三偏壓大於或等於該第一偏壓，且該第四偏壓大於或等於該第三偏壓。
  3. 根據申請專利範圍第1項所述的類神經網絡系統，更包括一防護層，具有該第一電性，位於該第一摻雜阱區中，且位於該埋藏通道層與該源極區和該汲極區之間。
  4. 根據申請專利範圍第1項所述的類神經網絡系統，其中該第一偏壓介於-2伏特(V)至該第二偏壓之間。
  5. 根據申請專利範圍第1項所述的類神經網絡系統，其中該非揮發性記憶體元件係一NAND快閃記憶體元件。
  6. 一種類神經網絡系統的控制方法，用於執行一積項和操作，包括：提供一非揮發性記憶體元件，包括：一基材；一第一摻雜阱區，具有一第一電性位於該基材之中；一記憶體胞串列，包括相互串接的複數個非揮發性記憶胞，其中每一該些非揮發性記憶胞具有一閘極以及彼此分離的一源極區和一汲極區；該源極區和該汲極區具有一第二電性，且位於該第一摻雜阱區之中；以及一埋藏通道層，具有該第二電性，位於該第一摻雜阱區之中，使該源極區和該汲極區位於該閘極和該埋藏通道層之間；提供一字元線驅動器，耦接至每一該些非揮發性記憶胞的該閘極，以施加複數個輸入電壓，其中該些輸入電壓係對應該積項和操作中複數個乘積項的複數個輸入變數；提供一電壓感測電路，連接至該記憶體胞串列，以施加一恆定電流到該記憶體胞串列，並感測該記憶體胞串列的一電壓； 提供一控制器，以寫入或讀取該些非揮發性記憶胞的複數個臨界電壓值，其中該電壓和該些臨界電壓值係對應該些乘積項的複數個權重；當進寫入或讀取該些臨界電壓值時，對該第一摻雜阱區施加一第一偏壓，以增加該埋藏通道層的一可變電阻值；以及當感測該記憶體胞串列的該電壓時，對該第一摻雜阱區施加一第二偏壓，以降低該可變電阻值。
  7. 根據申請專利範圍第6項所述的控制方法，提供該非揮發性記憶體元件的步驟，更包括提供一第二摻雜阱區，具有該第二電性，位於該基材之中，且包圍該第一摻雜阱區；當對該第一摻雜阱區施加該第一偏壓時，對該第二摻雜阱區施加一第三偏壓，其中該第三偏壓大於或等於該第一偏壓；以及當對該第一摻雜阱區施加該第二偏壓時，對該第二摻雜阱區施加一第四偏壓，且該第四偏壓大於或等於該第三偏壓。
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