CN101022133A - 电可擦可编程非易失性存储装置与阵列及其操作方法 - Google Patents

Abstract

本发明提供一种电可擦可编程非易失性存储装置与阵列及其操作方法。存储单元包括储存晶体管以及设置于N型传导阱区的注入器。阱区设置于P型传导半导体基底中。储存晶体管包括源极、漏极、通道以及电荷储存区。具有P型传导的源极与漏极设置于阱区中，上述源极与漏极之间定义为阱区的通道。电荷储存区设置于通道上，且透过绝缘体与通道隔离。本发明更提供一种操作存储单元的方法，包括电子注入装置，电子透过绝缘体从通道注入电荷储存区；以及空穴注入装置，空穴透过阱区、通道以及绝缘体从注入器注入电荷储存区。存储单元可透过传统逻辑CMOS制程来实现。

Description

电可擦可编程非易失性存储装置与阵列及其操作方法

技术领域

本发明有关于一种非易失性存储器，特别是有关于一种电可编程只读存储器(Electrically Programmable Read OnlyMemories，EPROM)以及电可擦可编程只读存储器(ElectricallyErasable Programmable Read Only Memories，EEPROM)。更特别的是，本发明有关于一种存储单元结构，以及在执行擦除操作时，通过将空穴注入浮动栅或非易失性存储单元的电荷储存区而改变电荷状态的方法。

背景技术

本领域技术人员皆了解，非易失性半导体存储单元具有电荷储存的能力。存储单元的状态根据储存于存储单元的电荷而定义。一般而言，存储单元的状态可以为二阶(two-level)或大于二阶(适用于多阶储存状态(multi-level states storage))。对电荷储存机制(scheme)来说，存储单元通常分为两种主要的类型。第一类型的存储器是以传导区或半导体区当作储存区。储存区与周围的电极电性隔离，但又透过储存绝缘体(insulator)与周围的电极电容耦合。储存在这种存储器中的电荷平均分布于传导区。具有这种电荷储存机制的存储单元通常叫做浮动栅(floatinggate)存储单元。一般来说，浮动栅存储单元可以为单栅(single-gate)形态、分离栅(split-gate)形态、堆迭栅(stack-gate)形态、或是上述形态的任意组合。

第二类型的存储器是将电荷储存于多个分散的储存区，例如适当的介电材料中的捕捉中心(trapping center)(又叫做捕捉介电材料(trapping dielectric))。介电材料的捕捉中心中的储存区与周围的电极电性隔离，但又透过储存绝缘体与周围的电极电容耦合。具有这种储存机制的存储单元通常又叫做电荷捕获(charge-trapping)存储单元。储存区还可以是纳米晶体(nanocrystal)的形式，具有这种储存机制的存储单元通常又叫做纳米晶体存储单元。由于具有这些类型储存机制的存储单元不具有浮动栅，因此相较于浮动栅存储单元，这些类型的存储单元提供许多方面的优势，例如可忽略介于两个相邻单元之间的干扰，以及降低制程的复杂度。此外，在这些类型的存储单元中的电荷可以储存在局部储存区(localized site)(例如储存介电质的捕捉中心(traps)或是纳米晶体)。因此，这些类型的存储单元及纳米晶体存储单元还具有下列优点，当储存介电质或是周围介电质发生局部崩溃(local breakdown)时，储存于其他局部储存区的电荷仍然可被保留。

相较于其他形态的存储单元，单栅存储器的优点为具有较简单的制造步骤。单栅存储单元可以通过与传统CMOS一样简单的制程而制造出来，因此制造单栅存储单元的制造成本较低，并且可轻易的嵌入CMOS逻辑产品中。这样的非易失性存储单元已于美国专利公开申请第2004/0109364 A1号与第2004/0109380 A1号，美国专利第6,617,637号，以及美国专利公开申请第2004/0061168 A1号中公开(上述公开资料作为参考资料)。接下来将说明先前技术的缺点。本发明是提供单元结构及其操作方法，以克服先前技术的缺点。

了解本发明的最佳方法是为了解先前技术所公开的存储单元是如何建构，以及在执行编程与擦除操作时，其存储单元是如何操作。因此，此处将简短的介绍先前技术的单元结构及其操作方法。

在美国专利公开申请第2004/0109364 A1号与第2004/0109380 A1号中公开存储单元的结构及其编程操作与擦除操作的方法。图1是显示先前技术的存储单元100的结构剖面图。单元100包括设置于N型阱区(n-Well)中的第一P型金属氧化物半导体场效应晶体管(p-type metal-oxide semiconductor field-effect-transistors，p-FET)10与第二P型金属氧化物半导体场效应晶体管12。p-FET 10透过共用区16串联耦接至p-FET 12，第一p-FET 10的栅极作为选择栅(select gate，SG)18，而第二p-FET12的栅极作为用以储存电荷载流子(charge carrier)的浮动栅FG20。第一p-FET 10的源极区22耦接至具有源极线电压24的源极线。同样的，第二p-FET 12的漏极区26耦接至具有位元线电压28的位元线。在存储单元的操作期间，存储单元100的SG 18耦接至具有适当电压的选择栅电压30。存储单元的编程操作透过将通道空穴32在通道中加速至高能，以产生碰撞通道热电子34(impacted channel hot electron，ICHE)并且将其注入浮动栅20。对重复编程而言，存储单元需要透过紫外光处理而将存储单元的内容擦除。因此，此存储单元应用于通常为本领域技术人员皆知道的EPROM的装置中。在存储单元的操作期间(例如编程操作与读取操作)，N型阱区14受到不同于接地电压的偏压。因此，尽管先前技术中没有说明，N型阱区14必然形成于P型阱区或是P型基底中。这种具有N型阱区设置于P型半导体基底中的存储单元可透过传统CMOS制程而制造。然而，即使擦除操作仅需要改变一个位元组的内容，此操作仍必须透过紫外光处理来擦除整个存储装置。此外为了使用紫外光处理执行擦除操作，存储装置必须从电路板上移除。紫外光处理的过程非常的冗长并且造成产品应用上的不便。

在美国专利第6,617,637号中公开EEPROM的单元结构以及操作方法(上述公开资料作为参考资料)。EEPROM的结构与图1的结构相似，除了相邻于浮动栅的漏极包括具有高掺杂浓度的N型区形成于浅掺杂P型区中。存储单元的编程操作为将ICHE注入浮动栅；而存储单元的擦除操作为将空穴以带对带穿隧(band-to-band tunneling，BTBT)的方式注入浮动栅。存储单元的结构与操作方法需要具有比N型区更深且比N型阱区更浅的冶金接面(metallurgical junction)深度的P型区，以将N型区与N型阱区隔离。由于此种存储单元需要一个较浅的P型区(或是较深的N型阱区)的特性，因此不适合使用传统CMOS制程来制造此存储单元，且上述较浅的P型区(或是较深的N型阱区)并不适用于传统CMOS的基线(base line)制程。

美国专利第5,736,764号公开EEPROM的单元结构及其操作方法(上述公开资料作为参考资料)。此专利所公开的EEPROM单元除了在单元的结构中增加用以操作单元的控制栅，其包括与图1的单元结构类似的以p-FET为基础的单元结构。单元透过将ICHE注入浮动栅而执行编程操作；且透过Fowler-Nordheim穿隧机制将电子从浮动栅中移除而执行擦除操作。具有P型扩散层的控制栅为操作单元的必要元件。此专利所公开的EEPROM单元具有可电性擦除的能力，以克服美国专利申请第2004/0109364 A1号与2004/0109380 A1号所公开的存储单元的缺点。然而，P型扩散层必须设置于部分浮动栅的下方，以有效的执行控制栅的功能。由于这样的P型扩散无法在传统CMOS制程中得到，因此单元的结构无法以传统CMOS制程来实现。此外，由于控制栅占据很大一部分的单元面积，因此无法避免地增大了单元面积。

美国专利公开第2004/0061168 A1号中公开EEPROM单元200的结构及其操作方法。此EEPROM以n-FET为其基础架构，并且透过基底热电子注入(substrate hot electron injunction，SHEI)来对单元执行编程操作，以及透过Fowler-Nordheim穿隧来对单元执行擦除操作。EEPROM 200的结构包括浮动栅以及两个分开的P型阱区，第一P型阱区具有一对串接的n-FET，第二P型阱区具有一n-FET。图2A与图2B(先前技术)是显示分别在编程与擦除操作时切面的剖面图。参照图2A，浮动栅40设置于第一P型阱区42以及第二P型阱区44的上方，并透过绝缘体46将浮动栅40与第一P型阱区42以及第二P型阱区44隔离。一N型区48设置于第二P型阱区44中，作为存储单元200的控制栅，以允许电荷载流子自设置于第一P型阱区42上方部分的浮动栅40区注入浮动栅40中或是将电荷载流子从此部分的浮动栅40区自浮动栅40中移除。图2A所示的偏压状态(bias condition)允许被加热的基底电子49穿透N型通道层50，并沿着轨道51注入浮动栅40，来对存储单元执行编程操作。图2B为与图2A相似的剖面图，除了偏压状态被设定为执行擦除操作之外。一约为10伏特范围内的电压横跨于介于浮动栅40与第一P型阱区42之间的绝缘体46(-5伏特的电压施加至控制栅48与第二P型阱区44，+5伏特的电压施加至第一P型阱区42)。此一偏压与单元结构允许浮动栅40中的电子52沿着图示为虚线的轨道53而移除。必须注意的是，为了支援擦除操作，两个P型阱区皆透过较深的N型阱区(深N型阱区56)而与P型基底54隔离，深N型阱区56的阱深较P型阱区42与44更深，以避免在单元200的擦除操作期间对任何的P型阱区产生顺向偏压。由于存储单元200的可电性擦除的特性，因此可以克服美国专利申请第2004/0109364 A1号与第2004/0109380 A1号所公开的存储单元的缺点。然而，由于此类存储单元的P阱区与基底隔离的需求，并不适合使用传统CMOS制程来制造此存储单元的深N型阱区56。再者，对于用来操作单元的控制栅48的需求，需要将第二P型阱区44作为隔离阱区(用以将控制栅48与深N型阱区56隔离)。因此，单元面积会无法避免地增大。当牵扯到阱区时(由于设计规范中定义阱区-阱区之间的距离较为宽松)，这个问题会变的更严重。必须注意的是，透过将n-FET置换为p-FET以及将阱区的形态适当的更改为另一形态，可将存储单元置换为以p-FET为基础的存储单元。特别是在这样的状况下，存储单元的N型基底可能包括被深P型阱区所隔离的两个N型阱区。不过，上述大单元面积以及无法与传统CMOS制程相容的问题，仍是此专利所公开的EEPROM主要的缺点。

如上所述，美国专利第5736764号与美国专利申请第2004/0061168 A1号中所公开的存储单元的内容是通过Fowler-Nordheim穿隧机制来执行擦除操作。相同的技术在其他形态的单栅存储单元中都被广泛的使用(例如美国专利第5,604,700号以及美国专利第5,465,231号)。透过这样的机制来擦除这些非易失性存储器的内容，必须于操作执行时，提供横跨于储存绝缘体的大压降(通常介于9～20伏特之间)，以将这些存储器设定于所期望的逻辑状态(例如状态0)。透过Fowler-Nordheim穿隧机制对这些形式的存储单元执行擦除操作，无可避免地会对储存绝缘体产生范围约为10MV/cm内的应力场(stress field)，其中储存绝缘体用以将浮动栅或是电荷储存区与周围的传导区隔离。即使当存储单元在低场状态时，储存绝缘体的高场应力效应仍会造成电荷泄漏(charge leakage)以及保存失败(retention failure)的结果。这样的效应又叫做受压漏电流(stress-induced leakagecurrent，SILC)效应，也是导致非易失性存储器产业中保存失败的主要漏电机制(参照K.Naruke el al，“应力所引起的漏电流使EEPROM穿隧氧化层的厚度的缩小受到限制”，IEDM TechnicalDigest，pp.424-427，1988)。因此，在美国专利公开申请第2004/0061168 A1号中所公开的存储单元受到高场应力所引起的SILC问题。

本发明提供单可透过传统CMOS制程而制造的单层多晶硅电可擦可编程存储单元的结构及其操作方法。本发明所公开的存储单元的擦除操作允许将横跨于储存绝缘体的压降限制在小于2伏特的范围内。因此，可避免绝缘体受到高场应力而产生SILC问题。

发明内容

本发明的目的为提供一种电可改写存储单元(ElectricallyAlterable memory cell)及其操作方法。

有鉴于此，本发明提供一种非易失性存储装置。提供具有P型传导半导体材料的基底。设置于基底中具有N型传导形态的阱区。具有P型传导形态的源极与漏极的储存晶体管形成于阱区中。阱区中的通道形成于源极与漏极之间。电荷储存区设置于通道上，并透过绝缘体与通道隔离。具有设置于阱区中的P型区的注入器相邻于通道并与通道隔离。注入器允许空穴载流子透过阱区、通道以及绝缘体注入电荷储存区。

本发明所述的电可擦可编程非易失性存储装置，上述注入器相邻于上述通道，并且透过一场氧化层与上述通道隔离。

本发明所述的电可擦可编程非易失性存储装置，上述电荷储存区包括多晶硅、具有一半导体材料的多个空间分离的纳米晶体的介电层以及具有多个电荷储存捕捉区的介电层中的一个。

本发明所述的电可擦可编程非易失性存储装置，上述通道为一第一通道，该装置更包括：一选择晶体管，具有上述P型传导的一源极与一漏极，形成于上述阱区中，上述阱区具有介于上述源极与漏极之间的一第二通道，以及设置于上述第二通道上的一栅极，其中上述栅极透过一绝缘体与上述第二通道隔离，其中上述选择晶体管的源极电性连接至上述储存晶体管的漏极。

本发明所述的电可擦可编程非易失性存储装置，更包括：一电子注入装置，用以透过上述绝缘体将电子从上述通道注入上述电荷储存区；以及一空穴注入装置，用以透过上述阱区、通道以及绝缘体，将空穴从上述注入器注入上述电荷储存区。

有鉴于此，本发明提供一种非易失性存储装置的操作方法，包括对注入器的P型区施加第一电压，对阱区施加第二电压，对源极与漏极中的一个施加第三电压，以于通道中形成反向层。其中第一电压相较于第二电压为一相对足够大的电压，且第二电压相较于第三电压为一相对足够大的电压时，则可将空穴透过阱区、通道以及绝缘体从注入器注入电荷储存区中。

本发明所述的存储装置操作方法，更包括：对上述阱区施加一第四电压；对上述源极施加一第五电压；对上述漏极施加一第六电压；其中上述第六电压相较于上述第四电压为相对足够小的电压，以将电子透过上述绝缘体从上述通道注入上述电荷储存区。

本发明所述的存储装置操作方法，上述第三电压比上述电荷储存区的电压大至少上述储存晶体管的临界电压。

本发明所述的存储装置操作方法，上述第一电压与第二电压为正电压，且上述第三电压为接地电压。

本发明所述的存储装置操作方法，上述储存晶体管具有介于上述绝缘体与阱区之间的一空穴势垒高度，且其中一单位电荷以及上述第二电压与第三电压之间的一电压差的乘积约大于或等于上述空穴势垒高度。

本发明所述的存储装置操作方法，上述绝缘体为一氧化层，且上述电压差约介于4伏特至6伏特的范围之间。

本发明所述的存储装置操作方法，上述存储单元以及电压提供一自我限制机制，用以避免空穴过度注入至上述电荷储存区，因此可避免上述存储单元发生过度擦除的问题。

有鉴于此，本发明提供一种编程与擦除非易失性存储装置的方法。编程非易失性存储装置的方法包括对阱区施加第一电压，对源极施加第二电压，对漏极施加第三电压。第三电压相较于第一电压为一相对足够小的电压时，则可透过绝缘体将电子从通道注入电荷储存区。擦除非易失性存储装置的方法包括对注入器的P型区施加第四电压，对阱区施加第五电压，对源极区以及漏极区的至少一个施加第六电压，以于通道中形成反向层。第四电压相较于第五电压为一相对足够大的电压，且第五电压相较于第六电压为一相对足够大的电压时，则可透过阱区、通道以及绝缘层将空穴从注入器注入电荷储存区。

本发明所述的存储装置操作方法，上述第六电压比上述电荷储存区的电压大至少上述储存晶体管的临界电压。

本发明所述的存储装置操作方法，上述第四电压与第五电压为正电压，且上述第六电压为接地电压。

本发明所述的存储装置操作方法，上述储存晶体管具有介于上述绝缘体与阱区之间的一空穴势垒高度，且其中一单位电荷以及上述第五电压与第六电压之间的一电压差的乘积约大于或等于上述空穴势垒高度。

本发明所述的存储装置操作方法，上述绝缘体为一氧化层，且上述电压差约介于4伏特至6伏特的范围之间。

本发明所述的存储装置操作方法，上述存储单元以及用以擦除上述存储单元的电压提供一自我限制机制，用以避免空穴过度注入至上述电荷储存区，因此可避免上述存储单元发生过度擦除的问题。

有鉴于此，本发明提供一种电可擦可编程非易失性存储阵列，包括具有P型传导半导体材料的基底，设置于基底中具有N型传导形态的阱区，以及多个非易失性存储单元，设置于具有列与行的矩形阵列中。每一个非易失性存储单元包括具有设置于阱区的P型区中的注入器，以及具有P型传导形态设置于阱区中的源极与漏极的储存晶体管，介于源极与漏极之间的阱区的通道，以及设置于通道上方的电荷储存区，电荷储存区透过绝缘体与通道隔离。

本发明所述的电可擦可编程非易失性存储阵列，对每一个上述存储单元而言，上述注入器相邻于上述通道，并且透过一场氧化层与上述通道隔离。

本发明所述的电可擦可编程非易失性存储阵列，对每一个上述存储单元而言，上述电荷储存区包括多晶硅、具有一半导体材料的多个空间分离的纳米晶体的介电层以及具有多个电荷储存捕捉区的介电层中的一个。

本发明所述的电可擦可编程非易失性存储阵列，每一个上述非易失性存储单元的通道为一第一通道，且每一个上述非易失性存储单元包括：一选择晶体管，具有上述P型传导的一源极与一漏极，形成于上述阱区中，上述阱区具有介于上述源极与漏极之间的一第二通道，以及设置于上述第二通道上的一栅极，其中上述栅极透过一绝缘体与上述第二通道隔离，其中上述选择晶体管的源极电性连接至上述储存晶体管的漏极。

附图说明

图1是显示先前技术EPROM存储单元结构的剖面图。

图2A是显示先前技术EEPROM存储单元结构的剖面图，更显示其于编程操作时，热电子的注入的轨道以及偏压状态。

图2B是显示先前技术EEPROM存储单元结构的剖面图，更显示其于擦除操作时，电子移动的轨道以及偏压状态。

图3是显示根据本发明实施例所述的存储单元的布局以及N阱区接电区的N型扩散区的俯视图。

图4A是显示根据本发明实施例所述沿着图3所示的EEPROM存储单元结构的线条AA’所视的剖面图，更显示其于擦除操作时，空穴移动的轨道以及偏压状态。

图4B是显示根据本发明实施例所述沿着图3所示的EEPROM存储单元结构的线条BB’所视的剖面图，更显示其于擦除操作时，空穴移动的轨道以及偏压状态。

图5A与图5B分别显示在单元的FG-FET的通道中具有以及不具有P型反向层时，其沿着图4B所示的空穴移动的轨道的电位。

图6是显示由于应力场效应引起临界电压偏移曲线图。

图7A显示根据本发明所述的在擦除操作期间，在具有不同Q_FG状态的单元中，其沿着图4B所示的空穴移动的轨道所对应的电位。

图7B是显示根据本发明所述的存储单元在擦除操作期间，其能带弯曲形成的表面电位所对应的不同状态的Q_FG。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下：

实施例

本发明的存储单元

图3显示根据本发明实施例所述的存储单元300的布局(layout)。图3所示的单元300的布局包括浮动栅(floating gate，FG)60、选择栅(selecting gate，SG)62、注入器(injector)64以及设置于N型阱区68中的第一扩散区66。第一扩散区66与FG60以及SG 62具有部分重迭而分割为三个具有高浓度杂质的P型掺杂区(在此说明书中以P+型区称之)，其中相邻于SG 62的第一P+型区70定义为选择晶体管(SG-FET)72的漏极71，且以金属耦接至单元300的位元线(bitline，BL)。第二P+型区74为由SG62与FG G0所分割的共同区，并且由SG-FET 72与一储存晶体管(FG-FET)76所共用。第二P+型区74定义SG-FET 72的源极74a以及FG-FET 76的漏极74b。相邻于FG 60旁边的第三P+型区78定义FG-FET 76的源极79，并且耦接至单元300的源极线(sourceline，SL)。SG 62与第一扩散区66重迭的区域定义为SG-FET 72的通道(channel)82。同样的，FG 60与第一扩散区66重迭的区域定义为FG-FET 76的通道84。通道82与通道84的通道宽度皆沿着图3中所示布局的水平方向，且通道长度皆沿着图3中所示布局的垂直方向。注入器64包括相邻于FG-FET 76的通道84的P+型区86与N型阱区68，且P+型区86透过隔离区87与FG-FET 76的通道84隔离。通常，隔离区87由场氧化层(Field oxide)所构成。此隔离区87可以由硅局部氧化技术(local oxidation of silicon，LOCOS)或是本领域技术人员皆知的浅沟槽隔离(ShallowTrench Isolation，STI)技术制成。图3还显示N型阱区接电区(tap)300a包括设置于N型阱区68中具有高掺杂浓度的N型扩散区88(在此说明书中以N+型区称之)，其中N+型扩散区88作为N型阱区68的接电端(tap)。

本发明的主要目的为揭示用以擦除存储单元的内容的方法。本发明所揭示的单元擦除方法是通过基底热空穴注入(SubstrateHot Hole Injection，SHHI)机制，而不是通过先前技术所公开的方法(Fowler-Nordheim机制或是BTBT机制)来擦除存储单元的内容。图4A与图4B是显示在执行擦除操作时，分别沿着图3的线条AA’与BB’的切面所视的剖面图。图4A与图4B还是在执行擦除操作时其偏压状态的例子。图4A是显示单元300与N型阱区接电区300a的剖面图。N型阱区接电区300a中显示与N型阱区68接合的N+型扩散区88。显示于单元300中为具有浮动栅60与选择栅62设置于P型硅基底90中的N型阱区68之上，浮动栅60与选择栅62透过具有厚度约介于50埃至200埃范围内的绝缘体91与N型阱区68隔离。N型阱区68还作为SG-FET 72与FG-FET 76的主体(body)。图4A中还显示第一P+型区70与第二P+型区74的剖面图。在N型阱区68中具有分别形成于SG-FET 72与FG-FET 76的通道区82与84的第一P型反向层(p-Inversion layer)82a与第二P型反向层84a。第一P型反向层82a是通过将选择栅电压(V_SG 92)施加至SG 62而形成，选择栅电压V_SG 92至少比施加至BL 94的位元线电压(V_BL 93)少了SG-FET 72的临界电压V_T。因此SG-FET72为导通状态，以将V_BL 93传送至第二P+型区74。当FG 60充满带有负电荷的电子载流子时，形成第二P型反向层84a。这样的状态通常发生于当单元300于编程状态时。当浮动栅电压V_FG比第二P+型区74与第三P+型区78的电压约小FG-FET 76的电压V_T时，第二P型反向层84a的存在便可维持。第二P型反向层84a电性连接至P+型区74与78，因此第二P型反向层84a也可作为这些区域的电性延伸。P型反向层84a的硅表面电位(在说明书以表面电位来表示)可透过P+型区来设定。图4A还显示相邻于FG通道84的注入器64。注入器64受到顺向偏压的注入器电压V_INJ95，注入器电压V_INJ95大约比N型阱区电压V_NW 96大+0.6伏特，以提供空穴载流子97用于SHHI。当透过注入器64将空穴载流子97注入N型阱区68后，空穴载流子会由于其在N型阱区68中的浓度梯度(concentration gradient)而以扩散过程传输。部分的空穴载流子会到达形成于第二P型反向层84a下方的空间电荷区(spacecharge region，SCR)98，并且透过此区域中的电场沿着垂直于硅表面的方向朝向FG 60加速传输。某些空穴载流子会得到足够的能量而超过介于绝缘体91与N型阱区68之间空穴载流子的势垒高度(barrier height)Φ_VB，而进入并且储存于FG 60。图4A中所示的空穴移动的轨道99用以说明此效应。

从图4A与图4B所示的剖面图的差异可以看出SHHI机制。图4B显示设置于N型阱区68中的FG-FET 76与SG-FET 72串接。此外，图4A中还显示第二P型反向层84a电性连接至第二P+型区74与第三P+型区78。在先前技术中，美国专利第6,617,637号中所公开的用以加热空穴载流子的加速场的方向是沿着基底的表面，而与垂直于基底表面的空穴注入的方向不同。不同于先前技术，图4B显示本发明所揭示的单元结构以及擦除方法可将加速场的方向对齐于空穴注入的方向。换句话说，当图4B中所示的空穴载流子97于SCR 98的电场中被加速时，空穴载流子97直接瞄准FG 60而加速传输。因此，可达到较先前技术更好的注入效率。估计本发明所揭示的擦除方法的注入效率约介于10/每百万至100/每百万的范围之间。此处，将注入效率定义为进入FG 60的空穴载流子的数量与到达P型反向层84a的空穴载流子的数量的比值。

图4B是显示本发明所揭示的SHHI及其选择存储单元300的FET以及存储单元的操作的标准。根据本发明实施例，在擦除操作期间，位于第三P+型区78的源极线电压102(V_SL)被设定为相同于位于第一P+型区70的电压位准的V_BL 93。因此，第二P型反向层84a的电压相同于通常约为0伏特的V_SL 102与V_BL 93。根据V_NW 96与第二P型反向层84a的电压可决定SCR 98中电场的强度。在电场中，空穴载流子可达到的最大能量Eh为SCR 98中的表面能带弯曲电位(surface band bending potential)Φ_S乘以电子的单元电荷q。此处，表面能带弯曲电位Φ_S的定义为基底表面与远离基底表面具有可忽略能带弯曲的区域之间的电位差。最大能量Eh的主要项(first order)可表示为：

Eh＝qφS＝q*[|V_NW-SL|+2|φ_F|]，

其中，V_NW-SL＝V_NW-V_SL，φ_F可以写为

φF＝kT/q*ln(N_DD/n_i)；

k为普朗克(Plank)常数；

T为绝对温度；

N_DD为N型阱区中施体杂质(donor impurity)的浓度；以及

n_i为硅的本征载流子(intrinsic carrier)浓度。

因此，为了使空穴传送至FG 60中，必须对V_NW 96与V_SL 102施加适当的电压，如此一来可符合Eh＞Φ_VB的第一标准。假设绝缘体91为氧化物。对空穴而言，介于氧化物与硅之间的载流子势垒高度(barrier height)约为4.7eV。因此，假设N_DD的浓度等级约为1×10¹⁷cm^-3时，介于N型阱区与第三P型区78(例如SL)之间的压降约在4伏特至6伏特的范围内时，即可提供适当的能量以供应SHHI来执行擦除操作。

上述状况仅于第二P型反向层84a维持存在时有效，如此一来可有效的将由V_SL 102所设定的表面电位固定(pin)于一层级(level)。图5A与图5B是显示分别在具有以及不具有P型反向层84a的情况下，适当的图式这样的效应。图5A显示在对N型阱区68施加具有不同电压V_NW 96的偏压的情况下，在沿着图4B所示的空穴传输轨道99a上电位的模拟结果。参照图5A，0微米的深度对应于硅基底中N型阱区68的表面，而上述的表面电位定义于此。图显示不论V_NW 96的电位为何，表面电位透过P型反向层84a有效的固定于同样的电压位准(约为-0.8伏特)。此外，P型反向层84a完全遮蔽(shield)N型阱区，以避免N型阱区的电位渗透至FG中。如此一来，浮动栅电压V_FG 104将不会受到V_NW 96的电位的影响。因此，任何V_NW 96的增加会显映于SCR 98中能带弯曲的增加，且因此造成SHHI所需的加速电场的增加。图5B显示当通道不具有P型反向层84a的状况下所产生的结果。图5B显示当N型阱区的电位V_NW从1伏特增加至5伏特时，表面电位会从0.4伏特增加至约为2伏特。因此，表面电位弯曲的等级比具有P型反向层84a时远为微弱。此弱弯曲的情况不能提供具有足够能量的空穴载流子以超过绝缘体的势垒高度(barrier height)。因此，在这样的情况下SHHI机制会被关闭。特别的是，同样的效应发生于浮动栅V_FG104的电位，其中当V_NW增加时，V_FG 104会跟着增加。换句话说，在不具有P型反向层84a的状况下，V_NW可电容耦合至FG 60。此效应将使FG-FET 76更为远离反向状态(away from inversionmode)，因此可更有效率的将SHHI机制关闭。

如上所述，很明显的，第二P型反向层84a在SHHI中扮演了很重要的角色。因此，在本发明的存储单元300的擦除操作期间，期望维持这样的P型反向层。因此，这更可提供对SHHI的第二标准。此标准是为维持FG-FET 76的通道中第二P型反向层的存在。因此，此标准的主要项(first order)可表示为：

[Q_FG/C_total-(1-CR_SF-CR_DF)V_SL]＜V_T

其中：

CR_SF与CR_DF分别为源极至FG与漏极至FG的耦合比值；

Q_FG为储存于FG中的电荷，且当FG-FET为编程状态时，Q_FG为负数；

C_total为总电容。

因此，根据上述公式，期望V_SL 102的电压值被设定为约介于0伏特至+0.4伏特的范围之间，如此一来，电压V_SL 102被设定为足够高的电压，以维持通道的反向层的存在，以及设定为足够低的电压，以避免P+型区受到顺向偏压。在最低考虑的情况下，由于设计上的方便，通常将V_SL设定为0伏特。更期望使用具有V_T的绝对值(|V_T|)为低电压位准值的FG-FET。较好的候选者为所谓“原生的FET”(native FET)，其中|V_T|的值可约介于0伏特至0.1伏特的范围之间。必须注意的是，在传统CMOS制程中无法得到原生的p-FET。然而，在传统CMOS制程中，透过适当的挑选适当的晶体管通道84的长度以及/或宽度，可以实现具有低|V_T|的FG-FET。例如，由于本领域技术人员皆知道的漏极引发能带降低(Drain Induced Barrier Lowering，DIBL)效应，具有较短通道长度的FET通常具有较低的|V_T|。同样的，由于本领域技术人员皆知道的反向窄宽度(Inverse Narrow Width)效应，在以STI为基础的CMOS制程中，具有较窄通道宽度也可具有较低的|V_T|。此外，当V_NW 96不同于V_SL 102时，更期望使用具有低主体效应(low body effect)的FG-FET，以避免|V_T|不当的增加。

对已编程的单元而言，Q_FG/C_total的值通常约介于为-1.5伏特至-2.5伏特的范围之间。因此，将V_SL设定约为0伏特是足以满足用以有效执行擦除操作的第二标准。在单元操作中，本发明的单元对用于电压引导(steering)(以降低V_FG)的控制栅极的需求并非为必要的。

本领域技术人员皆了解，这些标准的教导与分析于此处用于说明之用，这些标准及公式可以修增以包括来自其他接电端(terminals)(例如控制栅等)的耦合效应。换句话说，虽然控制栅没有标示于单元300中，仍可视情况的需要而将控制栅加入本发明的单元中。

图4A与图4B显示根据本发明实施例所述的在单元300的擦除操作期间的偏压状态。偏压包括0伏特的V_BL 93(施加至BL或是区域70)，-2.5伏特的V_SG 92(施加至SG 62)，+5.6伏特的V_INJ 95(施加至注入器64的扩散区86)，+5伏特的V_NW 96(施加至N型阱区68)，以及0伏特的V_SL 102(施加至SL或区域78)。基底90维持于接地电位。

本发明所揭示的擦除操作的其中一项特点是没有高电压横跨于FG 60之下的绝缘体91。参照图5A与图5B可作较佳的说明。图5A是显示在不同V_NW的情况下，表面电位被固定在相同的电压位准。因此，横跨于绝缘体之间的压降取决于P型反向层(当FG-FET的通道反向时，取决于V_SL)以及V_FG的电压。根据本发明实施例，此压降约介于1.5伏特至2伏特的范围之间。假如绝缘体的厚度约为100埃，此压降对应于绝缘体中约为2MV/cm的等级的最大应力场。必须注意的是，当P型反向层消失(disappear)时，部分的V_NW耦接至V_FG，因此在图5B中横跨于绝缘体的压降小于图5A中横跨于绝缘体的压降。因此，本发明实施例所揭示的擦除操作期间的最大应力场远为小于透过Fowler-Nordheim机制(例如美国专利公开申请第2004/0061168 A1号)执行擦除操作时所产生的应力场。

本发明揭示一能力以用于维持绝缘体于低应力场的情况下执行擦除操作，此效能更提供抑制V_T的偏移(ΔV_T)的优点。众所周知的是，当存储单元接收够多周期的编程与擦除操作后，FG-FET的V_T会从原始位准(initial level)偏移。ΔV_T的偏移位准对横跨于绝缘体的应力场很敏感属公知技术(参照Nishida etal，“基底热电子注入所导致的氧化场以及温度相依栅极氧化层退化”，Proc.IRPS，p.301，1991)。图6是显示注解文章中的范例图表。当横跨于绝缘体的应力电压被局限在低于5伏特的小范围内时，从图表中可清楚的看出ΔV_T明显的下降至低于0.1伏特的位准。再者，图6已显示ΔV_T在这小电压范围对于流经绝缘体的电荷载流子流的数量并不敏感。

存储单元操作的自我限制擦除方法(self-limit erase method)

在此即将说明擦除操作的自我限制机制，以及如何将自我限制机制应用于单元设计与单元操作中，以避免发生过度擦除(over-erase)的问题。

在存储单元300的擦除操作期间，当SHHI持续时，在FG上的负电荷会被中和(neutralized)，且Q_FG/C_total的值会增加至使第二P型反向层开始消失的范围。图7A是提供存储单元300在偏压V_SL＝V_BL＝-0.2伏特且V_NW＝5伏特的状态下，沿着图4B中的空穴传输轨道99a的电位的模拟结果。图7A显示电位随着Q_FG变化的演进(evolution)结果。擦除程序于Q_FG＝-5×10^-15库仑(Coulomb，C)时开始执行，并于Q_FG＝0库仑时结束。在擦除操作的初始阶段(例如，曲线对应于Q_FG＝-5×10^-15与-3×10^-15库仑时)，此所述两个状况的表面电位显示为固定于相同的位准，约为-1伏特。当SHHI持续进行时，Q_FG因此而增加，且最后增加至超过使第二P反向层消失的电位。因此，表面电位从固定电位改变为随着Q_FG而变动的电位，因此造成V_FG的改变。表面电位的变动明显的改变SCR 98中电位的能带弯曲。图7B是显示根据在SCR 98中电位的能带弯曲及其相对应于许多储存在浮动栅中的Q_FG所绘制的图。当SHHI持续时，Q_FG可从-5×10^-15库仑增加至0库仑。因此造成电位的弯曲从初始值(约为6伏特)降低至低于空穴势垒高度的电位，因此会自发地关闭SHHI。此效应提供本发明所揭示的擦除操作的自我限制机制。此机制可避免FG被转换至具有过多正电荷状态，因此可避免本发明所揭示的单元300发生过度擦除的问题。

过度擦除是本领域技术人员皆知道的问题。因此，当透过ICHE对以p-FET为基础的存储单元执行编程操作时，会发生困难。对过度擦除的p-FET单元而言，通道空穴流可能会非常的慢，如此一来可禁止单元透过ICHE机制执行编程操作(参照ChrisDiorio，“一种具有自我收敛存储器写入的P通道MOS突触晶体管”IEEE Trans.Electron Devices，vol.47，pp.464-472，2000)。如注解的文章中所述，在以p-FET为基础的单元中可透过使用复杂的演算流程(Algorithm)透过将单元电流调整为低电流位准(通常约在100nA的范围中)来设定初始位准以避免过度擦除的问题发生于这类型的存储单元中。然而，在本发明所揭示的存储单元中并不需要使用上述演算流程的方法来调整单元电流。透过参考前面提到的第二标准可以作较佳的说明。假设V_SL为0伏特以易于说明，当V_FG(Q_FG/C_total)接近等于V_T时，SHHI便会停止。因此，在本发明所揭示的FG-FET单元，其擦除操作开始于当单元在反向状态(inversion mode)中，并且结束于当单元在次临界状态(sub-threshold mode)中。因此，单元并不会产生过度擦除的状况。事实上，单元维持在单元通道电流介于约为100nA至300nA的范围间的次临界状态。不同于注解文章中所述的存储单元，本发明所揭示的单元操作，期间并不需要透过特别的演算流程来达到单元电流的初始位准以避免过度擦除的问题。

本发明所揭示的擦除操作的方法其优点在于：擦除载流子具有高注入效率、擦除操作时的自我限制特性以及免于过度擦除的问题。此外，透过传统CMOS制程即可制造出本发明所揭示单元的结构以及布局。再者，本发明所揭示的单元并不具有控制栅，因此可以达到小的单元面积。此外，由于储存绝缘体不曾出现高场应力，因此擦除方法可避免由SILC效应所造成的保存失败(retention failure)。

本发明所揭示的存储单元的编程操作可透过与先前技术所述的ICHE类似的方式来完成。单元的编程首先于通道中形成空穴载流子的反向层。偏压施加于FG-FET的源极与漏极，因此透过介于FG-FET的源极与漏极之间的电场以将通道空穴载流子加速而将部分的空穴加热以产生二次电子(secondary electrons)。这些电子可具有大于绝缘体的势垒高度的能量，因此可进入FG并且储存于其中。用以编程单元的范例偏压为-3.3伏特(施加至BL)、+2.0伏特(施加至SG)、+3.3伏特(施加至SL)，以及+3.3伏特(施加至N型阱区)。在此操作中，注入器维持电性浮接(floating)。

参照图3的区域，以解释存储单元300的读取操作。约介于+0.5伏特与+3.3伏特之间的电压会被施加至FG-FET 76的源极79。约0伏特的电压会被施加至SG-FET 72的漏极71，且约为0伏特的电压会被施加至其SG 62。这样的偏压状态会使SG-FET 72的通道82导通。如此一来，SG-FET 72的漏极71的电压会传送至FG-FET76的漏极74b。注入器64的P型区86以及N型阱区68被施加一相同的电压，此一电压约介于+0.5伏特至+3.3伏特的范围之间。接地电位施加至基底。当对浮动栅60充负电(浮动栅充满带有负电荷的电子载流子)时，FG-FET 76的通道区84会强烈的导通。因此，大电流将会从源极区79流至漏极区71，此为逻辑状态“1”。另一方面，当浮动栅60于将电子放电之后的状态时，通道区84不会强烈的导通，因此FG-FET 76可能会弱导通或是整个关闭。即使SG62与漏极区71受到读取电位的偏压，将会有少量的电流或是没有电流会流经SG-FET 72的通道82。相较于状态“1”，在这样的状况下，电流是非常的小或是根本不具有电流。透过这样的方法，存储单元会被侦测为处于编程后的逻辑状态“0”。

存储单元可设置于具有周边电路的阵列中，其中周边电路包括本领域技术人员皆知道的传统列地址解码电路、行地址解码电路、感测放大器电路、输出缓冲电路以及输入缓冲电路。

必须了解的是，本发明的较佳实施例并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更改与润饰。例如，即使根据本发明实施例所述的存储单元是透过ICHE来执行编程操作，本领域技术人员皆了解本发明所揭示的存储单元可透过任何其他形式的机制(例如漏极崩溃热载流子注入(Drain-Avalanche Hot-Carrier Injection)，或是BTBT注入机制)来执行编程操作。再者，本发明所揭示的非易失性存储单元是将电荷储存在传导材料或半导体材料(例如浮动栅)的电荷储存区(“储存区”)，储存区与周围的电极电性隔离，但又与周围的电极电容耦合。在这样的储存机制下，电荷平均分布在整个传导区中。然而，本领域技术人员皆了解本发明并非用以将本发明的范围限定于上述实施例，而是可以包括任何其他形式的电荷储存机制。举例来说，本发明所揭示的存储单元可将电荷储存在其他储存电荷的材料中的局部储存区，例如硅纳米晶体或是储存介电质的捕捉区或捕捉中心(Traps)。再者，即使根据本发明实施例所述的单元中包括了FG-FET以及SG-FET，但是本领域技术人员皆了解不具有SG-FET的单元亦可执行单元操作。此外，即使根据本发明实施例所述的存储单元为单一单元(singlecell)，但是本领域技术人员皆了解多个单元可设置为具有列与行的矩形阵列，其中多个单元组成为本领域技术人员皆知道的NOR或是NAND阵列架构。因此，构成的阵列的擦除操作可透过适用于位元组擦除的小群组单元(例如储存数位字元的单元包括8个单元)而完成。此外，擦除操作还可透过大群组单元(例如，用以储存软件程序代码的单元可包括定义为一页的2048个单元，或是包括在阵列架构中定义为区块的多页)而完成。

此外，根据本发明实施例所述的浮动栅，其俯视图以及剖面图并不限定为矩形，而可以为任何尺寸以及形状，用以使浮动栅为电荷储存区以有效的储存电荷以及将存储单元中的FG-FET的源极区与漏极区有效的电性连接。同样的，本发明实施例所述的源极区与漏极区的俯视图以及剖面图并不限定为矩形，而可以为任何尺寸以及形状。同样的，本发明实施例所述的注入区的俯视图以及剖面图并不限定为矩形，不需要与FG-FET设置在一起(side by side)，不需要透过场氧化层与FG-FET的通道隔离；而可以为任何尺寸以及形状，设置于任何位置，以任何机制与FG-FET隔离，使之能有效供应空穴载流子以执行SHHI。此外，储存区的上表面不需与基底表面具有共同面，而可以设置于基底表面的上方或下方的任何一层位置，使之能有效储存电荷，有效的与主体电容耦合，以及有效的将每个存储单元中的源极与漏极区电性连接。同样的，储存区的下表面不需要与基底表面平行，不需要为平坦的，而可以为其他形状，使储存区能有效储存电荷，能与主体有效的电容耦合，以及能将每个存储单元中的FG-FET的源极区与漏极区有效的电性连接。再者，通道区的表面不需要与基底表面具有共同面，而可以设置于基底表面的上方或下方的任何一层位置，或是设置与基底表面为任何角度，以将每一个存储单元中FG-FET的源极区与漏极区有效的电性连接。再者，FG-FET的漏极区不需要与SG-FET的源极区共用同一个扩散区，不需要与SG-FET的源极区设置在一起；而可以设置于自己的扩散区，并且可设置在任何位置，使其能有效地电性连接至SG-FET的源极区。此外，可将源极区与漏极区以及源极线与位元线等名称交换。必须了解的是，尽管图示中的基底为均匀的掺杂杂质的浓度，任何和/或所有形成于基底中的区域(源极区，漏极区，通道区以及主体区等)可形成于一个或多个阱区中(具有不同杂质浓度的硅区)。

附图中符号的简单说明如下：

100、200、300～单元

10、12～P型金属氧化物半导体场效应晶体管

14、56、68～N型阱区

16～共用区

18、62～选择栅

20、40、60～浮动栅

22、74a、79～源极区

24、102～源极线电压

26、71、74b～漏极区

28、93～位元线电压

30～选择栅电压

32～通道空穴

34～碰撞通道热电子

36～紫外光

42、44～P型阱区

46、91～绝缘体

48～N型区

49～基底电子

50～N型通道层

51、53、99～轨道

52～电子

54～P型基底

64～注入器

66、88～扩散区

70、74、78、86～P+型区

72～SG-FET

76～FG-FET

82、84～通道

82a、84a～P型反向层

87～隔离区

90～基底

94～位元线

95～注入器电压

96～N型阱区电压

97～空穴载流子

98～空间电荷区

99a～空穴传输轨道

104～浮动栅电压

300a～N型阱区接电区

Claims (22)

1.一种电可擦可编程非易失性存储装置，包括：

一P型传导半导体材料的一基底；

一N型传导的一阱区，设置于上述基底中；

一注入器，具有设置于上述阱区中的一P型区；以及

一储存晶体管，具有上述P型传导的一源极与一漏极，形成于上述阱区中，上述阱区具有介于上述源极与漏极之间的一通道，以及设置于上述通道上的一电荷储存区，其中上述电荷储存区透过一绝缘体与上述通道隔离。

2.根据权利要求1所述的电可擦可编程非易失性存储装置，其特征在于，上述注入器相邻于上述通道，并且透过一场氧化层与上述通道隔离。

3.根据权利要求1所述的电可擦可编程非易失性存储装置，其特征在于，上述电荷储存区包括多晶硅、具有一半导体材料的多个空间分离的纳米晶体的介电层以及具有多个电荷储存捕捉区的介电层中的一个。

4.根据权利要求1所述的电可擦可编程非易失性存储装置，其特征在于，上述通道为一第一通道，该装置更包括：

一选择晶体管，具有上述P型传导的一源极与一漏极，形成于上述阱区中，上述阱区具有介于上述源极与漏极之间的一第二通道，以及设置于上述第二通道上的一栅极，其中上述栅极透过一绝缘体与上述第二通道隔离，其中上述选择晶体管的源极电性连接至上述储存晶体管的漏极。

5.根据权利要求1所述的电可擦可编程非易失性存储装置，其特征在于，更包括：

一电子注入装置，用以透过上述绝缘体将电子从上述通道注入上述电荷储存区；以及

一空穴注入装置，用以透过上述阱区、通道以及绝缘体，将空穴从上述注入器注入上述电荷储存区。

6.一种存储装置操作方法，适用于操作一电可擦可编程非易失性存储装置的一存储单元，上述存储装置包括至少一上述存储单元，且每一个上述存储单元具有一P型传导半导体材料的一基底，设置于上述基底中的一N型传导的一阱区，设置于上述阱区中具有上述P型区的一注入器，设置于上述阱区中具有上述P型传导的包括一源极与一漏极的一储存晶体管，设置于上述源极与漏极之间的阱区的通道，以及设置于上述通道上方的一电荷储存区，且上述电荷储存区透过一绝缘体与上述通道隔离，该操作方法包括：

对上述注入器的P型区施加一第一电压；

对上述阱区施加一第二电压；

对上述源极与漏极中的至少一个施加一第三电压，以于上述通道中形成一反向层；

其中上述第一电压相较于上述第二电压为相对足够大的电压，且上述第二电压相较于上述第三电压为相对足够大的电压，以将空穴透过上述阱区、通道以及绝缘体从上述注入器注入上述电荷储存区中。

7.根据权利要求6所述的存储装置操作方法，其特征在于，更包括：

对上述阱区施加一第四电压；

对上述源极施加一第五电压；

对上述漏极施加一第六电压；

其中上述第六电压相较于上述第四电压为相对足够小的电压，以将电子透过上述绝缘体从上述通道注入上述电荷储存区。

8.根据权利要求6所述的存储装置操作方法，其特征在于，上述第三电压比上述电荷储存区的电压大至少上述储存晶体管的临界电压。

9.根据权利要求6所述的存储装置操作方法，其特征在于，上述第一电压与第二电压为正电压，且上述第三电压为接地电压。

10.根据权利要求6所述的存储装置操作方法，其特征在于，上述储存晶体管具有介于上述绝缘体与阱区之间的一空穴势垒高度，且其中一单位电荷以及上述第二电压与第三电压之间的一电压差的乘积大于或等于上述空穴势垒高度。

11.根据权利要求10所述的存储装置操作方法，其特征在于，上述绝缘体为一氧化层，且上述电压差介于4伏特至6伏特的范围之间。

12.根据权利要求6所述的存储装置操作方法，其特征在于，上述存储单元以及电压提供一自我限制机制，用以避免空穴过度注入至上述电荷储存区，因此可避免上述存储单元发生过度擦除的问题。

13.一种存储装置操作方法，适用于操作一电可擦可编程非易失性存储装置的一存储单元，上述存储装置包括至少一上述存储单元，且每一个上述存储单元具有一P型传导半导体材料的一基底，设置于上述基底中的一N型传导的一阱区，设置于上述阱区中具有上述P型区的一注入器，设置于上述阱区中具有上述P型传导的包括一源极与一漏极的一储存晶体管，设置于上述源极与漏极之间的阱区的通道，以及设置于上述通道上方的一电荷储存区，且上述电荷储存区透过一绝缘体与上述通道隔离，包括：

编程上述存储单元是通过：

对上述阱区施加一第一电压；

对上述源极施加一第二电压；以及

对上述漏极施加一第三电压；

其中上述第三电压相较于上述第一电压为相对足够小的电压，以透过上述绝缘体将电子从上述通道注入上述电荷储存区；以及

擦除上述存储单元是通过：

对上述注入器的P型区施加一第四电压；

为上述阱区施加一第五电压；以及

对上述源极以及漏极中的至少一个施加一第六电压，以于上述通道中形成一反向层；

其中上述第四电压相较于上述第五电压为相对足够大的电压，且上述第五电压相较于上述第六电压为相对足够大的电压，以透过上述阱区、通道以及绝缘层将空穴从上述注入器注入上述电荷储存区。

14.根据权利要求13所述的存储装置操作方法，其特征在于，上述第六电压比上述电荷储存区的电压大至少上述储存晶体管的临界电压。

15.根据权利要求13所述的存储装置操作方法，其特征在于，上述第四电压与第五电压为正电压，且上述第六电压为接地电压。

16.根据权利要求13所述的存储装置操作方法，其特征在于，上述储存晶体管具有介于上述绝缘体与阱区之间的一空穴势垒高度，且其中一单位电荷以及上述第五电压与第六电压之间的一电压差的乘积大于或等于上述空穴势垒高度。

17.根据权利要求16所述的存储装置操作方法，其特征在于，上述绝缘体为一氧化层，且上述电压差介于4伏特至6伏特的范围之间。

18.根据权利要求13所述的存储装置操作方法，其特征在于，上述存储单元以及用以擦除上述存储单元的电压提供一自我限制机制，用以避免空穴过度注入至上述电荷储存区，因此可避免上述存储单元发生过度擦除的问题。

19.一种电可擦可编程非易失性存储阵列，包括：

一P型传导半导体材料的一基底；

一N型传导的一阱区，设置于上述基底中；以及

多个非易失性存储单元，设置于具有列与行的一矩形阵列中，每一个非易失性存储单元包括：

一注入器，具有设置于上述阱区的一P型区；  以及

一储存晶体管，  包括设置于上述阱区中的一源极与一漏极，具有上述P型传导，介于上述源极与漏极之间的上述阱区的一通道，以及设置于上述通道上方的一电荷储存区，上述电荷储存区透过一绝缘体与上述通道隔离。

20.根据权利要求19所述的电可擦可编程非易失性存储阵列，其特征在于，对每一个上述存储单元而言，上述注入器相邻于上述通道，并且透过一场氧化层与上述通道隔离。

21.根据权利要求19所述的电可擦可编程非易失性存储阵列，其特征在于，对每一个上述存储单元而言，上述电荷储存区包括多晶硅、具有一半导体材料的多个空间分离的纳米晶体的介电层以及具有多个电荷储存捕捉区的介电层中的一个。

22.根据权利要求19所述的电可擦可编程非易失性存储阵列，其特征在于，每一个上述非易失性存储单元的通道为一第一通道，且每一个上述非易失性存储单元包括：

一选择晶体管，具有上述P型传导的一源极与一漏极，形成于上述阱区中，上述阱区具有介于上述源极与漏极之间的一第二通道，以及设置于上述第二通道上的一栅极，其中上述栅极透过一绝缘体与上述第二通道隔离，其中上述选择晶体管的源极电性连接至上述储存晶体管的漏极。

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