CN101887755B - 单晶体管eeprom阵列及操作方法 - Google Patents

单晶体管eeprom阵列及操作方法 Download PDF

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Abstract

一种集成电路结构，包括电可擦除可编程只读存储器(EEPROM)阵列，其包括：按行和列排列的EEPROM单元，沿列方向延伸的多条字线和多条漏极线，以及沿行方向延伸的多条源极线。多条字线中的每一条均连接到同一列中的EEPROM单元的控制栅。多条漏极线中的每一条均连接到同一列中的EEPROM单元的漏极，其中没有一条漏极线被EEPROM单元的相邻列共享。多条源极线中的每一条均连接到同一行中的EEPROM单元的源极。

Description

单晶体管EEPROM阵列及操作方法
本申请要求于2009年5月12日提交的名为“Single-Transistor EEPROMArray and Operation Methods”的美国临时申请No.61/177,545的优先权，其全部内容结合于此作为参考。
技术领域
本发明整体涉及集成电路器件，具体地涉及存储单元，更具体地涉及电可擦除可编程只读存储器(EEPROM)的设计和操作方法。
背景技术
电可擦除可编程只读存储器(EEPROM)已经广泛地用作集成电路中的存储器件。存在多种类型的EEPROM和相应的存储单元。图1示出了传统EEPROM阵列100的一部分，其包括按行和列排列的多个存储单元。字线(标记为CG)和辅助栅(assistance gate)AG彼此平行并且与下面的扩散区(包括标记的漏极和源极)形成晶体管。同一行中的EEPROM单元的漏极通过金属线(未示出)互连，同时不同行的漏极彼此不连接。源极通过源极线互连，其包括沿列方向延伸的扩散区。整个EEPROM阵列100的源极线互连。EEPROM阵列100中的每个存储单元(例如，单元102)均包括两个MOS器件，选择器件110和存储器件112。因此，每个EEPROM单元均占用相当大的芯片面积。
另一方面，存在占用较小芯片面积的其他类型EEPROM单元，例如，包括分裂栅的EEPROM单元。虽然分裂栅EEPROM单元小，但是它们通常包括两个多晶硅(poly)，其中一个多晶硅用作浮栅，另一个用作控制栅。这种类型的EEPROM单元也存在缺点。由于额外的多晶硅，制造工艺与逻辑MOS器件的形成工艺不兼容，逻辑MOS器件为单多晶硅器件的。另外，需要高编程电压，例如，大约10伏，其要求另外的高压器件来提供该高电压。
因此，在本领域中，需要可以使用逻辑兼容工艺形成并且能够在低操作电压下操作的EEPROM单元和相应阵列。
发明内容
根据本发明的一个方面，集成电路结构包括电可擦除可编程只读存储器(EEPROM)阵列，其包括：按行和列排列的EEPROM单元，沿列方向延伸的多条字线和多条漏极线，以及沿行方向延伸的多条源极线。多条字线中的每条均连接到同一列中的EEPROM单元的控制栅。多条漏极线中的每条均连接到同一列中的EEPROM单元的漏极，其中，多条漏极线都不由EEPROM单元的相邻列共享。多条源极线中的每条均连接到同一行中的EEPROM单元的源极。
根据本发明的又一个方面，集成电路结构包括具有EEPROM单元的电可擦除可编程只读存储器(EEPROM)阵列。第一列EEPROM单元包括：连接到第一列EEPROM单元的所有漏极的第一漏极线；以及连接到第一列EEPROM单元的所有控制栅的第一字线。第二列EEPROM单元包括：连接到第二列EEPROM单元的所有漏极的第二漏极线；以及连接到第二列EEPROM单元的所有控制栅的第二字线。第一列EEPROM单元和第二列EEPROM单元共享共源极。EEPROM阵列的不同行中的EEPROM单元的源极彼此不连接。第三列EEPROM单元与第一列EEPROM单元直接相邻。第三列EEPROM单元包括连接到第三列EEPROM单元的所有漏极的第三漏极线。第三漏极线与第一漏极线和第二漏极线平行并且与第一漏极线和第二漏极线不连接。
本发明的有益特征包括能够进行低操作电压和减少泄漏的逻辑兼容工艺。
附图说明
为了更加全面地理解本发明及其优势，现在参考以下结合附图进行的描述，其中：
图1示出了传统的电可擦除可编程只读存储器(EEPROM)阵列，其中EEPROM阵列中的每个EEPROM单元均包括两个MOS器件；
图2A示出了一种EEPROM阵列；
图2B示出了图2A所示的EEPROM阵列的一部分的示例性布局；
图3示出了在编程操作中EEPROM单元的剖面图；
图4示出了在擦除操作中EEPROM单元的剖面图；以及
图5A和5B示出了在读操作中EEPROM单元的剖面图。
具体实施方式
以下论述本发明的实施例的制造和使用。然而，应当想到，实施例提供了能够在多种具体情况下实施的很多可应用的发明构思。所论述的具体的实施例仅仅是制造和使用本发明的具体方法的示例，而不限制本发明的范围。
本发明提供了一种电可擦除可编程只读存储器(EEPROM)阵列。之后讨论了该实施例的改变和操作。在本发明的多种视图和示例性实施例中，类似的标号被用于指示类似元件。
图2A示出了EEPROM阵列10的电路图，其包括按行(标记为第1行、第2行等)和列(标记为第1列、第2列等)排列的多个EEPROM单元20。EEPROM阵列10包括沿列方向延伸的多条字线WL(标记为WL1、WL2等，也称为控制线)，沿列方向延伸的多条漏极线DL(标记为DL1、DL2等)，以及沿行方向延伸的多条源极线SL(标记为SL1、SL2等，也称为位线)。然而，可以认识到，按照观看EEPROM阵列10的方向，术语“行”和“列”是可互换的。每个EEPROM单元20均包括连接到各自的漏极线DL的漏极，连接到各自的源极线SL的源极，以及连接到各自的字线WL的控制栅。附图3中详细示出了EEPROM单元20的结构，其将在下面的段落中进行详细描述。为了简化论述，在本说明书中，选择用于编程操作、擦除操作或读操作的EEPROM单元20被称为选定单元，选定单元的行和列分别被称为选定行和选定列。剩余的单元、行和列分别被称为未选单元、未选行和未选列。
在一个实施例中，漏极线DL彼此不连接，源极线SL彼此不连接，以及字线WL彼此不连接。漏极线DL都不被相邻列共享。因此，在EEPROM阵列10中，漏极线DL的总数等于字线WL的总数。当EEPROM单元被选择用于编程操作、擦除操作或读操作时，选定行和选定列中的未选单元的泄漏电流可以通过施加适当的电压来减小。另外，由于相邻漏极线DL(例如，漏极线DL2和DL3)彼此不连接，独立的单元能够在相邻单元不被编程的情况下被编程。在一个实施例中，每条漏极线DL延伸穿过整个列。在可选择的实施例中，EEPROM阵列10可以被分为多个区段，其中，每个区段都包括一些而不是全部的EEPROM 10的行。因此，每条漏极线DL均可以被分为多个彼此不连接的部分，同时，多个部分中的每个部分连接同一列和同一区段中的所有EEPROM单元20的漏极。
图2B示出了EEPROM阵列10的一部分的示例性布局，其示出了包括分离的扩散区的漏极线DL2和DL3。直接相邻的列中的漏极线，例如，漏极线DL2和DL3，可以通过各自衬底中的绝缘区28彼此分离，其中，绝缘区28可以是浅沟槽隔离(STI)区。每个源极52均被同一行中的两个相邻的EEPROM单元20共享。通过接触插头24，一个EEPROM单元20的源极52可以(例如)通过图2B中示出的金属线26连接到同一行中的所有其他EEPROM单元20的源极52(图2B中未示出，请参考2A)。可以观察到，由于每个EEPROM单元20仅占用一个晶体管的尺寸，所以其尺寸可以非常小。
表1示出了用于操作EEPROM阵列10的示例性操作电压(伏特)。需要注意的是，表1中列出的电压仅仅是例子，其可以根据EEPROM阵列10的操作机制和技术时代的变化而变化。
表1
Figure GSA00000067174500051
“F”代表浮动。
EEPROM单元20的操作可以参考图3到图5B进行解释。图3示出了EEPROM单元20的剖面图，其包括叠层，该叠层包括隧道层36、存储层38、阻挡层40和控制栅42。控制栅42连接到图2A所示的字线WL之一。EEPROM单元20还包括漏极50和源极52，其中，漏极50连接到漏极线DL(请参考图2A)之一，以及源极52连接到源极线SL之一。在一个实施例中，存储层38由具有高陷阱密度的电介质材料(例如，氮化硅)形成。通过使用电介质材料形成EEPROM单元20，仅需要形成一个多晶硅层(控制栅42)，从而EEPROM单元20的形成工艺可以与逻辑MOS晶体管的形成兼容。在一个示例性的形成工艺中，可以在形成逻辑MOS晶体管的栅电介质和栅电极之前形成层36、38和40。然后，栅电介质和栅电极可以在逻辑区域中形成，并且同时在层36、38和40之上形成，以完成逻辑MOS晶体管的栅极堆叠(gate stack)和EEPROM单元20的形成。
EEPROM单元20在P-阱34中形成，其可以通过深N-阱(DNW)32与P-型衬底30电绝缘。在一个实施例中，每个EEPROM单元20的P-阱34通过N-阱区域(未示出)和/或浅沟槽隔离(STI)区域(参考图2B)与其他EEPROM单元20的P-阱34隔离。在可选的实施例中，EEPROM阵列10中的所有EEPROM单元20的P-阱34均互连。EEPROM单元20的阈值电压Vt可以通过注入P-阱34来调整，其注入可以使用与用于形成DNW 32的相同掩膜执行。在该注入中，另外的P-型杂质可以注入到P-阱区域34中以增加EEPROM单元20的阈值电压Vt。
再参考图3，在编程操作中，选定EEPROM单元20的控制栅42(以及图2A所示的各自的字线WL)被施加约9V的电压，漏极50(以及各自的漏极线DL)被施加地电压(0V)，以及源极52(以及各自的源极线SL)被施加约4.5V的电压。从而，电子从漏极50移动到源极52。因此产生了热电子(尤其是当它们接近源极52时，如箭头54所示)，并且这些热电子被编程到存储层38。如果存储层38由电介质材料形成，则电子主要被编程到存储层38的源极侧。P-阱34可以被施加0V，并且DNW 32也可以被施加0V。图2A中示出的阵列10中的未选EEPROM单元20可以被施加0V到各自的控制栅42、漏极50和源极52。再一次，P-阱34可以被施加0V，以及DNW 32可以被施加0V。
在可选的实施例中，施加到控制栅42的高电压可以被控制栅42和P-阱34共享。因此，如表1所示，控制栅42被施加约6V，P-阱34被施加约-3V，同时源极52被施加约1.5V。结果，控制栅42和P-阱34之间的电压差值仍为大约9V，源极52和P-阱34之间的电压差值仍为大约4.5V。通过使用该方案，另外可能需要的高压被减小为低正电压和低负电压，这样就不再需要用于提供高电压的高压器件。负电压可以通过负电源53提供，其可以被配置为提供负电压和地电压。
图4示出了擦除操作中的EEPROM单元20。在一个实施例中，也如表1所示，选定EEPROM单元20的控制栅42(以及如图2A所示的各自的字线WL)被施加约-6V，漏极50(以及各自的漏极线DL)为浮动的，以及源极52(以及各自的源极线BL)被施加约5V。P-阱34和DNW 32被施加0V。因此，在P-阱34的源极侧上产生电子-空穴对(由箭头56示出)，然后空穴被推到存储层38中。从而，存储层38中的电子被空穴中和。相应的机制为带-带空穴擦除。
图5A和5B示出了读操作中的EEPROM单元20，其中，图5A示出了擦除状态下的EEPROM单元20的反应，而图5B示出了编程状态下的EEPROM单元20的反应。在读操作中，也如表1所示，选定EEPROM单元20的控制栅42(以及如图2A所示的各自的字线WL)被施加约3V，漏极50(以及各自的漏极线DL)被施加约1.1V，以及源极52(以及各自的源极线BL)被施加约0V。P-阱34和DNW 32被施加0V。因为漏极50比源极52施加更高的电压，由于从与电荷被编程的那侧(源极侧)相对的侧进行读取，从而读操作为反向读操作。随着电子从存储层38被擦除，可以形成反型层(inversion layer)60，并且各自的源-漏电流很高。
参考图5B，如果EEPROM单元20被编程，由于存储在存储层38的源极侧上的电子的原因，反型层60被破坏，并且各自的源-漏电流即使有也很小。可以观察到，由于反向读取和定位的存储电荷的原因，各自的EEPROM单元20对于过擦除而导致的读错误更有抵抗力，因为即使在源极侧发生过擦除，存储层38靠近漏极侧的部分仍然能够成功切断关于未选单元的源-漏电流。从而扩大了读窗口。在一个实施例中，在源极侧感测源-漏电流，这样减小了来自于与选定单元共享共漏极的其他单元的噪声。图5A和5B示意性地示出了示例性的电流感测器件55，其可以连接到源极线SL。
本发明的实施例具有多个有益特征。由于EEPROM阵列10在行间具有独立的源极，在列间具有独立的漏极，所以EEPROM单元不需要选择晶体管，因此可以减小各自的EEPROM单元的尺寸。另一方面，EEPROM单元可以包括电介质存储层，从而只形成一个多晶硅层，使得EEPROM单元的形成与逻辑器件的形成兼容。电介质存储层的使用还使得EEPROM单元对于过擦除更有抵抗力，从而扩大了读窗口。
尽管详细描述了示出的实施例本发明及其有益效果优势，但是应当理解的是，在不脱离附加的所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种变化改变、替代和改造变化。此外，本申请的保护范围不限于本说明书中描述的工艺、设备、制造、物质的组成、装置、方法和步骤的具体实施例。由于本领域的普通技术人员将很容易从本发明所公开的内容想到，可以根据本发明利用目前存在的或之后开发出的、与在此所描述的相应实施例基本相同的作用或达到基本相同的效果的工艺、机器、制造、物质的成分、装置、方法或步骤(执行与在此描述的相应实施例基本相同的作用或达到基本相同的结果的)。因此，所附权利要求可能把这些工艺、机器、制造、物质的成分、装置、方法或步骤包括在其范围之内。另外，每个权利要求均构成独立的实施例，多种权利要求和实施例的组合包括在本发明的范围之内。

Claims (15)

1.一种集成电路结构，包括：
电可擦除可编程只读存储器(EEPROM)阵列，包括：
按行和列排列的EEPROM单元；
沿列方向延伸的多条字线，其中，所述多条字线中的每条均连接到同一列中的所述EEPROM单元的控制栅；
沿所述列方向延伸的多条漏极线，其中，所述多条漏极线中的每条均连接到同一列中的所述EEPROM单元的漏极，以及其中所述多条漏极线都不被所述EEPROM单元的相邻列共享；以及
沿行方向延伸的多条源极线，其中，所述多条源极线中的每条均连接到同一行中的所述EEPROM单元的源极。
2.根据权利要求1所述的集成电路结构，其中，所述EEPROM单元为单晶体管单元。
3.根据权利要求1所述的集成电路结构，其中，所述多条漏极线中的每条均包括沿所述列方向延伸并与所述EEPROM阵列的多个行相交的扩散区。
4.根据权利要求1所述的集成电路结构，其中，不同行中的所述源极线彼此不连接。
5.根据权利要求1所述的集成电路结构，其中，所述EEPROM单元均包括：
P-型衬底；
在所述衬底之上的N-阱；
在所述N-阱之上的P-阱；
在所述P-阱之上的隧道层；
在所述隧道层之上的电介质存储层；
在所述电介质存储层之上的阻挡层；以及
在所述阻挡层之上并连接到所述多条字线之一的控制栅。
6.根据权利要求5所述的集成电路结构，还包括连接到所述P-阱的负电压源，其中，所述负电压源被配置为提供负电压和/或地电压。
7.一种集成电路结构，包括：
在电可擦除可编程只读存储器(EEPROM)阵列中的第一列EEPROM单元，所述第一列EEPROM单元包括：
连接到所述第一列EEPROM单元的所有漏极的第一漏极线；以及
连接到所述第一列EEPROM单元的所有控制栅的第一字线；
所述EEPROM阵列中的第二列EEPROM单元，所述第二列EEPROM单元包括：
连接到所述第二列EEPROM单元的所有漏极的第二漏极线；以及
连接到所述第二列EEPROM单元的所有控制栅的第二字线，其中，所述第一列EEPROM单元和所述第二列EEPROM单元共享共源极，并且其中，所述EEPROM阵列的不同行中的所述EEPROM单元的源极彼此不连接；以及
所述EEPROM阵列中的第三列EEPROM单元，所述第三列EEPROM单元与所述第一列EEPROM单元直接相邻，其中，所述第三列EEPROM单元包括连接到所述第三列EEPROM单元的所有漏极的第三漏极线，以及其中所述第三漏极线与所述第一漏极线和所述第二漏极线平行并且与所述第一漏极线和所述第二漏极线不连接。
8.根据权利要求7所述的集成电路结构，还包括在所述第一漏极线和所述第三漏极线之间并邻接所述第一漏极线和所述第三漏极线的绝缘区。
9.根据权利要求7所述的集成电路结构，其中，所述EEPROM阵列的同一行中的所有EEPROM单元的源极均连接到同一源极线；
所述集成电路结构还包括连接到所述源极线的电流感测器件。
10.根据权利要求7所述的集成电路结构，其中，所述EEPROM阵列中的漏极线的总数等于所述EEPROM阵列中的字线的总数。
11.根据权利要求7所述的集成电路结构，其中，所述第一漏极线、所述第二漏极线和所述第三漏极线延伸与所述EEPROM阵列的所有行相交；和/或
所述第一漏极线、所述第二漏极线和所述第三漏极线中的每条均包括延伸穿过所述EEPROM阵列的多行的连续扩散区。
12.一种集成电路结构，包括：
电可擦除可编程只读存储器(EEPROM)阵列，包括：
按行和列排列的EEPROM单元，其中，每个所述EEPROM单元均为单晶体管单元，所述单晶体管单元包括：
由电介质材料形成的存储层；
在所述存储层之上并且不与所述存储层电连接的控制栅；
邻近所述存储层和所述控制栅的漏极；以及
邻近所述存储层和所述控制栅的源极；
沿列方向延伸的多条字线，其中，所述多条字线中的每条均连接到同一列中的所述EEPROM单元的所述控制栅；
沿所述列方向延伸的多条漏极线，其中，所述多条漏极线中的每条均连接到同一列中的所述EEPROM单元的漏极，以及其中所述EEPROM阵列中的漏极线的总数等于所述EEPROM阵列中的字线的总数；以及
沿行方向延伸并且彼此不连接的多条源极线，其中，所述多条源极线中的每条均连接到同一行中的所述EEPROM单元的源极。
13.根据权利要求12所述的集成电路结构，其中，在同一行中并且直接相邻的两个所述EEPROM单元共享共源极。
14.根据权利要求12所述的集成电路结构，其中，每个所述EEPROM单元还包括N-阱和在所述N-阱之上的P-阱，以及其中，所述集成电路结构还包括连接到所述EEPROM单元的所述源极的电源，其中，所述电源被配置为提供负电压和地电压。
15.根据权利要求12所述的集成电路结构，其中，每个所述EEPROM单元还包括电介质存储层。
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