TWI514518B - 非揮發性記憶體結構及其製法 - Google Patents

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Description

非揮發性記憶體結構及其製法
本發明有關一種非揮發性記憶體裝置，特別是有關一種能改善資料保存特性的非揮發性記憶體結構。
非揮發性記憶體(nonvolatile memory,NVM)為一種在無電力供應時亦可保留儲存資料的記憶體裝置，例如，磁性裝置(magnetic devices)、光碟(optical discs)、快閃記憶體(flash memory)及其他半導體類的記憶體。依據編程次數之限制，非揮發性記憶體可區分為多次編程(multiple time programmable,MTP)記憶體及單次編程(one-time programmable,OTP)記憶體，多次編程記憶體即可多次讀取及寫入資料，例如電子抹除式可複寫唯讀記憶體(EEPROM)及快閃記憶體設有可支援不同操作功能的對應電路，如編程(programming)、抹除(erasing)與讀取(reading)等功能，單次編程記憶體則不須抹除功能的電路，僅需編程及讀取的電路即可維持良好運作，因此，相較於多次編程記憶體，單次編程記憶體電路的製程較簡化，成本較低。
多次編程記憶體及單次編程記憶體具有相同的層疊結構，依其結構而言，現有浮置閘極非揮發性記憶體(floating fate NVM)可區分為雙層多晶矽之非揮發性記憶體(double-poly non-volatile memory)及單層多晶矽之非揮發性記憶體(single-poly non-volatile memory)。雙層多晶矽之非揮發性記憶體通常包含一浮置閘極，係用以儲存電荷，一絕緣層(例如氧化矽/氮化矽/氧化矽之複合ONO層)，以及一控制閘極，以控制數據的存取。記憶體單元的操作係依據電容的原理，意即，產生的電荷係儲存於浮置閘極，進而改變記憶體單元的臨界電壓，以決定"0"及"1"的數據狀態。單層多晶矽之非揮發性記憶體 則因與一般互補式金氧半導體製程(CMOS process)相容，而常被應用於嵌入式(embedded)記憶體，例如混合電路及微控制器(如系統整合晶片，SOD)中的嵌入式非揮發性記憶體。
進而言之，當記憶胞單元的尺寸及穿隧氧化層厚度持續減縮，浮置閘極發生資料流失與電流洩漏的情況將日益嚴重，因此，有必要改良非揮發性記憶體的資料保存特性。
本發明之目的係提供一改良的非揮發性記憶體結構，係能改善資料保存特性，且相容於標準化CMOS製程。
本發明之另一目的係提供一改良的非揮發性記憶體結構，係具有一超薄閘極介電層，而可特別應用於次微米加工技術。
為達前述目的，本發明一實施例係提供一種非揮發性記憶體結構，包含一第一導電型之半導體基底，其上具有一第一主動區、一第二主動區及一第三主動區，沿著一第一方向成列排列。該第一、第二及第三主動區係由一絕緣區相互隔開，該絕緣區包含位於該第一主動區及該第二主動區之間的第一中介絕緣區以及位於該第二主動區及該第三主動區之間的第二中介絕緣區。一選擇閘極電晶體，位於該第一主動區之上，其中該選擇閘極電晶體具有一選擇閘極，沿著一第二方向延伸。一浮置閘極電晶體，位於該第二主動區之上，其中，該浮置閘極電晶體與該選擇閘極電晶體串接在一起，且該浮置閘極電晶體包含一浮置閘極，該浮置閘極係完全重疊覆蓋住下方的該第二主動區並部分重疊該第一及第二中介絕緣區。
該選擇閘極電晶體更包含一第二導電型的源極區與汲極區，該源極區係位於一第三導電型的離子井中，且該源極區與汲極區係相互分隔，一通道區係位於該源極區與汲極區之間，該選擇閘極係位於該通道區上方，以及一閘極介電層，位於該選擇閘極與該通道區之間。
本發明之另一實施例提供一種非揮發性記憶體結構，其包含一第 一導電型之半導體基底，其上具有一第一主動區、一第二主動區、一第三主動區、一第四主動區及一第五主動區，其中該第一主動區、該第二主動區及該第三主動區係沿著一第一方向成列排列，且該第二主動區、該第四主動區及該第五主動區係沿著一第二方向成行排列，其中該第一、第二及第三主動區係由一絕緣區相互隔開，且該絕緣區包含位於該第一主動區及該第二主動區之間的第一中介絕緣區、位於該第二主動區及該第三主動區之間的第二中介絕緣區、位於該第二主動區及該第四主動區之間的第三中介絕緣區以及位於該第四主動區及該第五主動區之間的第四中介絕緣區。
一選擇閘極電晶體，位於該第一主動區之上，該選擇閘極電晶體具有一選擇閘極，係沿著該第二方向延伸。一浮置閘極電晶體，位於該第二主動區之上，該浮置閘極電晶體串接該選擇閘極電晶體，該浮置閘極電晶體包含一浮置閘極，該浮置閘極係完全重疊覆蓋住下方的該第二主動區、該第四主動區及該第三中介絕緣區，並部分重疊該第一、第二及第四中介絕緣區。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。
1‧‧‧非揮發性記憶胞單元
1a‧‧‧非揮發性記憶胞單元
1b‧‧‧雙層多晶矽非揮發性記憶胞單元
1c‧‧‧雙層多晶矽非揮發性記憶胞單元
10‧‧‧主動區
10a‧‧‧第一主動區
10b‧‧‧第二主動區
10c‧‧‧第三主動區
10d‧‧‧第四主動區
10e‧‧‧第五主動區
10f‧‧‧第六主動區
10g‧‧‧第七主動區
100‧‧‧半導體基底
101‧‧‧深N型區
102‧‧‧P型區、第一摻雜區
104‧‧‧N型區
106‧‧‧第一N型區、第二摻雜區
106a‧‧‧重疊區
108‧‧‧第二N型區、第三摻雜區
108a‧‧‧重疊區
109‧‧‧第三N型區
11‧‧‧絕緣區
110‧‧‧第四N型區
112‧‧‧第一中介絕緣區
114‧‧‧第二中介絕緣區
116‧‧‧P型區
118‧‧‧P型區
12‧‧‧絕緣區
14‧‧‧絕緣區
2‧‧‧多次編程記憶胞單元
20‧‧‧選擇閘極電晶體
20a‧‧‧PMOS選擇閘極電晶體
202‧‧‧N+源極區
202a‧‧‧輕摻雜汲極區
204‧‧‧N+汲極區
204a‧‧‧輕摻雜汲極區
206‧‧‧N+汲極區
206a‧‧‧輕摻雜汲極區
207‧‧‧N+源極區
207a‧‧‧輕摻雜汲極區
208‧‧‧N+汲極區
208a‧‧‧輕摻雜汲極區
210‧‧‧通道區
212‧‧‧P+源極區
212a‧‧‧輕摻雜汲極區
214‧‧‧P+汲極區
214a‧‧‧輕摻雜汲極區
216‧‧‧P+汲極區
220‧‧‧選擇閘極
230‧‧‧閘極介電層
242‧‧‧側壁子
244‧‧‧襯墊層
3‧‧‧多次編程記憶胞單元
30‧‧‧浮置閘極電晶體
30a‧‧‧浮置閘極電晶體
310‧‧‧浮置閘極通道長度
320‧‧‧浮置閘極、閘極材料層
320a‧‧‧側緣
320b‧‧‧側緣
320c‧‧‧側緣
320d‧‧‧側緣
330‧‧‧閘極介電層
342‧‧‧襯墊層
344‧‧‧側壁子
400‧‧‧雙層多晶矽結構
420‧‧‧控制閘極
609‧‧‧N+汲極區
610‧‧‧耦接閘極、抹除閘極
610a‧‧‧耦接閘極
610b‧‧‧抹除閘極
616‧‧‧第三中介絕緣區
618‧‧‧第四中介絕緣區
709‧‧‧N+汲極區
710‧‧‧通道區
716‧‧‧第五中介絕緣區
720‧‧‧電晶體
730‧‧‧閘極介電層
740‧‧‧閘極
742‧‧‧側壁子
744‧‧‧襯墊層
BL‧‧‧位元線
CL‧‧‧控制接線
DNW‧‧‧深N型區
FG‧‧‧浮置閘極
NW‧‧‧N型井
PW‧‧‧P型井
SG‧‧‧選擇閘極
SL‧‧‧源極線
WL‧‧‧字元線
W1‧‧‧寬度
W2‧‧‧寬度
第1A圖為本發明一實施例的單層多晶矽浮置閘極電晶體的平面示意圖。
第1B圖為第1A圖沿著I-I’切線之切面示意圖。
第2A圖為本發明一實施例的單層多晶矽非揮發性記憶胞單元的平面示意圖。
第2B圖為第2A圖沿著I-I’切線之切面示意圖。
第2C圖為第2A圖延著Ⅱ-Ⅱ’切線之切面示意圖。
第3A及3B圖為第2A及2B圖之記憶胞單元的編程、讀取與抹除功能之等效電路示意圖。
第4圖為本發明另一實施例的單層多晶矽非揮發性記憶胞單元的切面示 意圖。
第5A及5B圖為第4圖之記憶胞單元的編程、讀取與抹除功能之等效電路示意圖。
第6A、6B及6C圖為本發明另一實施例的雙層多晶矽非揮發性記憶胞單元的編程、讀取與抹除功能之等效電路示意圖。
第7A圖為本發明另一實施例的多次編程記憶胞單元之等效電路示意圖。
第7B圖為本發明一實施例的多次編程記憶胞單元之佈局結構示意圖。
第7C圖為第7B圖沿著I-I’切線之切面示意圖。
第7D圖為第7B圖沿著Ⅱ-Ⅱ’切線之切面示意圖。
第8A及8B圖為本發明其他實施例之示意圖。
第9A圖為第8B圖之實施例的佈局結構示意圖。
第9B及9C圖分別為第9A圖沿著I-I’及Ⅱ-Ⅱ’切線之切面示意圖。
第10至13圖為形成本發明之記憶胞的方法示意圖。
本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上、下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特詳細說明本發明的構成內容及所欲達成之功效。下文已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。此外，一些本領域已熟知之物件結構及操作流程將不再贅述。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性及電性上的改變。
同樣地，如下所述之較佳實施方式與圖式僅供參考與說明用，並 非用來對本發明加以限制者，且為清楚呈現本發明，部分物件尺寸已被放大。再者，各實施例中相同或相似的物件將以相同標號標記，以便更容易了解本發明。
第1A及1B圖繪示本發明一實施例之非揮發性記憶體的單層多晶矽儲存點。請參照第1A及1B圖所示，一浮置閘極電晶體30係直接形成於一主動(OD)區10上，主動區10被該絕緣區12、14包圍。浮置閘極電晶體30包含一浮置閘極(FG)320重疊覆蓋住與該主動區10，且一浮置閘極介電層330係位於浮置閘極320與主動區10之間。浮置閘極320可以係單一層的多晶矽或是摻雜多晶矽。例如，浮置閘極320可以呈一矩形且具有四個側緣320a、320b、320c及320d，其中浮置閘極之形狀僅為參考與說明用，並非用來對本發明加以限制者。一側壁子344及一襯墊層342可環設於四個側緣320a、320b、320c及320d，本實施例中，浮置閘極320係完全重疊覆蓋住下方的主動區10，且浮置閘極320的四個側緣320a、320b、320c及320d都需要落在絕緣區12、14上。
本實施例中，浮置閘極320係側向延伸至該絕緣區12、14上方處，使浮置閘極320之兩相對側緣320a及320b分別位於絕緣區12、14上方，其中，浮置閘極320分別與絕緣區12、14重疊之寬度W1、W2可依實際需求調整，本實施例之寬度W1、W2係大於零且介於0.005微米至100微米之間。此外，寬度W1可以等於或不等於寬度W2。
一第一N型區106在主動區10內與浮置閘極320部分重疊，其中第一N型區106與浮置閘極320之重疊區係為106a，一第二N型區108係位於一半導體基底100上以包圍絕緣區14，其中第二N型區108與浮置閘極320之重疊區係為108a。第一N型區106及第二N型區108可形成於一P形區102內，本實施例中，重疊區106a及108a之間可進一步定義一浮置閘極通道長度310。
第10至13圖繪示形成本發明之非揮發性記憶胞的方法。請參照 第10圖，一主動區10係形成於一半導體基底100，主動區10係被至少一第一絕緣區12及第二絕緣區14包圍。如第11圖所示，一第一摻雜區102係形成於半導體基底100上，一第二摻雜區106接著形成於第一摻雜區102，第二摻雜區106部分重疊主動區10，第二摻雜區106包圍第一絕緣區12。一第三摻雜區108形成於第一摻雜區102內，第三摻雜區108部分重疊主動區10，第三摻雜區108包圍第二絕緣區14。如第12圖所示，一閘極介電層330係沉積於主動區10上，閘極介電層330的厚度小於70奈米但並不以此限，藉此，非揮發性記憶體可特別應用於先進次微米加工技術領域上，並與其他COM製程同時製作，不需額外工法。一閘極材料層320則係沉積於閘極介電層330之上。如第13圖所示，閘極材料層320係經由蝕刻而形成一閘極圖案，其中該閘極圖案(gate pattern)具有位於第一絕緣區12的一第一端部(edge)，以及位於第二絕緣區14且相對第一端部的一第二端部，換言之，該閘極圖案具有數個端部，係位在絕緣區上且與主動區間隔。另外，閘極材料層320包含多晶矽。
本實施例中，半導體基底100及第一摻雜區102皆為P型，第二摻雜區106及第三摻雜區108則皆為N型。在本發明另一實施例中，該方法可進一步包含形成位於第一摻雜區102之下的一深摻雜區(如深N形槽區；deep N well)。在此情況下，半導體基底100為N型，而第一摻雜區102為N型，第二摻雜區106及第三摻雜區108則皆為P型。
第2A至2C圖繪示本發明一實施例的單層多晶矽非揮發性記憶胞單元。請參照第2A圖，非揮發性記憶胞單元1包含三個相互分隔的主動區，係沿著一第一方向成列排列(本實施例為X軸)。該三個相互分隔的主動區係為第一主動區10a、第二主動區10b及第三主動區10c，一絕緣區11係埋設於一半導體基底100(如P型摻雜矽基底)的一主要表面，絕緣區11定義該三個相互分隔的主動區10a、10b及10c，第二主動區10b係位於第一主動區10a及第三主動區10c之間。
本實施例中，絕緣區11可以為一絕緣凹槽(shallow trench isolation；STI)區，但並不以此為限。在本實施例中，絕緣區11可以與PMOS或NMOS電晶體等邏輯電路元件同時製造，然而，在一些情況下，絕緣區11也可與邏輯電路元件分別製造。
如第2A及2B圖所示，本實施例之絕緣區11包含一第一中介絕緣區112及一第二中介絕緣區114，第一中介絕緣區112係位於第一主動區10a與第二主動區10b之間，第二中介絕緣區114則係位於第二主動區10b與第三主動區10c之間。
一選擇閘極電晶體20可直接形成於該第一主動區10a之上，本實施例中，選擇閘極電晶體20為一NMOS，選擇閘極電晶體20具有一N+源極區202(耦接一源極線SL)，位在P型區102(如一P型井PW)內；一N+汲極區204，與N+源極區202分隔設置；一通道區210，鄰近半導體基底100的主要表面且位於N+源極區202及N+汲極區204之間；一選擇閘極(SG)220，與通道區210重疊；以及一閘極介電層230，位於選擇閘極220與通道區210之間。一對側壁子242，如氮化矽側壁子可設置於選擇閘極220之相對側壁。一襯墊層244，如二氧化矽襯層，可設置於側壁子242及選擇閘極220之側壁之間。另外，輕摻雜汲極(lightly doped drain；LDD)區202a及204a可位於P型區102且剛好位於側壁子242下方。如該第2A圖所示，選擇閘極220係呈直線狀且沿著一第二方向(本實施例之Y軸)延伸。
請再參照第2A及2B圖所示，一浮置閘極電晶體30係形成於第二主動區10b之上，浮置閘極電晶體30係透過N+汲極區204與N型區106耦接選擇閘極電晶體20，藉此，N+汲極區204係由浮置閘極電晶體30與選擇閘極電晶體20共用，進而形成兩相串接的電晶體，在本實施例係形成兩相串接的NMOS電晶體。浮置閘極電晶體30包含一浮置閘極(FG)320係覆蓋第二主動區10b，例如，浮置閘極320可以呈一矩形且具有四個側緣320a、320b、320c及320d，其中浮置閘極之形狀僅為參考與說明用，並非用來對本發明加 以限制者，一側壁子344及一襯墊層342可環設於四個側緣320a、320b、320c及320d。本實施例中，浮置閘極320係完全重疊覆蓋住其下方的第二主動區10b，並部分覆蓋第一及第二中介絕緣區112、114。較佳地，浮置閘極320係側向延伸至該第一及第二中介絕緣區112、114，使浮置閘極320之兩相對側緣320a及320b分別位於第一及第二中介絕緣區112、114上方，其中，浮置閘極320分別與第一及第二中介絕緣區112、114重疊之寬度W1、W2可依實際需求調整，本實施例之寬度W1、W2係大於零且介於0.005微米至100微米之間。此外，寬度W1可以等於或不等於寬度W2。
本發明其中一特徵在於浮置閘極320的整個周緣係位於絕緣區11正上方，更重要的係浮置閘極320的兩相對側緣320a及320b分別位於第一及第二中介絕緣區112、114上方，藉此，利用較厚的絕緣層可提升浮置閘極320之資料保存能力及降低電流洩漏。
如第2B圖所示，一第一N型區106(如N型井；NW)，係形成於半導體基底100上，第一N型區106包圍第一中介絕緣區112。浮置閘極電晶體30係透過第一N型區106耦接選擇閘極電晶體20的N+汲極區204，其中第一N型區106部份重疊第二主動區10b內的浮置閘極320及第一主動區10a內的N+汲極區204。第一N型區106與浮置閘極320之重疊區係為106a，同樣地，一第二N型區108係位於半導體基底100上以包圍第二中介絕緣區114。浮置閘極電晶體30係透過第二N型區108耦接第三主動區10c的N+汲極區206，其中，第二N型區108部份重疊第二主動區10b內的浮置閘極320及第三主動區10c內的N+汲極區206。第二N型區108與浮置閘極320之重疊區係為108a。本實施例中，N+汲極區206可電性耦接一位元線(bit line；BL)。本實施例中，重疊區106a及108a之間可進一步定義一浮置閘極通道長度310。
如該第2A及2C圖所示，另兩相對側緣320c及320d同樣位於絕緣區11上方，其中絕緣區11係被第二主動區10b所包圍。值得注意的係， 因浮置閘極320側向延伸至第一及第二中介絕緣區112、114上方處，是以N+汲極區或輕摻雜汲極區不會形成於浮置閘極320正下方的P型區102內。本發明的特點在於避免記憶胞單元的浮置閘極於X軸方向的兩相對側緣320a及320b與主動區重疊，因而有助於改善資料保存能力。
第3A及3B圖繪示該第2A及2B圖所示之記憶胞單元的編程(programming；PGM)、讀取(reading；READ)與抹除(erasing；ERS)等功能之等效電路。如第3A及3B圖所示，在編程時，P型區102與耦接N+源極區202的源極線(SL)均接地，施予選擇閘極(SG)220一選擇閘極電壓，例如介於2至6伏特(V)之間，而耦接第三主動區10c之N+汲極區206的位元線(BL)則施予一位元電壓，例如介於5至12伏特(V)。在讀取時，P型區102與耦接N+源極區202的源極線(SL)均接地，施予選擇閘極220一選擇閘極電壓，例如介於1至6伏特(V)之間，而耦接第三主動區10c之N+汲極區206的位元線則施予一位元電壓，例如介於1至6伏特(V)。此外，寫入該記憶胞單元的資料可經紫外線(UV light)照射而抹除。
第4圖繪示本發明另一實施例的單層多晶矽非揮發性記憶胞單元的切面圖。如第4圖所示，非揮發性記憶胞單元1a包含一PMOS選擇閘極電晶體20a，PMOS選擇閘極電晶體20a係形成於一第一主動區10a且具有與第2A圖所示之記憶胞單元大致雷同的結構(記憶胞單元1與記憶胞單元1a具有相同的元件配置)。選擇閘極電晶體20a在N型區104內具有相互間隔的一P+源極區212以及一P+汲極區214。一深N型區(DNW)101係設置於P型半導體100上，用以隔離P型區116及118。同樣地，輕摻雜汲極(LDD)區212a及214a係形成於選擇閘極220之下，進而在N型區104之間定義一通道210。一浮置閘極電晶體30a係透過P型區116耦接P+汲極區214a，其中P型區116係包圍中介絕緣層112。同樣地，浮置閘極320之兩相對側緣320a及320b係分別位於中介絕緣區112及114上方處。本實施例中，重疊區116a及118a之間可進一步定義一浮置閘極通道長度310。此外，一浮置閘極電晶體30a 係透過包圍第二中介絕緣區114之P型區118耦接P+汲極區216及位元線(BL)。
該第5A及5B圖繪示該第4圖之記憶胞單元的編程(programming；PGM)、讀取(reading；READ)與抹除(erasing；ERS)功能之等效電路圖。如第5A及5B圖所示，在編程時，基底(P型基底；P-sub)100、N型區104與耦接P+源極區212的源極線(SL)均接地，施予選擇閘極(SG)220一選擇閘極電壓，例如介於-1至-5伏特(V)之間，而耦接第三主動區10c之P+汲極區216的位元線(BL)則施予一位元電壓，例如介於-3至-9伏特(V)。在讀取時，基底(P型基底)100、N型區104與耦接P+源極區212的源極線(SL)均接地，施予選擇閘極(SG)220一選擇閘極電壓，例如介於-1至-5伏特(V)之間，而耦接第三主動區10c之P+汲極區216的位元線(BL)則施予一位元電壓，例如介於-0.3至-3伏特(V)。此外，寫入該記憶胞單元的資料可經紫外線(UV light)照射而抹除，而第5B圖更繪示編程及讀取的替代方式。
本實施例另可應用於一雙層多晶矽非揮發性記憶胞單元，其中一控制閘極係層疊於該浮置閘極之上，使一介電層位於該控制閘極及該浮置閘極之間。第6A、6B及6C圖繪示一雙層多晶矽記憶胞單元的編程(programming；PGM)、讀取(reading；READ)與抹除(erasing；ERS)功能之等效電路圖。第6A圖繪示一NMOS選擇閘極電晶體20係耦接一雙層多晶矽結構400，雙層多晶矽結構400包含層疊於一浮置閘極320上的一控制閘極420。除了一多晶矽層(控制閘極)係額外層疊於浮置閘極320上，雙層多晶矽非揮發性記憶胞單元1b之元件佈局與第2A圖所示相近。第6B圖繪示一PMOS選擇電晶體20a係耦接一雙層多晶矽結構400，雙層多晶矽結構400包含層疊於一浮置閘極320上的一控制閘極420。除了一多晶矽層(控制閘極)係額外層疊於該浮置閘極320上，雙層多晶矽非揮發性記憶胞單元1c之截面結構與第4圖所示相近。控制閘極耦接一控制接線(CL)。如第6C圖所示，在編程時(例用通道熱電子機制；CHE)，施予N型區及深N型區一操作電壓VPP(為3至20伏特)，源 極線(SL)接地，選擇閘極(SG)則施予一電壓源VDD2(1至10伏特)，位元線則施予該操作電壓VPP。P型區(P型基底)接地且該控制接線(CL)施予該電壓源VDD2(1至10伏特)。此外，寫入該記憶胞單元的資料可經紫外線(UV light)照射而抹除。第6C圖則更進一步繪示利用福勒-諾德漢穿隧機制(Fowler-Nordheim tunneling mechanism；FN)編程記憶胞之方法。
本發明更可應用於多次編程(MTP)記憶體。
請參照第7A至7D圖所示，其中第7A圖繪示本發明另一實施例的多次編程記憶胞單元之等效電路圖，第7B圖繪示本發明一實施例的多次編程記憶胞單元之配置結構圖，第7C圖為第7B圖沿著I-I’切線之切面圖，而第7D圖為第7B圖沿著Ⅱ-Ⅱ’切線之切面示意圖。
如第7A圖所示，多次編程記憶胞單元2除浮置閘極320係延伸以電容耦合一耦接閘極或抹除閘極610，多次編程記憶胞單元2具有與第3B圖所示記憶胞單元相近的等效電路。
結構上而言，如第7B至7D圖所示，同樣地多次編程記憶胞單元2包含三個相互分隔的主動區10a、10b及10c，係沿著該第一方向成列排列(本實施例為X軸)。該三個相互分隔的主動區係為第一主動區10a、第二主動區10b及第三主動區10c，係由一絕緣區11相互分隔，絕緣區11係埋設於一半導體基底100(如P型摻雜矽基底)的一主要表面。多次編程記憶胞單元2可另包含三個相互分隔的主動區，分別為第二主動區10b、第四主動區10d及第五主動區10e，係沿著第二方向成行排列(本實施例為Y軸)。本實施例中，絕緣區11可以與PMOS或NMOS電晶體等邏輯電路元件同時製造，然而，可以理解在一些情況下，絕緣區11也可與邏輯電路元件分別製造。絕緣區11包含一第一中介絕緣區112及一第二中介絕緣區114，第一中介絕緣區112係位於第一主動區10a與第二主動區10b之間，第二中介絕緣區114則係位於第二主動區10b與第三主動區10c之間。絕緣區11更包含一第三中介絕緣區616，係介於第二主動區10b與第四主動區10d之間；以及一第四中介絕 緣區618，係介於第四主動區10d與第五主動區10e之間。
一選擇閘極電晶體20可直接形成於第一主動區10a之上，選擇閘極電晶體20為一NMOS且具有一N+源極區202(耦接一源極線SL)，位在P型區102內；一N+汲極區204，與N+源極區202分隔設置；一通道區210，鄰近半導體基底100的主要表面且位於N+源極區202及N+汲極區204之間；一選擇閘極(SG)220，與通道區重疊210；以及一閘極介電層230，位於選擇閘極220與通道區210之間。一對側壁子242，如氮化矽側壁子可設置於選擇閘極220之相對側壁。一襯墊層244，如二氧化矽襯層，可設置於側壁子242及選擇閘極220之側壁之間。另外，輕摻雜汲極(LDD)區202a及204a可位於P型區102且剛好位於側壁子242下方，選擇閘極呈直線狀且沿著該第二方向(本實施例之Y軸)延伸。
一浮置閘極電晶體30係形成於第二主動區10b之上，浮置閘極電晶體30係透過N+汲極區204耦接選擇閘極電晶體20，藉此，N+汲極區204由浮置閘極電晶體30與選擇閘極電晶體20共用，進而形成串接的兩電晶體，在本實施例係形成串接的兩NMOS電晶體。浮置閘極電晶體30包含一浮置閘極(FG)320係覆蓋第二主動區10b。浮置閘極320係沿著第二方向延伸(本實施例之Y軸)以電性連接一第三N型區109位於第四主動區10d處，其中第三N型區109係作為一耦接閘極/抹除閘極610。同樣地，浮置閘極320可以呈一矩形且具有四個側緣320a、320b、320c及320d，一側壁子344及一襯墊層342可環設於四個側緣320a、320b、320c及320d。浮置閘極320係完全重疊覆蓋住其下方的第二主動區10b、第四主動區10d及第三中介絕緣區616，並部分覆蓋第一、第二及第四中介絕緣區112、114及618。浮置閘極320係側向延伸至第一及第二中介絕緣區112、114上方處，使浮置閘極320之兩相對側緣320a及320b分別位於第一及第二中介絕緣區112、114正上方，側緣320d位於第四中介絕緣區618正上方。本發明其中一特徵在於浮置閘極320周緣係位於絕緣區11正上方，且更重要的，浮置閘極320的二相對側緣 320a及320b係分別位於第一及第二中介絕緣區112、114正上方處，因此，可有效提升浮置閘極的資料保存能力及降低電流洩漏。
請參照第7C圖所示，同樣地，第一N型區106係形成於半導體基底100上，第一N型區106包圍第一中介絕緣區112。浮置閘極電晶體30係透過第一N型區106耦接選擇閘極電晶體20的N+汲極區204，其中第一N型區106部份重疊第二主動區10b內的浮置閘極320及第一主動區10a內的N+汲極區204。第一N型區106與浮置閘極320之重疊區係為106a。同樣地，一第二N型區108係位於半導體基底100上以包圍第二中介絕緣區114。浮置閘極電晶體30係透過第二N型區108耦接第三主動區10c之N+汲極區206，其中，第二N型區108部份重疊第二主動區10b內的浮置閘極320及第三主動區10c內的N+汲極區206。第二N型區108與浮置閘極320之重疊區係為108a。本實施例中，該N+汲極區206可電性耦接一位元線(BL)，此外，一浮置閘極通道長度310可被進一步定義於重疊區106a及108a之間。因此，N+汲極區或輕摻雜汲極區則不會形成於浮置閘極320下方的P型區102。
請參照第7D圖所示，兩相對側緣320c及320d分別位於絕緣區11及第四中介絕緣區618正上方處，第三N型區109包圍第四中介絕緣區618，且一N+汲極區之接點609係位於第五主動區10e內。可以理解的係多次編程記憶胞單元2的導電型可被改變，例如，在不違背本發明精神之情況下，應用於兩相連接的PMOS電晶體。在利用PMOS電晶體之情況下，一深N型區101可進一步增設於第4圖所示之基底100上。
本發明係藉由避免兩相對側緣320a及320b與記憶胞單元主動區之間的重疊，而改善資料保存能力。
第8A及8B圖繪示不同的實施例。在第8A圖中，一增設的電晶體720係透過一N+源極區207耦接浮置閘極電晶體30，且電晶體720之一N+汲極區208係耦接該位元線(BL)。在第8B圖中，浮置閘極320分別耦接一耦接閘極610a及一抹除閘極610b。
第9A至9C圖繪示第8B圖之多次編程記憶胞單元的概圖，其中第9A圖為一平面配置圖，第9B及9C圖分別為第9A圖沿著I-I’及Ⅱ-Ⅱ’切線的切面圖。
請參照第9A圖所示，多次編程記憶胞單元3具有與第6B圖所示之記憶胞單元相同的結構，除了浮置閘極320之一端係延伸以電容耦合一耦接閘極610a且另一端電容耦合一抹除閘極610b，其中抹除閘極610b係沿著浮置閘極320呈矩型的縱向方向延伸。
請參照第9A至9C圖所示，同樣地，多次編程記憶胞單元3包含三個相互分隔的主動區10a、10b及10c，係沿著第一方向成列排列(本實施例為X軸)。該三個相互分隔的主動區係為第一主動區10a、第二主動區10b及第三主動區10c，係由一絕緣區11相互分隔。其中絕緣區11係埋設於一半導體基底100(如P型摻雜矽基底)的一主要表面。多次編程記憶胞單元3也可包含四個相互分隔的主動區，分別為第二主動區10b、第四主動區10d、第五主動區10e及第六主動區10f，係沿著第二方向成行排列(本實施例為Y軸)。絕緣區11更包含一第一中介絕緣區112及一第二中介絕緣區114，第一中介絕緣區112位於第一主動區10a與第二主動區10b之間，第二中介絕緣區114則位於第二主動區10b與第三主動區10c之間。絕緣區11更包含一第三中介絕緣區616及一第四中介絕緣區618，第三中介絕緣區616係介於第二主動區10b與第四主動區10d之間，第四中介絕緣區618係介於第四主動區10d與第五主動區10e之間。絕緣區11更包含一第五中介絕緣區716位於第二主動區10b與第六主動區10f之間。
一選擇閘極電晶體20可直接形成於該第一主動區10a之上，本實施例中，選擇閘極電晶體20可以為一NMOS且具有一N+源極區202(耦接一源極線SL)，位於該P型區102內；一N+汲極區204，與N+源極區202分隔設置；一通道區210，鄰近半導體基底100的主要表面且位於N+源極區202及N+汲極區204之間；一選擇閘極(SG)220，與通道區重疊210；以及一閘 極介電層230，位於選擇閘極與通道區210之間。一對側壁子242，如氮化矽側壁子可設置於選擇閘極220之相對側壁。一襯墊層244，如二氧化矽襯層，可設置於側壁子242及選擇閘極220之側壁之間。另外，輕摻雜汲極(LDD)區202a及204a可位於P型區102且剛好位於側壁子242正下方，選擇閘極220係呈直線狀且沿著第二方向(本實施例之Y軸)延伸。
電晶體720係直接形成於第三主動區10c之上，本實施例中，電晶體720可以為一NMOS且具有一N+源極區207，位於該P型區102內；一N+汲極區208，係與N+源極區207分隔設置，N+汲極區208可耦接一位元線(BL)；一通道區710，鄰近半導體基底100的主要表面且位於N+源極區207與N+汲極區208之間；一閘極740，與通道區710重疊；以及一閘極介電層730，位於閘極740與通道區710之間。一對側壁子742，如氮化矽側壁子可設置於閘極740之相對側壁。一襯墊層744，如二氧化矽襯層，可設置於側壁子742及閘極740之側壁之間。另外，輕摻雜汲極(LDD)區207a及208a可位於P型區102且剛好位於側壁子742正下方，閘極740係呈直線狀且沿著第二方向(本實施例之Y軸)延伸。
一浮置閘極電晶體30係直接形成於第二主動區10b之上，浮置閘極電晶體30係透過N+汲極區204耦接選擇閘極電晶體20，並且透過N+源極區207耦接電晶體720，藉此，N+汲極區204由浮置閘極電晶體30與選擇閘極電晶體20共用，N+源極區207由浮置閘極電晶體30與電晶體720共用，進而形成串接的三電晶體，在本實施例係形成串接的三NMOS電晶體。浮置閘極電晶體30包含一浮置閘極(FG)320係重疊覆蓋住第二主動區10b。浮置閘極320係沿著該第二方向延伸(本實施例之Y軸)以電性耦接位於第四主動區10d處的一第三N型區109，其中第三N型區109係作為一耦接閘極610a。浮置閘極320更進一步沿著一相反方向延伸以電性耦接位於第六主動區10f處的一第四N型區110，其中第四N型區110作為一抹除閘極610b。浮置閘極320可以呈一矩形且具有四個側緣320a、320b、320c及320d，一側壁子 344及一襯墊層342可環設於四個側緣320a、320b、320c及320d。浮置閘極320係完全重疊覆蓋住其下方的第二主動區10b、第四主動區10d、第六主動區10f、第三中介絕緣區616及第五中介絕緣區716，並部分覆蓋第一、第二及第四中介絕緣區112、114及618。浮置閘極320係側向延伸至第一及第二中介絕緣區112、114正上方處，使浮置閘極320之兩相對側緣320a及320b分別位於第一及第二中介絕緣區112、114上方，側緣320d位於第四中介絕緣區618上方。本發明其中一特徵在於浮置閘極320係位於絕緣區11正上方處，且更重要的，浮置閘極320的二相對側緣320a及320b係分別位於第一及第二中介絕緣區112、114正上方處，因此，可有效提升浮置閘極的資料保存能力及降低漏電流。
請參照第9B圖所示，同樣地，第一N型區106係形成於半導體基底100上，第一N型區106包圍第一中介絕緣區112。浮置閘極電晶體30係透過該第一N型區106耦接選擇閘極電晶體20的N+汲極區204，其中第一N型區106部份重疊第二主動區10b內的浮置閘極320及第一主動區10a內的N+汲極區204。第一N型區106與浮置閘極320之重疊區係為106a。同樣地，一第二N型區108係位於半導體基底100上以包圍第二中介絕緣區114。浮置閘極電晶體30係透過第二N型區108耦接電晶體720的N+源極區207，其中，第二N型區108部份重疊第二主動區10b內的浮置閘極320及第三主動區10c內的N+源極區207。第二N型區108與浮置閘極320之重疊區係為108a。此外，一浮置閘極通道長度310可被進一步定義於重疊區106a及108a之間。因浮置閘極320與絕緣凹槽區(STI)已阻斷輕摻雜汲極(LDD)佈植或源極/汲極(S/D)佈植，是以N+汲極區、輕摻雜汲極區(LDD)或源極/汲極(S/D)區不會形成於浮置閘極320下方的P型區102。藉此改善資料保存能力。
請參照第9C圖所示，兩相對側緣320c及320d分別位於絕緣區11及第四中介絕緣區618正上方處，第三N型區109包圍第四中介絕緣區618，且一N+汲極區之接點609係位於第五主動區10e上方。此外，第四N 型區110之一N+汲極區之接點709可位於一第七主動區10g上方，其中第七主動區10g鄰近第六主動區10f。N+汲極區之接點709如第9A圖所示。
可以理解的係多次編程記憶胞單元3的導電型可被改變，例如，在不違背本發明精神之情況下，應用於三串接的PMOS電晶體。在利用PMOS電晶體之情況下，一深N型區101可進一步增設於第4圖所示之基底100上。
本發明係藉由避免記憶胞單元之主動區與浮置閘極讀兩相對側緣320a及320b之間的重疊，因而有助於改善資料保存能力。
此外，本發明提供一非揮發性記憶胞結構，係具有厚度小於70nm的超薄閘極介電層。本發明可有效避免閘極電流洩漏的問題，因而可應用於次微米加工技術。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧非揮發性記憶胞單元
10a‧‧‧第一主動區
10b‧‧‧第二主動區
10c‧‧‧第三主動區
102‧‧‧P型區
106‧‧‧第一N型區
108‧‧‧第二N型區
11‧‧‧絕緣區
112‧‧‧第一中介絕緣區
114‧‧‧第二中介絕緣區
20‧‧‧選擇閘極電晶體
202‧‧‧N+源極區
204‧‧‧N+汲極區
206‧‧‧N+汲極區
220‧‧‧選擇閘極
30‧‧‧浮置閘極電晶體
320‧‧‧浮置閘極
320a‧‧‧側緣
320b‧‧‧側緣
320c‧‧‧側緣
320d‧‧‧側緣
W1‧‧‧寬度
W2‧‧‧寬度

Claims (13)

  1. 一種非揮發性記憶體結構，包含有：一第一導電型之半導體基底，其上具有一第一主動區、一第二主動區及一第三主動區，沿著一第一方向成列排列，其中該第一、第二及第三主動區係由一絕緣區相互隔開，其中該絕緣區包含位於該第一主動區及該第二主動區之間的第一中介絕緣區以及位於該第二主動區及該第三主動區之間的第二中介絕緣區；一選擇閘極電晶體，位於該第一主動區之上，其中該選擇閘極電晶體具有一選擇閘極，沿著一第二方向延伸；以及一浮置閘極電晶體，位於該第二主動區之上，其中，該浮置閘極電晶體與該選擇閘極電晶體串接在一起，且該浮置閘極電晶體包含一浮置閘極，該浮置閘極係完全重疊覆蓋住下方的該第二主動區並部分重疊該第一及第二中介絕緣區；一具有第二導電型的第一井，且該第一井包圍該第一中介絕緣區，並於該第二主動區內與該浮置閘極部分重疊，該浮置閘極透過該第一井與該選擇閘極串接在一起；一具有第二導電型的第二井，且該第二井包圍該第二中介絕緣區。
  2. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中，該選擇閘極電晶體更包含一第二導電型的源極區與汲極區，該源極區係位於一第三導電型的離子井中，且該源極區與汲極區係相互分隔，一通道區係位於該源極區與汲極區之間，該選擇閘極係位於該通道區上方，以及一閘極介電層，位於該選擇閘極與該通道區之間。
  3. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中，該源極區耦 接一源極線。
  4. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中，該浮置閘極電晶體透過該汲極區串接該選擇閘極電晶體。
  5. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中，該選擇閘極電晶體更包含一對側壁子，位於該選擇閘極的相對側壁。
  6. 如申請專利範圍第5項所述之非揮發性記憶體結構，其中，該選擇閘極電晶體更包含一輕摻雜汲極區係直接位於各該側壁子之下方。
  7. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中，該浮置閘極的整個周緣係直接位於該絕緣區正上方。
  8. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中，該第一方向垂直該第二方向。
  9. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中該第一井在該第一主動區內與該汲極區部分重疊。
  10. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中該浮置閘極電晶體透過該第二井耦接該第三主動區之一汲極區，該第二井在該第二主動區內與該浮置閘極部分重疊且在該第三主動區內與該汲極區部分重疊。
  11. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中更包含有一控制閘極，層疊於該浮置閘極上。
  12. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中該第一導電型為P型，該第二導電型為N型，且該第三導電型為P型。
  13. 如申請專利範圍第11項所述之非揮發性記憶體結構，其中該第一導電型為P型，該第二導電型為P型，且該第三導電型為N型，其中一深N型區係位於該半導體基底，用來隔離該第二導電型的該第一井及第二井。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728637B2 (en) * 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate
US9281215B2 (en) 2013-11-14 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming gate
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
CN105514108B (zh) * 2014-10-11 2018-07-24 中芯国际集成电路制造(上海)有限公司 Mtp器件及其制造方法
TWI566383B (zh) * 2014-10-24 2017-01-11 力旺電子股份有限公司 非揮發性記憶體
TWI571973B (zh) * 2014-12-29 2017-02-21 力晶科技股份有限公司 非揮發性記憶體的製造方法
TWI588992B (zh) * 2015-01-13 2017-06-21 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
TWI606551B (zh) * 2015-02-16 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
US9805806B2 (en) * 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
CN106024903A (zh) * 2016-07-27 2016-10-12 上海集成电路研发中心有限公司 一种pmos器件结构及其制作方法
CN106876385B (zh) * 2017-02-14 2019-08-23 上海华虹宏力半导体制造有限公司 提取存储单元版图的方法
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
CN108806751B (zh) * 2017-04-26 2021-04-09 中芯国际集成电路制造(上海)有限公司 多次可程式闪存单元阵列及其操作方法、存储器件
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
US11121224B2 (en) * 2019-02-08 2021-09-14 Texas Instruments Incorporated Transistor with field plate over tapered trench isolation
CN112490238B (zh) * 2019-09-11 2023-10-20 力旺电子股份有限公司 开关装置
CN114695355A (zh) * 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法
US11967531B2 (en) 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
US20100157679A1 (en) * 2008-12-22 2010-06-24 Infineon Technologies Ag Monitor structure for monitoring a change of a memory content
US20120280305A1 (en) * 2009-05-07 2012-11-08 Institute of Microelectronics, Chinese Academy of Sciences Flash memory device and manufacturing method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202635B1 (ko) * 1995-10-13 1999-06-15 구본준 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
US7091535B2 (en) 2004-03-05 2006-08-15 Taiwan Semiconductor Manufacturing Company High voltage device embedded non-volatile memory cell and fabrication method
US8264039B2 (en) * 2004-04-26 2012-09-11 Synopsys, Inc. High-voltage LDMOSFET and applications therefor in standard CMOS
US7375398B2 (en) * 2004-07-02 2008-05-20 Impinj, Inc. High voltage FET gate structure
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
KR100629364B1 (ko) * 2004-12-28 2006-09-29 삼성전자주식회사 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
JP2007049111A (ja) * 2005-07-12 2007-02-22 Toshiba Corp 不揮発性半導体記憶装置
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
JP2007149997A (ja) * 2005-11-29 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
KR100734302B1 (ko) * 2006-01-12 2007-07-02 삼성전자주식회사 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법
KR100688585B1 (ko) * 2006-01-17 2007-03-02 삼성전자주식회사 Ｌｄｉ에 집적되는 비휘발성 메모리 소자
US7382658B2 (en) * 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7514740B2 (en) * 2006-07-10 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible storage device
JP2008047592A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100789626B1 (ko) 2006-12-27 2007-12-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7773424B2 (en) 2008-05-23 2010-08-10 Freescale Semiconductor, Inc. Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device
KR20100072979A (ko) 2008-12-22 2010-07-01 주식회사 동부하이텍 싱글 게이트 구조의 반도체 메모리 소자
JP2011009454A (ja) * 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置
KR101291750B1 (ko) * 2011-10-14 2013-07-31 주식회사 동부하이텍 이이피롬과 그 제조 방법
US9411926B2 (en) * 2012-05-04 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of performing circuit simulation and generating circuit layout
US20130307044A1 (en) * 2012-05-15 2013-11-21 Hiroyuki Kinoshita Selective Air Gap Isolation In Non-Volatile Memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
US20100157679A1 (en) * 2008-12-22 2010-06-24 Infineon Technologies Ag Monitor structure for monitoring a change of a memory content
US20120280305A1 (en) * 2009-05-07 2012-11-08 Institute of Microelectronics, Chinese Academy of Sciences Flash memory device and manufacturing method thereof

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