CN106024903A - 一种pmos器件结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种PMOS器件结构,包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱,所述第一N阱四周依次围有P阱、第二N阱,所述第一N阱、P阱和第二N阱下方相连设有第三N阱;本发明通过在PMOS器件结构上增加包围PMOS的P阱结构,以及增加包围P阱的第二N阱和深N阱结构,将PMOS与衬底隔离开来,可减小衬底噪声对PMOS器件的影响,从而具有较好的噪声特性,在射频微波毫米波应用中有较好的应用前景。
Description
技术领域
本发明涉及半导体集成电路制造技术领域,更具体地,涉及一种新型毫米波(射频,微波)PMOS器件结构及其制作方法。
背景技术
随着半导体技术的发展,硅半导体器件的特征尺寸在不断减小。而随着控制栅尺寸的越来越小,CMOS器件的截止频率(fT)也越来越高,使得CMOS器件在微波甚至毫米波电路上的应用前景越来越广阔。
在55nm/40nm技术节点,由于PMOS的截止频率远小于NMOS的截止频率,因而在具体电路设计中一般不使用PMOS做放大器。但随着PMOS应力技术的成熟,以及高k值金属栅工艺在CMOS技术上的应用,在28nm/20nm技术节点,PMOS器件的驱动能力已有较大的提高,其截止频率也随之相应提高,使得PMOS在电路中的应用成为可能。
请参阅图1,图1是现有的一种CMOS器件结构示意图。如图1所示,该CMOS器件通常的形成方法可包括:
首先在硅衬底10上形成浅沟槽隔离11(STI);
接着形成双阱,包括N阱15(NW)和P阱16(PW);
然后生长栅介质和栅极材料,并通过光刻、刻蚀形成栅极13;
再下来分别形成侧墙14和源漏区12,最终形成包括NMOS和PMOS的CMOS器件。
通常在NMOS结构中,可以采用深N阱(deep NWell,DNW)将该NMOS的P阱(PWell)与衬底其他部分完全隔离开,从而可避免衬底噪声的影响。但在PMOS结构中,其N阱(NWell)被周边的P阱和P型衬底(P-Substrate)包围,由于P阱和P型衬底在整个芯片上是连成一体的,不利于将衬底噪声隔开,如图2所示,会引入衬底带来的噪声(Noise)影响。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷,提供一种PMOS器件结构,以有效隔离衬底噪声。
为实现上述目的,本发明的技术方案如下:
一种PMOS器件结构,包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱,所述第一N阱四周依次围有P阱、第二N阱,所述第一N阱、P阱和第二N阱下方相连设有第三N阱,以将所述PMOS器件与硅衬底隔离。
优选地,所述第三N阱为深N阱,其与第二N阱一起构成对P阱的包围结构。
优选地,所述硅衬底为P型硅衬底。
一种上述的PMOS器件结构的制作方法,包括以下步骤:
步骤S01:提供一硅衬底,在所述硅衬底中形成第三N阱;
步骤S02:在所述硅衬底中形成有源区隔离结构;
步骤S03:在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱;
步骤S04:在所述第一、第二N阱之间形成围绕第一N阱的P阱;
步骤S05:在所述第一N阱位置的硅衬底上方形成栅极;
步骤S06:在所述栅极两侧形成侧墙,以及在栅极两侧的硅衬底中形成源漏区。
优选地,步骤S01中,所述硅衬底为P型硅衬底。
优选地,步骤S02中,所述隔离结构为浅沟槽隔离。
优选地,步骤S01中,通过光刻形成第三N阱图形,然后向所述硅衬底中注入N型掺杂杂质,形成具有深N阱结构的第三N阱。
优选地,步骤S03中,通过光刻形成第一、第二N阱图形,然后向所述硅衬底中注入N型掺杂杂质,形成第一、第二N阱;步骤S04中,通过光刻形成P阱图形,然后向所述硅衬底中注入P型掺杂杂质,形成P阱。
从上述技术方案可以看出,本发明通过在PMOS器件结构上增加包围PMOS的P阱结构,以及增加包围P阱的第二N阱和深N阱结构,将PMOS与衬底隔离开来,可减小衬底噪声对PMOS器件的影响,从而具有较好的噪声特性,在射频微波毫米波应用中有较好的应用前景。
附图说明
图1是现有的一种CMOS器件结构示意图;
图2是PMOS衬底噪声来源示意图;
图3是本发明一较佳实施例的一种PMOS器件结构示意图;
图4是本发明隔绝衬底噪声电学示意图;
图5是本发明一较佳实施例的一种PMOS器件结构的俯视示意图。
具体实施方式
下面结合附图,对本发明的具体实施方式作进一步的详细说明。
需要说明的是,在下述的具体实施方式中,在详述本发明的实施方式时,为了清楚地表示本发明的结构以便于说明,特对附图中的结构不依照一般比例绘图,并进行了局部放大、变形及简化处理,因此,应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中,请参阅图3,图3是本发明一较佳实施例的一种PMOS器件结构示意图。如图3所示,本发明的一种PMOS器件结构,包括位于硅衬底20上的栅极25,位于硅衬底20中并位于栅极25两侧的源漏区24,以及位于硅衬底20中并位于栅极25下方的第一N阱27(NW)。所述第一N阱27四周依次围有P阱23(PW)、第二N阱21(NW)。所述第一N阱27、P阱23和第二N阱21之间采用隔离结构22进行隔离。位于所述第一N阱27、P阱23和第二N阱21下方设置有与第一N阱、P阱和第二N阱相连的第三N阱28(DNW),第三N阱用于将所述PMOS器件与下方的硅衬底相隔离。
请参阅图3。所述第三N阱28为采用深N阱工艺形成的深N阱(deepNWell,DNW),第三N阱28与第二N阱21一起构成对P阱23的包围结构。第三N阱与第二N阱的连接以形成将P阱有效封闭为限。所述硅衬底20采用P型硅衬底(P-Substrate)。所述隔离结构22可采用浅沟槽隔离(STI)结构。
请继续参阅图3。所述栅极25两侧还可以具有侧墙结构26。
请参阅图5,图5是本发明一较佳实施例的一种PMOS器件结构的俯视图。如图5所示,PMOS器件的栅极25(Gate)横跨硅衬底中的有源区(AA),栅极25两侧的有源区具有源漏区24。位于栅极25下方的硅衬底中设置有PMOS器件的N阱27(即第一N阱);围绕第一N阱设置有P阱23,P阱将PMOS包围;围绕P阱设置有深N阱28(deep Nwell;即第三N阱),深N阱又将P阱包围;最外层设置有第二N阱21,第二N阱21与深N阱28紧接,并共同将P阱23以及PMOS器件包围起来,使PMOS器件与深N阱下方的硅衬底相隔离,如图4所示,从而可减小衬底噪声(Noise)对PMOS器件的影响。
下面将结合具体实施方式,对本发明的一种上述的PMOS器件结构的制作方法进行详细说明。
请参阅图3和图5。本发明的一种PMOS器件结构的制作方法,包括以下步骤:
执行步骤S01:提供一P型硅衬底20,在所述硅衬底中形成第三N阱;
可通过光刻工艺形成第三N阱图形;然后向所述硅衬底中注入N型掺杂杂质,在所述硅衬底中形成具有深N阱(deep Nwell)结构的第三N阱28。
执行步骤S02:在所述硅衬底中形成有源区隔离结构。
采用与常规射频/毫米波工艺相同的工艺流程,在所述硅衬底20中形成有源区隔离结构22,例如可以是浅沟槽隔离结构22(STI)。
执行步骤S03:在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱;
可通过光刻工艺形成第一、第二N阱图形;然后向所述硅衬底中注入N型掺杂杂质,在所述硅衬底中的第三N阱28上方形成第一N阱27以及围绕第一N阱的第二N阱21。
执行步骤S04:在所述第一、第二N阱之间形成围绕第一N阱的P阱;
可通过光刻工艺形成P阱图形;然后向所述硅衬底中注入P型掺杂杂质,在所述硅衬底中的第三N阱28上方、第一、第二N阱27、21之间形成围绕第一N阱27的P阱23。
执行步骤S05:在所述第一N阱位置的硅衬底上方形成栅极;
可采用与常规射频/毫米波工艺相同的工艺流程,在所述硅衬底上沉积栅介质层和栅电极薄膜,然后通过图形化形成栅极25。
执行步骤S06:在所述栅极两侧形成侧墙,以及在栅极两侧的硅衬底中形成源漏区。
最后,可采用与常规射频/毫米波工艺相同的工艺流程,在所述栅极25两侧形成侧墙26,以及在栅极25两侧的硅衬底20中通过离子注入工艺形成PMOS源漏区24。
综上所述,本发明通过在PMOS器件结构上增加包围PMOS的P阱结构,以及增加包围P阱的深N阱结构,将PMOS与衬底隔离开来,可减小衬底噪声对PMOS器件的影响,从而具有较好的噪声特性,在射频微波毫米波应用中有较好的应用前景。
以上所述的仅为本发明的优选实施例,所述实施例并非用以限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同结构变化,同理均应包含在本发明的保护范围内。
Claims (8)
1.一种PMOS器件结构,其特征在于,包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱,所述第一N阱四周依次围有P阱、第二N阱,所述第一N阱、P阱和第二N阱下方相连设有第三N阱,以将所述PMOS器件与硅衬底隔离。
2.根据权利要求1所述的PMOS器件结构,其特征在于,所述第三N阱为深N阱,其与第二N阱一起构成对P阱的包围结构。
3.根据权利要求1所述的PMOS器件结构,其特征在于,所述硅衬底为P型硅衬底。
4.一种如权利要求1所述的PMOS器件结构的制作方法,其特征在于,包括以下步骤:
步骤S01:提供一硅衬底,在所述硅衬底中形成第三N阱;
步骤S02:在所述硅衬底中形成有源区隔离结构;
步骤S03:在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱;
步骤S04:在所述第一、第二N阱之间形成围绕第一N阱的P阱;
步骤S05:在所述第一N阱位置的硅衬底上方形成栅极;
步骤S06:在所述栅极两侧形成侧墙,以及在栅极两侧的硅衬底中形成源漏区。
5.根据权利要求4所述的PMOS器件结构的制作方法,其特征在于,步骤S01中,所述硅衬底为P型硅衬底。
6.根据权利要求4所述的PMOS器件结构的制作方法,其特征在于,步骤S02中,所述隔离结构为浅沟槽隔离。
7.根据权利要求4所述的PMOS器件结构的制作方法,其特征在于,步骤S01中,通过光刻形成第三N阱图形,然后向所述硅衬底中注入N型掺杂杂质,形成具有深N阱结构的第三N阱。
8.根据权利要求4所述的PMOS器件结构的制作方法,其特征在于,步骤S03中,通过光刻形成第一、第二N阱图形,然后向所述硅衬底中注入N型掺杂杂质,形成第一、第二N阱;步骤S04中,通过光刻形成P阱图形,然后向所述硅衬底中注入P型掺杂杂质,形成P阱。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040114288A1 (en) * | 2002-09-25 | 2004-06-17 | Tao Cheng | Npn darlington esd protection circuit |
US20060038271A1 (en) * | 2004-08-19 | 2006-02-23 | Tsun-Lai Hsu | Substrate isolation design |
CN102034857A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种pmos场效应晶体管辅助触发的双向可控硅 |
CN102623515A (zh) * | 2011-01-25 | 2012-08-01 | 台湾积体电路制造股份有限公司 | Mos变抗器结构和方法 |
CN103904082A (zh) * | 2012-12-27 | 2014-07-02 | 力旺电子股份有限公司 | 非易失性存储器结构及其制造工艺 |
-
2016
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040114288A1 (en) * | 2002-09-25 | 2004-06-17 | Tao Cheng | Npn darlington esd protection circuit |
US20060038271A1 (en) * | 2004-08-19 | 2006-02-23 | Tsun-Lai Hsu | Substrate isolation design |
CN102034857A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种pmos场效应晶体管辅助触发的双向可控硅 |
CN102623515A (zh) * | 2011-01-25 | 2012-08-01 | 台湾积体电路制造股份有限公司 | Mos变抗器结构和方法 |
CN103904082A (zh) * | 2012-12-27 | 2014-07-02 | 力旺电子股份有限公司 | 非易失性存储器结构及其制造工艺 |
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