JP2011009454A - 半導体装置 - Google Patents

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Abstract

【課題】不揮発性メモリを有する半導体装置を高性能化する。
【解決手段】シリコン基板１上に配列された不揮発性メモリセルＮＶＭ１は、第１ｎウェルＮＷ１と、それとは異なる場所に形成された第２ｎウェルＮＷ２と、第１ｎウェルＮＷ１内に形成された選択トランジスタＱｓと、浮遊ゲート電極ＦＧおよび蓄積部ｐウェルを有する電荷蓄積部ＣＡとを有する。浮遊ゲート電極ＦＧは、第１ｎウェルＮＷ１の一部と第２ｎウェルＮＷ２とに重なるようにして配置され、蓄積部ｐウェルは、第１ｎウェルＮＷ１内において浮遊ゲート電極ＦＧに一部重なるようにして配置されている。この不揮発性メモリセルＮＶＭ１は、第２ｎウェルＮＷ２に正電圧を印加して、浮遊ゲート電極ＦＧの電子を第２ｎウェルＮＷ２に放出することで記憶情報を消去する。
【選択図】図１

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関するものである。
半導体装置に備えられる記憶装置（メモリ）として、不揮発性メモリがある。これは、電源を切っても記憶情報を保持するメモリであり、ＲＯＭ（Read Only Memory）やＦｌａｓｈメモリ、相変化メモリなどがある。
上記のような不揮発性メモリとして、浮遊状態（フローティング状態）にある導体膜に電子などの電荷を蓄積することで、情報を記憶する素子がある。例えば、浮遊状態にある導体膜をゲート電極として有するＭＩＳ（Metal Insulator Semiconductor）構造の電界効果型トランジスタ（Field Effect Transistor：ＦＥＴともいう）（以下、単にＭＩＳトランジスタ）を構成した場合、その浮遊ゲート電極（フローティングゲート電極）の荷電状態は、閾値電圧の変化として現れる。これにより、ＭＩＳトランジスタのドレイン電流などから、記憶状態を読み出すことができる。そして、浮遊ゲート電極に蓄積された電荷は外部に漏れ難いので、電源の供給が無くとも情報を保持することができる。
このような浮遊ゲート電極を有する不揮発性メモリのうち、例えば、浮遊ゲート電極を他のＭＩＳトランジスタのゲート電極と同じ工程で形成する不揮発性メモリがある。これにより製造工程が容易になり、不揮発性メモリを有する半導体装置の製造歩留まりや信頼性が向上する。この様な不揮発性メモリの浮遊ゲート電極の構造は、通常のＭＩＳトランジスタと同様に単層の導体膜によって構成される。そして、浮遊ゲート電極に電荷を注入するための電界の制御は、例えば、基板に形成したウェルと浮遊ゲート電極との間のカップリング容量などにより行う。
例えば、特開２００４−２５３６８５号公報（特許文献１）には、Ｐ型導電型単層ポリシリコンフローティングゲートを備えたＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）が開示されている。
特開２００４−２５３６８５号公報
本発明者が検討した不揮発性メモリでは、電荷を蓄積する浮遊ゲート電極部と、アクセス制御をするＭＩＳトランジスタ（選択トランジスタ）部とを１つずつ有し、同一の活性領域（アクティブ領域）に形成され、１つのメモリセルを構成している。上述のように、浮遊ゲート電極とＭＩＳトランジスタのゲート電極とを同じ工程で形成している。浮遊ゲート電極の上層には制御ゲート電極（またはコントロールゲート電極）などは配置されておらず、単層の導体膜（多結晶シリコン）によって構成されている。そして、浮遊ゲート電極の電界は、基板に形成されたウェルとのカップリング容量を用いて制御する。このような単層浮遊ゲート電極型の不揮発性メモリを有する半導体装置に関して、本発明者が検討したところ、以下で説明するような課題を有することが分かった。
例えば、浮遊ゲート電極に電子が注入され、Ｐチャネル型ＭＩＳトランジスタとしての閾値電圧が低下した状態を、書き込み状態とする。これに対し、浮遊ゲート電極から電子を引き抜き、閾値電圧を上昇させた状態が消去状態となる。この時、浮遊ゲート電極は、書き込み状態とは逆電位の状態とする必要がある。しかし、上述のように、ウェルとのカップリング容量によって浮遊ゲート電極の電界を制御する場合、正負逆の電界とすることは難しく、電子を有効に引き抜くことができない。従って、本発明者が検討した不揮発性メモリでは電気的な消去が不可能であった。これを、ＯＴＰ（One Time Programmable）と称することもある。
また、浮遊ゲート電極の書き込み動作中、浮遊ゲート電極には電子が満ちていく。この状態は、浮遊ゲート電極に負の自電界が生じることとなり、時間経過と共に浮遊ゲートへの電子の注入が起こり難くなる。
以上のように、本発明者が検討した不揮発性メモリでは、消去動作が不可能であることや、十分な書き込みが出来ないことなど、更なる高性能化が困難であることが分かった。
そこで、本発明の目的の一つは、不揮発性メモリを有する半導体装置を高性能化する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
半導体基板上に配列された不揮発性メモリセルを有する半導体装置であって、不揮発性メモリセルは、半導体基板の主面に形成されたｎ型の第１半導体領域と、半導体基板の主面において、第１半導体領域とは異なる箇所に形成されたｎ型の第２半導体領域と、第１半導体領域内に形成された選択トランジスタと、浮遊ゲート電極およびｐ型の第３半導体領域を有する電荷蓄積部とを有し、浮遊ゲート電極は、半導体基板の主面を平面的に見て、第１半導体領域の一部と第２半導体領域とに重なるようにして半導体基板上に配置され、第３半導体領域は、第１半導体領域内において浮遊ゲート電極の側方下部に形成され、かつ、半導体基板の主面を平面的に見て、浮遊ゲート電極の端部に一部重なるようにして配置され、不揮発性メモリセルは、浮遊ゲート電極に電荷を蓄積することで情報を記憶する素子であり、第２半導体領域に正電圧を印加して、浮遊ゲート電極に蓄積された電子を第２半導体領域に放出することで、記憶情報を消去する。
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
即ち、不揮発性メモリを有する半導体装置を高性能化することができる。
本発明の実施の形態１である半導体装置の要部平面図である。 図１に示す要部平面図のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。 図１に示す要部平面図のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。 本発明の実施の形態１である半導体装置の等価回路図である。 本発明の実施の形態１の不揮発性メモリセルの書き込み動作を示す説明図である。 本発明の実施の形態１の不揮発性メモリセルの書き込み動作を示す等価回路図である。 本発明の実施の形態１の不揮発性メモリセルの書き込み動作中における印加電圧のタイミングチャートを示すグラフ図である。 本発明の実施の形態１の不揮発性メモリセルの書き込み動作中の特性を示すグラフ図である。 本発明の実施の形態１の不揮発性メモリセルの読み出し動作を示す説明図である。 本発明の実施の形態１の不揮発性メモリセルの読み出し動作を示す等価回路図である。 本発明の実施の形態１の不揮発性メモリセルの消去動作を示す説明図である。 本発明の実施の形態１の不揮発性メモリセルの消去動作を示す等価回路図である。 本発明の実施の形態１の不揮発性メモリセルの消去動作中における印加電圧のタイミングチャートを示すグラフ図である。 本発明の実施の形態１の不揮発性メモリセルの要部平面図である。 本発明の実施の形態１の不揮発性メモリセルの動作を説明するための等価回路図である。 本発明の実施の形態１の不揮発性メモリセルの要部平面図である。 図１６に示す要部平面図のＤ１−Ｄ１線に沿って矢印方向に見た要部断面図である。 本発明の実施の形態１の他の不揮発性メモリセルの要部平面図である。 図１８に示す要部平面図のＤ２−Ｄ２線に沿って矢印方向に見た要部断面図である。 本発明の実施の形態１の更に他の不揮発性メモリセルの要部断面図であって、図１に示す要部平面図のＢ１−Ｂ１線に該当する箇所に沿って矢印方向に見た要部断面図である。 本発明の実施の形態１の更に他の不揮発性メモリセルの要部断面図であって、図１に示す要部平面図のＢ１−Ｂ１線に該当する箇所に沿って矢印方向に見た要部断面図である。 本発明の実施の形態２の不揮発性メモリセルの書き込み動作を示す等価回路図である。 本発明の実施の形態２の不揮発性メモリセルの書き込み動作中における印加電圧のタイミングチャートを示すグラフ図である。 本発明の実施の形態２の不揮発性メモリセルの他の書き込み動作中における印加電圧のタイミングチャートを示すグラフ図である。 本発明の実施の形態２の不揮発性メモリセルの更に他の書き込み動作中における印加電圧のタイミングチャートを示すグラフ図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。
また、本実施の形態において、ある領域に対して「高濃度」と表現したときは、半導体基板の深さ方向の全領域で高濃度である必要はなく、濃度ピーク値が高い領域であることを示す。または、半導体基板の深さ方向に対する平均的な濃度が高い領域であることを示す。また、ある領域に対して「低濃度」と表現したときも、同様の思想である。
なお、例えばプロセッサ、ＣＰＵ（Central Processing Unit）またはマイコンを搭載した半導体装置に備えられる記憶装置（メモリ）として、本発明の不揮発性メモリが使用される。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、本実施の形態１の半導体装置が有する不揮発性メモリ周辺の要部平面図を示している。図１中の破線で囲まれた領域が、単位情報を記憶する一つのメモリセルである。以下、不揮発性メモリセルＮＶＭ１と記す。図２は、図１のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。図３は、図１のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。以下では、図１〜図３を用いて、本実施の形態１の半導体装置が有する不揮発性メモリセルＮＶＭ１の構造について、詳しく説明する。本実施の形態１の不揮発性メモリセルＮＶＭ１は、以下のような構成要素を有する。
不揮発性メモリセルＮＶＭ１は、単結晶のシリコン（Ｓｉ）からなるシリコン基板（半導体基板）１に形成されている。シリコン基板１の主面には、浅い溝型の絶縁膜（Shallow Trench Isolation：ＳＴＩ）構造からなる分離部２が形成され、活性領域（アクティブ領域とも言う）３を規定している。このように分離部２によって規定された活性領域３に、素子を形成したり給電部を形成したりする。
シリコン基板１の主面側には、ｎ型導電型の半導体領域である分離用ｎウェル（分離用ウェル）ｄｎｗが形成されている。ここで、ｎ型導電型とは、シリコンを主体とする半導体領域などにおいて、Ｖ族のリン（Ｐ）やヒ素（Ａｓ）またはＶＩ族の元素を含み、多数キャリアが電子となるような半導体領域の導電型を表す。分離用ｎウェルｄｎｗに内包されるようにして、ｐ型導電型の半導体領域である素子用ｐウェル（素子用ウェル）ｈｐｗが形成されている。ここで、ｐ型導電型とは、シリコンを主体とする半導体領域などにおいて、ＩＩＩ族のホウ素（Ｂ）やＩＩ族の元素を含み、多数キャリアが正孔（ホールとも言う）となるような半導体領域の導電型を表す。なお、シリコン基板１はｐ型導電型とする。
シリコン基板１の主面のうち、素子用ｐウェルｈｐｗに内包されるようにして、ｎ型導電型の半導体領域である第１ｎウェル（第１半導体領域）ＮＷ１が形成されている。また、シリコン基板１の主面のうち、素子用ｐウェルに内包されるようにして、かつ、第１ｎウェルＮＷ１とは異なる箇所に、ｎ型導電型の半導体領域である第２ｎウェル（第２半導体領域）ＮＷ２が形成されている。第１ｎウェルＮＷ１と第２ｎウェルＮＷ２との間には、分離部２および素子用ｐウェルｈｐｗが配置され、これらにより、互いに電気的に分離された状態となっている。従って、第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とは同じｎ型導電型であっても、後に説明する給電機構によって、互いに独立に電圧を印加することができる。
第１ｎウェルＮＷ１内には、選択トランジスタＱｓが形成されている。選択トランジスタＱｓは、ゲート電極ＥＧ、ゲート絶縁膜ＩＧおよび第１ｎウェルＮＷ１をＭＩＳ構造として有する電界効果トランジスタである。ゲート電極ＥＧは多結晶シリコン（ポリシリコンとも言う）を主体とする導体膜からなり、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧ上に形成されている。ゲート電極ＥＧとゲート絶縁膜ＩＧとは、その側壁が、酸化シリコン膜などの絶縁体からなるサイドウォールスペーサｓｗで覆われている。ゲート電極ＥＧの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ型エクステンション領域ｐ１が形成されている。また、サイドウォールスペーサｓｗの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ型ソースドレイン領域ｐ２が形成されている。ｐ型ソースドレイン領域ｐ２は、シリコン基板１の主面からの深さがｐ型エクステンション領域ｐ１よりも深く、ｐ型不純物濃度がｐ型エクステンション領域ｐ１よりも濃い。
更に、シリコン基板１には、電荷蓄積部ＣＡが形成されている。電荷蓄積部ＣＡは、導体膜からなる浮遊ゲート電極ＦＧ（フローティングゲート電極とも言う）、および、ｐ型導電型の半導体領域である蓄積部ｐウェル（第３半導体領域）ＰＷにより構成されている。また、選択トランジスタＱｓのゲート電極ＥＧと、電荷蓄積部ＣＡの浮遊ゲート電極ＦＧとの間に位置する活性領域３の第１ｎウェルＮＷ１の表面には、上記と同様のｐ型ソースドレイン領域ｐ２が形成されている。言い換えれば、選択トランジスタＱｓのゲート電極ＥＧの側方下部に配置されたｐ型ソースドレイン領域ｐ２のうち片方は、電荷蓄積部ＣＡの浮遊ゲート電極ＦＧの側方下部に達するように形成されている。
ここで、浮遊ゲート電極ＦＧは、シリコン基板１上に、浮遊ゲート絶縁膜４を介して形成されている。この浮遊ゲート電極ＦＧは、他のいかなる導体材料にも接触せず、浮遊状態（フローティング状態）となっている。
また、浮遊ゲート電極ＦＧは、シリコン基板１の主面を平面的に見て、第１ｎウェルＮＷ１の一部と、第２ｎウェルＮＷ２とに重なるようにしてシリコン基板１上に配置されている。特に、選択トランジスタＱｓのゲート電極ＥＧの延在方向と同一の方向に延在するようにして、浮遊ゲート電極ＦＧを配置することで、素子レイアウトを密にしやすくなる。言い換えれば、第１ｎウェルＮＷ１を含む活性領域３の延在方向に対して交差するような方向に、ゲート電極ＥＧと浮遊ゲート電極ＦＧとが配置されている。そして、浮遊ゲート電極ＦＧの延在方向のいずれかの領域の下に、第２ｎウェルＮＷ２を含む活性領域３が配置するような構造となっている。
ここで、浮遊ゲート電極ＦＧは、浮遊ゲート絶縁膜４を介して、第１ｎウェルＮＷ１および第２ｎウェルＮＷ２と容量結合（容量性カップリングとも言う）を形成していることになる。従って、第１ｎウェルＮＷ１または第２ｎウェルＮＷ２に給電することで、両者のカップリング容量により、浮遊ゲート電極ＦＧを帯電させることができる。また、上述のように、第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とは独立しているから、独立した２箇所より浮遊ゲート電極ＦＧを帯電させることができる。
また、浮遊ゲート電極ＦＧは、選択トランジスタＱｓのゲート電極ＥＧと同一の工程で形成されることから、浮遊ゲート電極ＦＧも、多結晶シリコンを主体とする導体膜によって形成されている。また、浮遊ゲート絶縁膜４は、選択トランジスタＱｓのゲート絶縁膜ＩＧと同一の工程で形成されることから、浮遊ゲート絶縁膜４も、酸化シリコンを主体とする絶縁膜によって形成されている。
蓄積部ｐウェルＰＷは、第１ｎウェルＮＷ１内において浮遊ゲート電極ＦＧの側方下部に形成され、かつ、シリコン基板１の主面を平面的に見て、浮遊ゲート電極ＦＧの端部に一部重なるようにして配置されている。このような領域をオーバーラップ領域という。本実施の形態１の不揮発性メモリセルＮＶＭ１では、このオーバーラップ領域において、浮遊ゲート絶縁膜４を挟んで、浮遊ゲート電極ＦＧと蓄積部ｐウェルＰＷとが容量結合を備えた構造となっている。そして、蓄積部ｐウェルＰＷに給電することで、両者のカップリング容量により、浮遊ゲート電極ＦＧを帯電させることができる。このように、本実施の形態１の不揮発性メモリセルＮＶＭ１では、蓄積部ｐウェルＰＷが制御ゲート電極（コントロール電極）としての機能を有している。以上をまとめると、本実施の形態１の不揮発性メモリセルＮＶＭ１では、上述の第１ｎウェルＮＷ１および第２ｎウェルＮＷ２とあわせて、蓄積部ｐウェルＰＷを備えることで、独立した３箇所より浮遊ゲート電極ＦＧを帯電させることができる。
また、電荷蓄積部ＣＡの蓄積部ｐウェルＰＷは、選択トランジスタＱｓのｐ型ソースドレイン領域ｐ２と同じ深さ、同じｐ型不純物濃度であっても良い。このような構造とすることで、蓄積部ｐウェルＰＷとｐ型ソースドレイン領域ｐ２とを同一のイオン注入工程および同一条件の熱処理によって形成することができる。これにより製造プロセスが簡略化され、歩留まり、および、信頼性の向上を実現し得る。また、このように蓄積部ｐウェルＰＷを選択トランジスタＱｓのｐ型ソースドレイン領域ｐ２と同工程で形成する場合には、選択トランジスタＱｓのｐ型エクステンション領域ｐ１も同工程で形成される。電荷蓄積部ＣＡのｐ型エクステンション領域ｐ１がオーバーラップ領域となり、浮遊ゲート電極ＦＧの端部に重なるように形成される。
また、蓄積部ｐウェルＰＷと反対側の拡散層の構造は、選択トランジスタＱｓと同様となっている。即ち、ｐ型エクステンション領域ｐ１とｐ型ソースドレイン領域ｐ２とで構成されている。
本実施の形態１の不揮発性メモリセルＮＶＭ１は、以上のような基本構造を有する。特に、本実施の形態１の不揮発性メモリセルＮＶＭ１では、電荷蓄積を担う浮遊ゲート電極ＦＧの下部に、第１ｎウェルＮＷ１に加えて、これとは独立である第２ｎウェルＮＷ２が配置されていることが特徴的である。本実施の形態１の半導体装置は、シリコン基板１上にアレイ状に配列された複数の不揮発性メモリセルＮＶＭ１を有している。
上記の不揮発性メモリセルＮＶＭ１を覆うようにして、シリコン基板１上には層間絶縁膜ＩＬ１が形成されている。更に、その上層にも層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１，ＩＬ２は、酸化シリコンを主体とする絶縁膜からなる。
下層の厚い層間絶縁膜ＩＬ１は、コンタクトプラグｃｐを配置するために形成されている。コンタクトプラグｃｐは、例えばタングステン（Ｗ）などを主体とする導体膜からなる。コンタクトプラグｃｐは、選択トランジスタＱｓのｐ型ソースドレイン領域ｐ２やゲート電極ＥＧ、電荷蓄積部ＣＡの蓄積部ｐウェルＰＷなどに電気的に接続するようにして形成されている。
上層の薄い層間絶縁膜ＩＬ２は、配線ｍｗを配置するために形成されている。配線ｍｗは、例えば銅（Ｃｕ）やアルミニウム（Ｃｕ）などを主体とする導体膜からなる。配線ｍｗは、所望のコンタクトプラグｃｐどうしを接続するような平面パターンを有している（図示しない）。以上のような、層間絶縁膜、プラグおよび配線を多層にわたって配置することで、複数の不揮発性メモリセルＮＶＭ１を結線し、所望のメモリセルアレイを構成している。
図４には、上述の不揮発性メモリセルＮＶＭ１をマトリクス状にアレイ配置した回路の等価回路図を示している。不揮発性メモリセルＮＶＭ１は、選択トランジスタＱｓおよび電荷蓄積部ＣＡを有する等価回路として表している。電荷蓄積部ＣＡは、浮遊ゲート電極ＦＧを有し、その浮遊ゲート電極ＦＧは第２ｎウェルＮＷ２との容量結合Ｃｎを有している。
選択トランジスタＱｓのゲート電極ＥＧに印加する電圧を、制御ゲート（またはコントロールゲート）電圧Ｖｃｇとする。行方向に配置する選択トランジスタＱｓのゲート電極ＥＧは共通に給電され、同一の制御ゲート電圧Ｖｃｇが印加される。
また、選択トランジスタＱｓの側方下部のｐ型ソースドレイン領域ｐ２のうち、浮遊ゲート電極ＦＧと向かい合わない側のｐ型ソースドレイン領域ｐ２に印加する電圧を、ソース電圧Ｖｓとする。行方向に配置する選択トランジスタＱｓの当該ｐ型ソースドレイン領域ｐ２は共通に給電され、同一のソース電圧Ｖｓが印加される。
また、電荷蓄積部ＣＡの蓄積部ｐウェルＰＷに印加する電圧を、ドレイン電圧Ｖｄとする。列方向に配置する電荷蓄積部ＣＡの蓄積部ｐウェルＰＷは共通に給電され、同一のドレイン電圧Ｖｄが印加される。
また、電荷蓄積部ＣＡの第２ｎウェルＮＷ２に印加する電圧を、補助ゲート電圧Ｖａｇとする。列方向に配置する電荷蓄積部ＣＡの第２ｎウェルＮＷ２、および、行方向に隣り合う不揮発性メモリセルＮＶＭ１の電荷蓄積部ＣＡの第２ｎウェルＮＷ２は共通に給電され、同一の補助ゲート電圧Ｖａｇが印加される。ここで、上述のように、第２ｎウェルＮＷ２は容量結合Ｃｎを介して浮遊ゲート電極ＦＧに接続されており、第２ｎウェルＮＷ２の電圧に応じて、浮遊ゲート電極ＦＧを帯電させることができる。従って、第２ｎウェルＮＷ２に補助ゲート電圧Ｖａｇを印加すると、浮遊ゲート電極ＦＧには補助ゲート電圧Ｖａｇの大きさに応じた電圧が生じる。
また、第１ｎウェルＮＷ１に供給される電圧をウェル電圧Ｖｗとする。行列方向の複数の不揮発性メモリセルＮＶＭ１は第１ｎウェルＮＷ１を共有しており、同一のウェル電圧Ｖｗが印加される。
以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１のメモリ動作に関して詳しく説明する。
本実施の形態１の不揮発性メモリセルＮＶＭ１の書き込み動作について、図５〜図８を用いて説明する。図５は、不揮発性メモリセルＮＶＭ１における上記図２に該当する断面図を模式的に描いた説明図である。図６は、アレイ配列した複数の不揮発性メモリセルＮＶＭ１の等価回路図である。図７は、各電圧Ｖｃｇ〜Ｖａｇのタイミングチャートである。図８は、書き込み特性を表すグラフ図である。
書き込み動作では、ドレインアバランシェホットエレクトロン（Drain Avalanche Hot Electron：ＤＡＨＥ）注入によって、浮遊ゲート電極ＦＧに電子を注入する。ＭＩＳトランジスタにおいて、例えば、ピンチオフ状態にあるソース／ドレイン間などで更に電位差を大きくすると、加速された電子が格子と電離衝突を繰り返して、雪崩増幅的に多量に電子を発生させる。それらの電子が高いエネルギーを獲得し、ホットエレクトロンとなった状態がＤＡＨＥである。このようなＤＡＨＥは、絶縁膜の禁制帯を通り抜け、導体膜に注入され得る。即ち、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１でＤＡＨＥを発生させることで、浮遊ゲート電極ＦＧに電子を注入することができる。これを実現させるために、本実施の形態１の不揮発性メモリセルＮＶＭ１では、書き込み動作時に、例えば、制御ゲート電圧Ｖｃｇとして−６Ｖ、ドレイン電圧Ｖｄとして−７Ｖを印加する。他のノードには０Ｖを印加する。
ここで、本発明者の検証により図８のような特性が得られている。本図８は、ＤＡＨＥを起こすｐ型ＭＩＳトランジスタにおいて、縦軸にゲート電流Ｉｇを取り、横軸にゲート電圧Ｖｇを取っている。ＤＡＨＥ注入では、ＭＩＳトランジスタのチャネル領域からゲート電極に電子が注入されるため、その注入量はゲート電流Ｉｇ量として評価できる。言い換えれば、ゲート電極にＤＡＨＥが注入されるほど（ＤＡＨＥ注入が盛んであるほど）、ゲート電流Ｉｇが大きくなる。図のように、ゲート電圧Ｖｇを負方向に増加させる程、ゲート電流Ｉｇは増加し、ゲート電圧Ｖｇが−１Ｖ付近でピークとなり、その後減少する。これは、ゲート電極の自電界が負方向に高くなるにつれて、電子が注入され難くなることが原因である。
上記の検証結果に倣って、本実施の形態１の不揮発性メモリＮＶＭ１では、浮遊ゲート電極ＦＧの電圧が−１Ｖとなるように、容量結合Ｃｎを介した蓄積部ｐウェルＰＷのドレイン電圧Ｖｄを設定する。その値が、例えば−７Ｖである。このような電圧条件とすることで、最も効率的にＤＡＨＥを浮遊ゲート電極ＦＧに注入することができる。即ち、書き込み動作を高速化できる。このように、本実施の形態１の不揮発性メモリセルＮＶＭ１では、蓄積部ｐウェルＰＷが制御ゲート電極（コントロール電極）としての機能を有している。
図６に示すように、書き込み対象となる不揮発性メモリセルＮＶＭ１に通じる導電線に制御ゲート電圧Ｖｃｇ＝−６Ｖ、ドレイン電圧Ｖｄ＝−７Ｖを印加することで、複数のメモリセルの中から選択的に書き込み動作を施すことができる。
続いて、本実施の形態１の不揮発性メモリセルＮＶＭ１の読み出し動作について、図９および図１０を用いて説明する。図９は、不揮発性メモリセルＮＶＭ１における上記図２に該当する断面図を模式的に描いた説明図である。図１０はアレイ配置した複数の不揮発性メモリセルＮＶＭ１の等価回路図である。
読み出し動作時には、例えば、制御ゲート電圧Ｖｃｇとして−５Ｖ、ドレイン電圧Ｖｄとして１．５Ｖを印加する。他のノードには０Ｖを印加する。これにより、選択トランジスタＱｓはオン状態となる。そして、電荷蓄積部ＣＡの浮遊ゲート電極ＦＧの荷電状態に応じて、ｐ型ソースドレイン領域ｐ２と蓄積部ｐウェルＰＷとの間に電流が流れる。
より具体的には、当該不揮発性メモリセルＮＶＭ１が、先に説明した書き込み動作を受け、浮遊ゲート電極ＦＧに電子が蓄積されている場合、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１には反転層（チャネル層）が形成される。この時、ｐ型ソースドレイン領域ｐ２と蓄積部ｐウェルＰＷとの間には電位バイアスをかけているから、ドレイン電流が流れることになる。一方、当該不揮発性メモリセルＮＶＭ１が書き込み動作を受けていない、または、後に説明する消去動作を受けている場合、浮遊ゲート電極ＦＧには電子が蓄積されていない。従って、書き込み状態と比較して、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１にはほとんど反転層は形成されない。従って、ドレイン電流は微小または流れない状態となる。
以上のようにして、本実施の形態１の不揮発性メモリセルＮＶＭ１では、ドレイン電流の大小（トランジスタのオン／オフ）によって、対象セルの記憶状態を判別することができる。
続いて、本実施の形態１の不揮発性メモリセルＮＶＭ１の消去動作について、図１１〜図１３を用いて説明する。図１１は、不揮発性メモリセルＮＶＭ１における上記図３に該当する断面図を模式的に描いた説明図である。図１２は、アレイ配列した複数の不揮発性メモリセルＮＶＭ１の等価回路図である。図１３は、各電圧Ｖｃｇ〜Ｖａｇのタイミングチャートである。
消去動作では、ＦＮ（Fowler Nordheim）トンネリング現象によって、浮遊ゲート電極ＦＧ中の電子ｅを第２ｎウェルＮＷ２に放出させる。本実施の形態１の不揮発性メモリセルＮＶＭ１では、消去動作時に、例えば、制御ゲート電圧Ｖｃｇとして−１０Ｖ、ウェル電圧Ｖｗとして−１０Ｖ、補助ゲート電圧Ｖａｇとして＋１０Ｖを印加する。他のノードには開放（ｏｐｅｎ）状態とする。なお、ドレイン電圧Ｖｄおよびソース電圧Ｖｓは、制御ゲート電圧Ｖｃｇまたはウェル電圧Ｖｗに合わせても良い。
上記のような電圧条件とすることで、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１に−１０Ｖが印加され、浮遊ゲート電極ＦＧ下の他の箇所である第２ｎウェルＮＷ２に＋１０Ｖが印加されたことになる。従って、浮遊ゲート電極ＦＧには、浮遊ゲート電極ＦＧと第１ｎウェルＮＷ１間の容量、および、浮遊ゲート電極ＦＧと第２ｎウェルＮＷ２間の容量に応じた容量結合による電位が印加される。より具体的には、浮遊ゲート電極ＦＧの電位は、第１ｎウェルＮＷ１の負電位によって負の方向に誘導され、第２ｎウェルＮＷ２の正電位によって正の方向に誘導され、誘導される電位は容量の合計に占める、印加する部分の容量の比によって決定される。このとき第１ｎウェルＮＷ１側の容量比が大きいと、浮遊ゲート電極ＦＧの電位は第１ｎウェルＮＷ１側の電位の影響を強く受けることになり、浮遊ゲート電極ＦＧと第２ｎウェルＮＷ２の間にはより強い電位差が発生することになる。ここで、本実施の形態１の不揮発性メモリセルＮＶＭ１では、浮遊ゲート電極ＦＧと第２ｎウェルＮＷ２とは薄い浮遊ゲート絶縁膜４で隔てられているだけであり、上記電位差によって電界が発生する。従って、浮遊ゲート電極ＦＧの電子ｅは、補助ゲート電圧Ｖａｇによる第２ｎウェルＮＷ２の大きな正の電界を受けて、ＦＮトンネリング現象により第２ｎウェルＮＷ２に放出される。このようにして、浮遊ゲート電極ＦＧの電荷が除去され、消去状態が実現される。
本発明者らが検討した、浮遊ゲート電極とＭＩＳトランジスタとを有するだけの不揮発性メモリセルでは、上述のように、消去動作を施すことができず、ＯＴＰ動作のみであった。これに対し、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第２ｎウェルＮＷ２を備えた構造とすることで、上記のようにして浮遊ゲート電極ＦＧ内の電子ｅを引き抜くことができ、消去動作を実現できる。結果として、不揮発性メモリセルを有する半導体装置を高性能化することができる。
以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１において、上記の動作を実現するために適した構造について、詳しく説明する。特筆しない限り、図は上記図１〜図３を参照する。
まず、本実施の形態１の不揮発性メモリセルＮＶＭ１において、第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とは、半導体基板から底部までの深さにおよびｎ型不純物濃度が同じである方が、より好ましい。なぜなら、このような構造とすることで、第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とを同一のイオン注入プロセスを適用できるからである。これにより、製造プロセスが簡略化され、歩留まり、および、信頼性の向上を実現し得る。
一方、第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とを異なる工程で形成する場合、第２ｎウェルＮＷ２のｎ型不純物濃度は、第１ｎウェルＮＷ１のｎ型不純物濃度よりも高い構造である方が、より好ましい。なぜなら、第２ｎウェルＮＷ２のｎ型不純物濃度が高い場合、第２ｎウェルＮＷ２に電圧を印加したときの電位勾配が急峻となり、浮遊ゲート絶縁膜４付近での電圧ロスが小さくなるからである。従って、消去動作に必要な電圧が抑えられる。また、同様の理由から、消去動作を高速化できる。結果として、不揮発性メモリセルを有する半導体装置を更に高性能化することができる。
また、図１４には、本実施の形態１の不揮発性メモリセルＮＶＭ１の１セル分に相当する要部平面図を示す。本実施の形態１の不揮発性メモリセルＮＶＭ１においては、浮遊ゲート電極ＦＧと平面的に重なる部分の第１ｎウェルＮＷ１の面積である第１面積Ｓ１よりも、浮遊ゲート電極ＦＧと平面的に重なる部分の第２ｎウェルＮＷ２の面積である第２面積Ｓ２の方が小さい方が、より好ましい。その理由を以下で詳しく説明する。
図１５には、本実施の形態１の不揮発性メモリセルＮＶＭ１の等価回路を示している。ここで、電荷蓄積部ＣＡのうち、第１ｎウェルＮＷ１と浮遊ゲート電極ＦＧとで構成される容量を第１容量Ｃ１と記し、第２ウェルＮＷ２と浮遊ゲート電極ＦＧとで構成される容量を第２容量Ｃ２と記す。また、計算上、第１容量Ｃ１と第２容量Ｃ２との和を合計容量Ｃｔと記す。また、便宜上、第１ｎウェルＮＷ１の電圧を第１電圧Ｖ１、第２ｎウェルＮＷ２の電圧を第２電圧Ｖ２と記す。また、浮遊ゲート電極ＦＧに蓄えられた電荷を蓄積電荷量Ｑと記す。
このとき、浮遊ゲート電極ＦＧの電圧である浮遊ゲート電圧Ｖｆｇは、Ｃ１／Ｃｔ×Ｖ１＋Ｃ２／Ｃｔ×Ｖ２−Ｑ／Ｃｔで表される。即ち、効率よく消去するためには、浮遊ゲート電圧Ｖｆｇと第２電圧Ｖ２の電位差を大きくして、ＦＮトンネル電流をかせぐ必要がある。そのためには、Ｃ２／Ｃｔをできるだけ小さくすれば良いことが分かる。従って、第２容量Ｃ２に対し第１容量Ｃ１を大きくすることが効果的である。即ち、第１ｎウェルＮＷ１と浮遊ゲート電極ＦＧとの重なる面積を、第２ｎウェルＮＷ２と浮遊ゲート電極ＦＧとの重なる面積よりも大きくすることが効果的である。結果として、不揮発性メモリセルを有する半導体装置を更に高性能化することができる。
次に、本実施の形態１の特徴的な構造の一つである第２ｎウェルＮＷ２への給電方法について、詳しく説明する。図１６には、本実施の形態１の不揮発性メモリセルＮＶＭ１の要部平面図を示している。図１７には、図１６のＤ１−Ｄ１線に沿って矢印方向に見た要部断面図を示している。図のように、本実施の形態１の不揮発性メモリセルＮＶＭ１は、第２ｎウェルＮＷ２を、分離部２の下を通して、平面的に余裕のある箇所に引き回し、その部分にコンタクトプラグｃｐを形成した構造となっている。このような構造とすることで、第２ｎウェルＮＷ２に対して独立して給電することができる。
なお、コンタクトプラグｃｐと、第２ｎウェルＮＷ２との接続箇所には、接触抵抗を低下させるために、ｎ型高濃度層５を形成しても良い。
また、図１６中の要部ｐ０１に示すように第２ｎウェルＮＷ２と浮遊ゲート電極ＦＧとの容量結合を形成させるための活性領域３は、平面的に見て、浮遊ゲート電極ＦＧから突き出る形状であっても良い。
第２ｎウェルＮＷ２への他の給電構造を、図１８、図１９を用いて説明する。図１８には、本実施の形態１の不揮発性メモリセルＮＶＭ１の要部平面図を示している。図１９には、図１８のＤ２−Ｄ２線に沿って矢印方向に見た要部断面図を示している。この構造では、第２ｎウェルＮＷ２と浮遊ゲート電極ＦＧとが容量結合を形成するための活性領域３を、浮遊ゲート電極ＦＧの外部まで広げ、そこにコンタクトプラグｃｐを形成している。このとき、特に、図１８には、４セル分の第２ｎウェルＮＷ２への給電構造を一まとめにした例を示している。これ以外にも、各不揮発性メモリセルＮＶＭ１に独立にコンタクトプラグｃｐを設けても良く、更に両側拡散層ともコンタクトを設けて給電しても良い。なお、第２ｎウェルＮＷ２には、ｎ型導電型の半導体領域であるｎ型エクステンション領域ｎ１とｎ型高濃度層５が形成されている。ｎ型高濃度層５は、シリコン基板１の主面からの深さがｎ型エクステンション領域ｎ１よりも深く、ｎ型不純物濃度がｎ型エクステンション領域ｎ１よりも濃い。また、これらｎ型エクステンション領域ｎ１とｎ型高濃度層５とは、不揮発性メモリセルＮＶＭ１の周辺回路領域に形成されるｎ型ＭＩＳＦＥＴのエクステンション領域およびソース・ドレイン領域（高濃度拡散層）と同工程で形成することもできる。
また、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第２ｎウェルＮＷ２の底部が分離用ｎウェルｄｎｗに接触しているかどうかによって、違う態様を示す。以下で詳しく説明する。
図２０には、本実施の形態１の不揮発性メモリセルＮＶＭ１の他の構造のうち、上記図３に該当する箇所の要部断面図を示している。この構造では、第２ｎウェルＮＷ２の底部は分離用ｎウェルｄｎｗに接触している。ここで、分離用ｎウェルｄｎｗと第２ｎウェルＮＷ２とは同じｎ型導電型であるから、第２ｎウェルＮＷ２と分離用ｎウェルｄｎｗとは、互いに電気的に接続していることになる。そして、上述のように、分離用ｎウェルｄｎｗは、複数の不揮発性メモリセルＮＶＭ１を包括するように一体的に形成されている。従って、このような構造にすることで、複数の不揮発性メモリセルＮＶＭ１の第２ｎウェルＮＷ２を一括して同電位として扱うことができる。これは、例えば、複数の不揮発性メモリセルＮＶＭ１に対して一括して消去動作を施すような、マット消去方式を適用する場合などに適している。消去できるブロックの規模は、分離用ｎウェルｄｎｗがいくつの不揮発性メモリセルＮＶＭ１を包括しているかによって決まる。マット消去方式によれば、消去ブロック毎の、第２ｎウェルＮＷ２に対する給電部の数を減らすことができることから、セル面積を縮小し易い構造とすることができる。
また、図２１には、本実施の形態１の不揮発性メモリセルＮＶＭ１の更に他の構造のうち、上記図３に該当する箇所の要部断面図を示している。この構造では、第２ウェルＮＷ２の底部は分離用ｎウェルｄｎｗに接触していない。即ち、第２ｎウェルＮＷ２と分離用ｎウェルｄｎｗとは、素子用ｐウェルｈｐｗによって電気的に分離されていることになる。これにより、個別の不揮発性メモリセルＮＶＭ１毎に、消去動作を施すことができる。特に図２１には、分離用ｎウェルｄｎｗと第２ｎウェルＮＷ２とは接触しておらず、かつ、隣り合う不揮発性メモリＮＶＭ１と第２ｎウェルＮＷ２を共有していない構造を示している。このような構造とすることで、第２ｎウェルＮＷ２への給電は単一の不揮発性メモリＮＶＭ１毎に可能となり、即ち、１ビット毎の消去が可能となる。これにより、より複雑な消去動作を施すことができるような、メモリ回路を構成できる。
以上のように、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第２ｎウェルＮＷ２を設けることで、単一ゲート層型の不揮発性メモリセルにおいて、消去動作を施すことができるようになった。これにより、不揮発性メモリセルを有する半導体装置を更に高性能化することができる。
（実施の形態２）
上記実施の形態１の不揮発性メモリセルＮＶＭ１では、第２ｎウェルＮＷ２を設けることで、単一ゲート層型の不揮発性メモリセルの消去動作が可能となることを説明した。本実施の形態２では、このような不揮発性メモリセルＮＶＭ１と同様の構造で、更に、書き込み動作の高効率化を実現し得る技術を説明する。不揮発性メモリセルの構造自体は、上記実施の形態１と同様であるから、ここでの重複した説明は省略する。
本実施の形態２の不揮発性メモリセルでは、書き込み動作時の電圧条件が、以下で図２２および図２３を用いて説明するように、上記実施の形態１と異なる。図２２には、アレイ配列した複数の不揮発性メモリセルＮＶＭ１の等価回路図を示した。図２３には、本実施の形態２の書き込み動作時の各電圧Ｖｃｇ〜Ｖａｇのタイミングチャートを示した。
上記実施の形態１において、不揮発性メモリセルの書き込み動作に関しては、上記図５〜上記図８を用いて説明した。ここでは、補助ゲート電圧Ｖａｇとしては０Ｖを印加していた。一方、本実施の形態２の不揮発性メモリセルの書き込み動作では、上記実施の形態１の不揮発性メモリの書き込み動作において、補助ゲート電圧Ｖａｇにも最大５Ｖ程度の電圧を印加する。ただし、そのタイミングが以下のように異なる。即ち、本実施の形態１では、第１時刻（第１段階）ｔ１にドレイン電圧Ｖｄとして−７Ｖを印加し、その後、第２時刻（第２段階）ｔ２に補助ゲート電圧Ｖａｇとして＋５Ｖを印加する。即ち、第１段階では蓄積部ｐウェルＰＷに負電圧を印加し、その後、第２段階で第２ｎウェルＮＷ２に正電圧を印加する。このように２段階に分け、かつ、第２ｎウェルＮＷ２に正電圧を印加する効果に関して、以下で詳しく説明する。
上記図８を用いて説明したように、ＤＡＨＥ注入による浮遊ゲート電極ＦＧへの電子の注入を利用した書き込み動作では、浮遊ゲート電極ＦＧが−１Ｖ程度の時に、最も効率良く電子の注入が起こる。そして、容量結合を利用によってこのような電圧条件となるように、蓄積部ｐウェルＰＷに−７Ｖを印加した。しかしながら、書き込み動作中、浮遊ゲート電極ＦＧに電子が蓄積されていくと、次第に、自電界によって、浮遊ゲート電極ＦＧは更に負に帯電してくる。これは、上記図８の特性曲線において、負の高圧側にシフトすることを意味する。即ち、浮遊ゲート電極ＦＧへの電子の注入効率が、次第に低下していくことになる。
これに対し、本実施の形態２の不揮発性メモリセルの書き込み動作では、第２ｎウェルＮＷ２に正電圧を印加することで、第２ｎウェルＮＷ２と浮遊ゲート電極ＦＧとの容量結合により、浮遊ゲート電極ＦＧを正に帯電させることができる。更に、このような第２ｎウェルＮＷ２への正電圧の印加は、書き込み動作を始めてから所望の時刻が経過した後に施す。従って、書き込み動作中に負に帯電してしまう浮遊ゲート電極ＦＧを元に戻し、電子の注入効率の良い電圧帯に設定することができる。これにより、十分な書き込みを、より短時間で実現することができる。結果として、不揮発性メモリセルを有する半導体装置を更に高性能化することができる。
上述のような効果は、本願の不揮発性メモリセルＮＶＭ１において、浮遊ゲート電極ＦＧに対し、蓄積部ｐウェルＰＷとは別の独立した容量結合を構成し得る、第２ｎウェルＮＷ２を設けることで得られるものである。
また、補助ゲート電圧Ｖａｇへの正電圧の印加方法は、上記の態様に限られるものではない。例えば、図２４に示すようにステップ状に徐々に印加しても良く、また、図２５に示すように連続的に徐々に印加しても良い。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、不揮発性メモリセルを備えた半導体装置に適用することができる。
１ シリコン基板（半導体基板）
２ 分離部
３ 活性領域
４ 浮遊ゲート絶縁膜
５ ｎ型高濃度層
Ｃ１ 第１容量
Ｃ２ 第２容量
ＣＡ 電荷蓄積部
Ｃｎ 容量結合
ｃｐ コンタクトプラグ
Ｃｔ 合計容量
ｄｎｗ 分離用ｎウェル（分離用ウェル）
ｅ 電子
ＥＧ ゲート電極
ＦＧ 浮遊ゲート電極
ｈｐｗ 素子用ｐウェル（素子用ウェル）
ＩＧ ゲート絶縁膜
ＩＬ１，ＩＬ２ 層間絶縁膜
ｍｗ 配線
ｎ１ ｎ型エクステンション領域
ＮＶＭ１ 不揮発性メモリセル
ＮＷ１ 第１ｎウェル（第１半導体領域）
ＮＷ２ 第２ｎウェル（第２半導体領域）
ｐ１ ｐ型エクステンション領域
ｐ２ ｐ型ソースドレイン領域
ＰＷ 蓄積部ｐウェル（第３半導体領域）
Ｑ 蓄積電荷量
Ｑｓ 選択トランジスタ
Ｓ１ 第１面積
Ｓ２ 第２面積
ｓｗ サイドウォールスペーサ
ｔ１ 第１時刻（第１段階）
ｔ２ 第２時刻（第２段階）
Ｖ１ 第１電圧
Ｖ２ 第２電圧
Ｖａｇ 補助ゲート電圧
Ｖｃｇ 制御ゲート電圧
Ｖｄ ドレイン電圧
Ｖｓ ソース電圧
Ｖｗ ウェル電圧

Claims (11)

  1. 半導体基板上に配列された不揮発性メモリセルを有する半導体装置であって、
    前記不揮発性メモリセルは、
    前記半導体基板の主面に形成されたｎ型の第１半導体領域と、
    前記半導体基板の主面において、前記第１半導体領域とは異なる箇所に形成されたｎ型の第２半導体領域と、
    前記第１半導体領域内に形成された選択トランジスタと、
    浮遊ゲート電極およびｐ型の第３半導体領域を有する電荷蓄積部とを有し、
    前記浮遊ゲート電極は、前記半導体基板の主面を平面的に見て、前記第１半導体領域の一部と前記第２半導体領域とに重なるようにして前記半導体基板上に配置され、
    前記第３半導体領域は、前記第１半導体領域内において前記浮遊ゲート電極の側方下部に形成され、かつ、前記半導体基板の主面を平面的に見て、前記浮遊ゲート電極の端部に一部重なるようにして配置され、
    前記不揮発性メモリセルは、前記浮遊ゲート電極に電荷を蓄積することで情報を記憶する素子であり、
    前記第２半導体領域に正電圧を印加して、前記浮遊ゲート電極に蓄積された電子を前記第２半導体領域に放出することで、記憶情報を消去することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルは、更に、
    前記半導体基板の主面に形成されたｎ型の分離用ウェルと、
    前記分離用ウェル内に形成されたｐ型の素子用ウェルとを有し、
    前記第１半導体領域および前記第２半導体領域は、前記素子用ウェル内に形成され、
    前記第１半導体領域と前記分離用ウェルとは、前記素子用ウェルによって電気的に分離されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とは、前記半導体基板の主面に形成された分離部および前記素子用ウェルによって電気的に分離されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記浮遊ゲート電極と平面的に重なる部分の前記第１半導体領域の面積よりも、前記浮遊ゲート電極と平面的に重なる部分の前記第２半導体領域の面積の方が小さいことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルでは、第１段階として前記第３半導体領域に負電圧を印加し、その後、第２段階として前記第２半導体領域に正の電圧を印加して、前記浮遊ゲート電極に電子を蓄積することで、記憶情報を書き込むことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記不揮発性メモリセルは、更に、
    前記半導体基板の主面に形成されたｎ型の分離用ウェルと、
    前記分離用ウェル内に形成されたｐ型の素子用ウェルとを有し、
    前記第１半導体領域および前記第２半導体領域は、前記素子用ウェル内に形成され、
    前記第１半導体領域と前記分離用ウェルとは、前記素子用ウェルによって電気的に分離され、
    前記第２半導体領域と前記分離用ウェルとは、前記素子用ウェルによって電気的に分離されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域とは、前記半導体基板から底部までの深さおよびｎ型不純物濃度が同じであることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記第２半導体領域のｎ型不純物濃度は、前記第１半導体領域のｎ型不純物濃度よりも高いことを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルは、更に、
    前記半導体基板の主面に形成されたｎ型の分離用ウェルと、
    前記分離用ウェル内に形成されたｐ型の素子用ウェルとを有し、
    前記第１半導体領域および前記第２半導体領域は、前記素子用ウェル内に形成され、
    前記第１半導体領域と前記分離用ウェルとは、前記素子用ウェルによって電気的に分離され、
    前記第２半導体領域と前記分離用ウェルとは、互いに電気的に接続していることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第２半導体領域のｎ型不純物濃度は、前記第１半導体領域のｎ型不純物濃度よりも高いことを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、
    前記第３半導体領域は、前記不揮発性メモリセルのコントロールゲート電極として機能していることを特徴とする半導体装置。
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