JP2013153049A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】書き込み特性が向上されたＰチャネル型不揮発性半導体記憶装置を提供する。
【解決手段】Ｐチャネル型不揮発性半導体記憶装置において、コントロールゲート９に抵抗素子１９を接続して形成する。コントロールゲート９に接続された抵抗素子１９の遅延効果を利用して、書き込みによって注入されたホットエレクトロンによるフローティングゲート７の低下を打ち消すように、コントロールゲート９の電位を、上昇させた。これにより、書き込み時にＤＡＨＥの発生量の低下に繋がる、ピンチオフ点−ドレイン間の電界が弱まることを防ぐことができ、書き込み特性を向上することが可能となる。
【選択図】図１

Description

本発明は、電気的書き込みと読み出し可能なＰチャネル型不揮発性半導体記憶装置に関する。
近年メモリによってトリミングが可能なブリーダー抵抗回路を備えた半導体集積回路が知られている。従来、ブリーダー抵抗の調整は、ブリーダー抵抗に並列して形成されたヒューズを、レーザー光等で機械的に切断する手法が用いられていた。
そのため、ブリーダー抵抗のトリミングは、ＰＫＧに組み立てる前にしか行うことができなかった。一方、ブリーダー抵抗のトリミングにメモリを用いると、組み立て後にも電気的にトリミングが可能となり、代表的な効果として下記２点が挙げられる。
・ＰＫＧの状態でトリミングを行い出荷可能なので、短納期対応が可能である。
・ＰＫＧ組み立て時に生じる、ＰＫＧシフトも含めたトリミングができるので、高精度化が可能である。
通常、ブリーダー抵抗のトリミングは一度トリミングすれば、情報を書き換える必要がないので、トリミング用のメモリとして、紫外線消去型不揮発性ＥＰＲＯＭ（Erasable Programmable Read Only Memory）がＯＴＰ(One Time Programmable)メモリとして使用される。また、ブリーダー抵抗のトリミング用のメモリは、メモリＩＣとは異なり、メモリ容量が少量で済むため、メモリＩＣと比較すると、メモリセルの高集積化や、高速動作は要求されない。その為、トリミング用のメモリに要求される代表的な課題としては、メモリを制御する為の周辺回路の縮小化、低電圧動作化、既存の製造工程の活用などがある。
従来の、紫外線消去型不揮発性ＥＰＲＯＭとして、ホットキャリアを用いて情報の書き込みを行う不揮発性ＥＰＲＯＭが知られている。
現在、ホットキャリアを用いて情報の書き込みを行う不揮発性メモリは、Ｎチャネル型不揮発性ＥＰＲＯＭが主流となっている。これは、Ｎチャネル型不揮発性ＥＰＲＯＭの方が、Ｐチャネル型ＥＰＲＯＭよりも、動作速度が速いことが理由の一つとして挙げられる。
しかし、ブリーダー抵抗のトリミング用のメモリは、上記に示したように、容量が少なく、かつ、トリミング時に一度書き込んだら、情報を書き換える必要がない為、メモリＩＣと比較して動作速度が遅くても問題にならない。また、Ｐチャネル型ＥＰＲＯＭは、基板−ドレイン間でアバランシェ降伏を発生させるような高電位をかけずに、比較的低電圧でＤＡＨＥ(Drain Avalanche Hot Electron)を発生させ、フローティングゲートに注入することで、閾値電圧を変化させ書き込みを行うことができるので、ブリーダー抵抗のトリミング用のメモリには、Pチャネル型不揮発性ＥＰＲＯＭの方が適しているとも考えられる。
従来のホットキャリアを用いて情報の書き込みを行うＰチャネル型不揮発性ＥＰＲＯＭの構造を、図３に示した断面図を用いて説明する。
図３において、素子分離領域１２が選択的に形成されたＰ型半導体基板１０の一主面に沿って、Ｎ型ウェル１１が形成されている。上記Ｎ型ウェル１１内に、高濃度のＰ型導電体不純物を拡散させることによって、ソース領域１３、及び、ドレイン領域１４が形成されている。上記ソース領域１３、及び、上記ドレイン領域１４が形成された、基板上にゲート酸化膜１５を介して、フローティングゲート１６が形成されている。
上記フローティングゲート１６上に、第二の絶縁膜１７を介してコントロールゲート１８が形成され、従来の不揮発性ＥＰＲＯＭは構成されている。
ここで、電極配線以降（金属配線や保護膜）の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。
次に、従来のＰチャネル型不揮発性ＥＰＲＯＭの動作方法について、説明する。
データを書きこむ場合は、ソース−ドレイン間と、コントロールゲートに電圧を印加することで、ホットキャリアを発生させ、ホットエレクトロンがフローティングゲートに注入されることによって、閾値電圧を変動させる。この閾値電圧の変動前後のデータを“０”、または、“１”に対応させる。
データを読み出す場合は、ソース−ドレイン間に電位をかけ、書き込みの有無によって異なる閾値に対応した電流をモニターすることで、“０”、“１”判定を行う。
従来のＰチャネル型ＥＰＲＯＭの、データを書き込む時の、ソース電位Ｖｓ、ドレイン電位Ｖｄ、コントロールゲート電位Ｖｃｇ、フローティングゲート電位Ｖｆｇ、閾値電圧の変化量ΔＶｔｈ、フローティングゲート電位Ｖｆｇと初期の閾値電圧Ｖｔｈ（０）の差Ｖｆｇ−Ｖｔｈ（０）、各電位の様子を、模式的に図４に示す。
図４に示すように、書き込みによる閾値電圧の変化量ΔＶｔｈは、時間とともに、書き込まれにくくなり、飽和する傾向が見られる。
以下に、その理由を説明する。Ｐチャネル型不揮発性ＥＰＲＯＭの場合、フローティングゲートの電位Ｖｆｇが、書き込み時にフローティングゲートにホットエレクトロンが注入されることによって低下し、それによって、モニターする閾値が変動する。前記ゲート酸化膜１５が形成するキャパシタの容量をＣ１、前記第二の絶縁膜１７が形成するキャパシタの容量をＣ２、また、注入されたホットエレクトロンの電荷量をＱとした場合、フローティングゲートの電位は次式（式１）で表される。
Figure 2013153049
上記の（式１）において、書き込み時にフローティングゲートにはホットエレクトロンが注入されるので、Ｑ＜０となり、書き込み時にフローティングゲートの電位は下降することが分かる。次に、図５に、ＤＡＨＥのフローティングゲートの電位Ｖｆｇ依存性を模式的に示した図を示す。Ｐチャネル型ＥＰＲＯＭの書き込みに使われる、ＤＡＨＥは、飽和動作時のピンチオフ点−ドレイン間の電界による、アバランシェ降伏によって発生する。従って、ＤＡＨＥの発生量は、ピンチオフ点−ドレイン間の電界に依存する。初期の閾値電圧Ｖｔｈ（０）、及び、コントロールゲートの電位Ｖｃｇ、及び、ドレイン電圧Ｖｄ一定の場合、ＤＡＨＥの発生量は、図５に示すように、Ｖｆｇが初期の閾値電圧Ｖｔｈ（０）に近いほど、ピンチオフ点−ドレイン間の電界が大きくなるので、大きくなる。しかし、図４に示すように、フローティングゲートの電位Ｖｆｇは時間とともに、低下し、フローティングゲート電位Ｖｆｇと初期の閾値電圧Ｖｔｈ（０）の差Ｖｆｇ−Ｖｔｈ（０）は大きくなる。Ｖｆｇ−Ｖｔｈ（０）が大きくなると、図５に示すように、ピンチオフ点−ドレイン間の電界が弱められる方向にピンチオフ点が移動するため、ＤＡＨＥの発生量が少なくなり、書き込み特性が低下する。
上記理由から、時間とともに、ＤＡＨＥの発生量が小さくなり、書き込み量が飽和していく。
現在、従来の不揮発性ＥＰＲＯＭの抱えている問題の一つに、繰り返し読み出しを行うことで閾値が変動してしまいデータが書き換わってしまう誤書き込みがある。
この誤書き込みによる、データの書き換わりを防ぐ手法の一つとして、書き込み前の閾値を深くして、メモリウィンドウを大きくすることで、データの書き換わりを防ぐ手法がある。上記手法でデータの書き換わりを防ぐ場合、メモリウィンドウを広げる為に、書き込み量を大きくする必要がある。しかし、従来の不揮発性ＥＰＲＯＭでは、上記理由により、時間とともに、書き込み量が低下する為、書き込み量を大きくすることが望まれていた。
また、書き込み量を大きくせずに、誤書き込みによる、データの書き換わりを防ぐ手法が特許文献１で提案されている。図６は、特許文献１記載の発明の概略を示す概略図である。特許文献１では、異なる閾値電圧を持つ不揮発性メモリ（図６のＰＭ１、及び、ＰＭ２）と、上記二つの不揮発性メモリの各フローティングゲートをゲート電圧として持ち、不揮発性メモリの電荷の状態によってスイッチ状態を採れる読み出し用の二つのトランジスタ（図６のＤＭ１、及び、ＤＭ２）を有している。上記二つの読み出し用トランジスタによって、読み出し時には、不揮発性メモリに、電流を流さないようにすることができ、誤書き込みによるデータの書き換わりを防いでいる。
特開２００１−２５７３２４号公報
しかし、特許文献１記載の手法では、誤書き込みによる閾値変動を防ぐことはできるが、一つメモリセルが、閾値の異なる二つの不揮発性半導体メモリに加え、二つの読み出し用トランジスタも必要となる為、メモリセルの面積が大きくなってしまい、コスト面で不利となる。そのため、複雑なメモリセルを必要とせずに、誤書き込みによるデータの書き換わりを防ぐ方法として、書き込み量の向上可能な不揮発性半導体記憶装置の提供は有効である。
そこで、本発明は、複雑なメモリセルを必要とせずに、書き込み特性向上可能な不揮発性半導体記憶装置を提供することを課題とする。
本発明では、上記目的を達成するために、次の手段を用いた。
Ｐチャネル型不揮発性半導体記憶装置において、コントロールゲートに抵抗素子を接続して形成する。コントロールゲートに接続された抵抗素子の遅延効果を利用して、書き込みによって注入されたホットエレクトロンによるフローティングゲートの低下を打ち消すように、コントロールゲートの電位を、上昇させた。これにより、書き込み時にＤＡＨＥの発生量の低下に繋がる、ピンチオフ点−ドレイン間の電界が弱まることを防ぐことができ、書き込み特性を向上することが可能となる。
本発明によれば、Ｐチャネル型不揮発性半導体記憶装置において、コントロールゲートに抵抗素子を接続することで、書き込み時のホットキャリアの発生量の低下を防ぐことができ、書き込み特性の向上可能なＰチャネル型半導体記憶装置を提供することができる。
本発明の実施形態である不揮発性半導体記憶装置の概略構造を示す断面図 本発明の実施形態である不揮発性半導体記憶装置の各電位を模式的に示す図 従来の不揮発性ＥＰＲＯＭの概略構造を示す断面図 従来の不揮発性ＥＰＲＯＭの各電位を模式的に示す図 ＤＡＨＥのフローティングゲート依存性を模式的に示す図 特許文献１記載の発明の概要を示す概略図
以下、本発明の実施の形態を実施例により詳細に説明する。
図１は、本発明の実施の形態の実施例である不揮発性半導体記憶装置の構成を示す断面図である。
図１に示すように、素子分離領域３が選択的に形成された第一導電型基板１の一主面に沿って第二導電型のウェル２が形成されている。上記ウェル２内に、高濃度の第一導電型不純物を拡散させることによって、ソース領域４、及び、ドレイン領域５が形成されている。上記ソース領域４、及び、上記ドレイン領域５が形成された、基板上にゲート酸化膜６を介して、フローティングゲート７が形成されている。
上記フローティングゲート７上に形成された、第二の絶縁膜８を介して、コントロールゲート９が形成されている。上記コントロールゲート９には抵抗素子１９が接続されて、本発明の実施形態による不揮発性半導体記憶装置が構成される。抵抗素子は通常の半導体装置で使用されるものであり、拡散抵抗あるいは多結晶シリコンの抵抗などが一般に使用される。
本実施例では、スタック型のフローティングゲートと、コントロールゲートを有する、Ｐチャネル型不揮発性半導体記憶装置を例に説明を行っているが、容量的に結合したコントロールゲートとフローティングゲートとを有し、コントロールゲートが容量を介してフローティングゲートの電位を制御することのできる不揮発性半導体装置であれば、同様の効果が得られる。
本実施例においては、上記抵抗素子１９が、上記コントロールゲート９に接続されている。本実施例では、上記コントロールゲート９に接続された、抵抗素子の遅延効果を利用して、書き込み特性の向上を可能としている。
以下、その理由を説明する。
図５に、ＤＡＨＥのフローティングゲートの電位Ｖｆｇ依存性を模式的に示した図を示す。Ｐチャネル型不揮発性半導体記憶装置の書き込みに使われる、ＤＡＨＥは、飽和動作時のピンチオフ点−ドレイン間の電界による、アバランシェ降伏によって発生する。ＤＡＨＥの発生量は、初期の閾値電圧Ｖｔｈ（０）、及び、コントロールゲートの電位Ｖｃｇ、及び、ドレイン電圧Ｖｄ一定の場合、図５に示すように、Ｖｆｇが初期の閾値電圧Ｖｔｈ（０）に近いほど、ピンチオフ点−ドレイン間の電界が大きくなるので、大きくなる。
しかし、フローティングゲートの電位を表す次式（式１と同じ式を式２として再掲）、
Figure 2013153049
より、書き込み時にフローティングゲートにはホットエレクトロンが注入されるので、Ｑ＜０となり、書き込み時にフローティングゲートの電位は低下する。ここで、ゲート酸化膜６が形成するキャパシタの容量をＣ１、第二の絶縁膜８が形成するキャパシタの容量をＣ２、また、注入されたホットエレクトロンの電荷量をＱとしている。
従来のＰチャネル型不揮発性半導体記憶装置では、このフローティングゲートの電位Ｖｆｇの低下により、Ｖｆｇ−Ｖｔｈ（０）が大きくなり、ＤＡＨＥの発生量が低下してしまっていた。
そこで、本実施例では、上記コントロールゲートの電位を、上記コントロールゲートに接続した抵抗素子の遅延効果を利用して、上記式２で表される書き込みによって注入されたホットエレクトロンによるフローティングゲートの低下を打ち消すように、コントロールゲートの電位を上昇させる。
本実施例のＰチャネル型不揮発性半導体記憶装置の、データを書き込む時の、ソース電位Ｖｓ、ドレイン電位Ｖｄ、コントロールゲート電位Ｖｃｇ、フローティングゲート電位Ｖｆｇ、閾値電圧の変化量ΔＶｔｈ、フローティングゲート電位Ｖｆｇと初期の閾値電圧Ｖｔｈ（０）の差Ｖｆｇ−Ｖｔｈ（０）、各電位の様子を、模式的に図２に示す。
抵抗素子の接続により、図２に示すように、コントロールゲートの電位を上昇させることで、書き込み時のＶｆｇ−Ｖｔｈ（０）を一定にすることができるので、ＤＡＨＥの発生量低下の原因となる、ピンチオフ点−ドレイン間の電界の低下を防ぐことができ、書き込み特性を向上することが可能となる。
以上に説明した、本実施の形態により次のような効果を得ることができる。
本発明によれば、Ｐチャネル型不揮発性半導体記憶装置において、コントロールゲートに接続された抵抗素子の遅延効果を利用して、書き込みによって注入されたホットエレクトロンによるフローティングゲートの低下を打ち消すように、コントロールゲートの電位を、上昇させる。これにより、書き込み時にＤＡＨＥの発生量の低下に繋がる、ピンチオフ点−ドレイン間の電界が弱まることを防ぐことができ、書き込み特性を向上することが可能となる。こうした手段により、複雑なメモリセルを必要とせずに、書き込み特性の向上可能なＰチャネル型半導体記憶装置を提供することができる。
１ Ｐ型半導体基板
２ Ｎ型ウェル
３ 素子分離領域
４ ソース領域
５ ドレイン領域
６ ゲート酸化膜
７ フローティングゲート
８ 第二の絶縁膜
９ コントロールゲート
１０ Ｐ型半導体基板
１１ Ｎ型ウェル
１２ 素子分離領域
１３ ソース領域
１４ ドレイン領域
１５ ゲート酸化膜
１６ フローティングゲート
１７ 第二の絶縁膜
１８ コントロールゲート
１９ 抵抗素子

Claims (2)

  1. 半導体基板と、
    前記半導体基板表面に形成された素子分離領域と、
    前記半導体基板の一主面に沿って形成されたＮ型のウェル領域と、
    前記ウェル領域内に形成されたＰ型のソース領域及びドレイン領域と、
    前記Ｐ型のソース領域及びドレイン領域の間の前記半導体基板の表面に形成されたゲート酸化膜と、
    前記ゲート酸化膜上にフローティングゲートと、
    前記フローティングゲートの表面に形成された第二の絶縁膜と、
    前記フローティングゲートと前記第二絶縁膜を介して容量的に結合しているコントロールゲートと、
    前記コントロールゲートに接続された抵抗素子と、
    を有する不揮発性半導体記憶装置。
  2. 前記コントロールゲートに接続された前記抵抗素子によって、
    書き込み時に、前記フローティングゲートの電位と、前記不揮発性半導体記憶装置の閾値電位との間に一定の電位差が生じるようにした請求項１記載の不揮発性半導体記憶装置。
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