CN103227175B - 非易失性半导体存储装置 - Google Patents
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Abstract
非易失性半导体存储装置。本发明的目的是提供一种能够提高写入特性的P沟道型非易失性半导体存储装置。本发明的P沟道型非易失性半导体存储装置是在控制栅连接电阻元件而形成的。利用与控制栅连接的电阻元件的延迟效应使控制栅电位上升，以抵消通过写入而注入的热电子引起的浮栅下降。由此，能够防止在写入时与DAHE的产生量下降有关的夹断点‑漏间的电场变弱，能够提高写入特性。
Description
技术领域
本发明涉及可电写入和读出的P沟道型非易失性半导体存储装置。
背景技术
近年来，已知一种具有可利用存储器进行微调的泄漏电阻电路的半导体集成电路。以往，泄漏电阻的调整采用通过激光等机械式地切断与泄漏电阻并联形成的熔断器（fuse）的方法。
为此，泄漏电阻的微调只能在安装到PKG之前进行。另一方面，在泄漏电阻的微调中使用半导体存储器时，在安装后也能够进行电微调，作为有代表性的效果可列举以下两点。
1，由于能够在PKG的状态下进行微调并出厂，因此，能够应对较短的交付期限。
2，由于能够进行包含在PKG安装时产生的PKG转换在内的微调，因此，能够实现高精度化。
通常，泄漏电阻的微调只要进行一次，就无需改写信息，因此，作为微调用的存储器，使用紫外线擦除型非易失性EPROM（Erasable Programmable Read Only Memory：可擦可编程只读存储器）作为OTP（One Time Programmable：一次性可编程）存储器。此外，泄漏电阻的微调用的存储器与存储器IC不同，存储容量只需少量即可，因此，与存储器IC相比，不要求存储单元的高集成化和高速动作。因此，作为微调用的存储器所要求的有代表性的课题，有用于控制存储器的外围电路的缩小化、低电压动作化、现有的制造工序的灵活运用等。
作为现用的紫外线擦除型非易失性EPROM，已知有使用热载流子进行信息写入的非易失性EPROM。
目前，使用热载流子进行信息写入的非易失性存储器的主流是N沟道型非易失性EPROM。作为理由之一可以举出N沟道型非易失性EPROM比P沟道型EPROM动作速度快。
但是，如上所述，泄漏电阻的微调用的存储器由于容量较小，并且在微调时写入一次即无需改写信息，因此，与存储器IC相比即便动作速度慢也不成问题。此外，P沟道型EPROM不施加如在衬底-漏间产生雪崩击穿那样的高电位，而是以较低电压产生DAHE（DrainAvalanche Hot Electron：漏雪崩热电子）并注入浮栅，从而能够改变阈值电压进行写入，因此，可认为P沟道型非易失性EPROM更适合用作泄漏电阻的微调用的存储器。
采用图3所示的剖视图对以往的使用热载流子进行信息写入的P沟道型非易失性EPROM的结构进行说明。
在图3中，沿着选择性地形成有元件分离区12的P型半导体衬底10的一个主面形成有N型阱11。在上述N型阱11内，通过高浓度地扩散具有P型导电型的杂质，形成有源区13以及漏区14。隔着栅氧化膜15在形成有上述源区13以及上述漏区14的衬底上形成有浮栅16。
在上述浮栅16上隔着第二绝缘膜17形成控制栅18，从而构成以往的非易失性EPROM。
在此，电极布线之后（金属布线和保护膜）的结构与普通的半导体装置相同，因此，省略详细的说明。
接着，对以往的P沟道型非易失性EPROM的动作方法进行说明。
在写入数据时，通过向源-漏间和控制栅施加电压，从而产生热载流子，通过将热电子注入浮栅，从而改变阈值电压。使该阈值电压变动前后的数据与“0”或者“1”对应。
在读出数据时，向源-漏间施加电位，监视与根据有无写入而不同的阈值对应的电流，从而进行“0”、“1”的判定。
图4示意性地示出以往的P沟道型EPROM的写入数据时的源电位Vs、漏电位Vd、控制栅电位Vcg、浮栅电位Vfg、阈值电压的变化量△Vth、浮栅电位Vfg与初始的阈值电压Vth（0）的差Vfg-Vth（0）的各电位的情况。
如图4所示，写入引起的阈值电压的变化量△Vth很难随着时间被写入，可以看出饱和的倾向。
以下，说明其理由。在P沟道型非易失性EPROM的情况下，浮栅电位Vfg由于在写入时向浮栅注入热电子而下降，由此，监视的阈值发生变动。在设所述栅氧化膜15形成的电容器的电容为C，设所述第二绝缘膜17形成的电容器的电容为C2，此外，设注入的热电子的电荷量为Q时，浮栅电位由下式（式1）表示。
(式1)
由上述（式1）可知，由于在写入时向浮栅注入热电子，因此Q<0，在写入时浮栅电位下降。接着，图5示出示意性地示出DAHE的浮栅电位Vfg依赖性的图。用于P沟道型EPROM的写入的DAHE是由于饱和动作时的夹断点-漏间的电场引起的雪崩击穿而产生的。因此，DAHE的产生量依赖于夹断点-漏间的电场。在初始的阈值电压Vth（0）、控制栅电位Vcg以及漏电压Vd固定的情况下，如图5所示，Vfg越接近初始的阈值电压Vth（0），夹断点-漏间的电场越大，因此，DAHE的产生量变大。但是，如图4所示，浮栅电位Vfg随着时间而下降，浮栅电位Vfg与初始的阈值电压Vth（0）的差Vfg-Vth（0）变大。在Vfg-Vth（0）变大时，如图5所示，夹断点向夹断点-漏间的电场变弱的方向移动，因此，DAHE的产生量减少，写入特性下降。
根据上述理由，DAHE的产生量随着时间而变小，写入量逐渐饱和。
目前，作为以往的非易失性EPROM存在的问题之一，存在阈值由于反复读出而发生变动，导致数据被改写的误写入。
作为防止该由误写入引起的数据被改写的方法之一，存在如下方法：通过增大写入前的阈值来增大存储器窗口，从而防止数据被改写。在采用上述方法防止数据被改写时，为了增大存储器窗口，需要增大写入量。但是，在以往的非易失性EPROM中，由于上述理由，写入量随着时间而下降，因此期望增大写入量。
此外，在专利文献1中提出不增大写入量地防止由误写入引起的数据被改写的方法。图6是示出专利文献1记载的发明的概要的概略图。在专利文献1中，具有：非易失性存储器，其具有不同的阈值电压（图6的PM1、PM2）；以及2个读出用晶体管，其具有上述2个非易失性存储器的各浮栅作为栅电压，根据非易失性存储器的电荷状态选择开关状态（图6的DM1、DM2）。通过上述2个读出用晶体管，能够在读出时不向非易失性存储器流入电流，从而防止由误写入引起的数据被改写。
【专利文献1】日本特开2001-257324号公报
但是，在专利文献1记载的方法中，虽然能够防止由误写入引起的阈值变动，但是，1个存储单元除了阈值不同的2个非易失性半导体存储器以外，还需要2个读出用晶体管，因此，导致存储单元的面积变大，在成本方面不利。因此，作为防止由误写入引起的数据被改写而无需复杂的存储单元的方法，提供可提高写入量的非易失性半导体存储装置较为有效。
发明内容
本发明的课题在于，提供一种无需复杂的存储单元即可提高写入特性的非易失性半导体存储装置。
在本发明中，为了达到上述目的，采用如下手段。
本发明的P沟道型非易失性半导体存储装置是在控制栅连接电阻元件而形成的。利用与控制栅连接的电阻元件的延迟效应使控制栅电位上升，以抵消通过写入而注入的热电子引起的浮栅下降。由此，能够防止在写入时与DAHE的产生量下降有关的夹断点-漏间的电场变弱，能够提高写入特性。
根据本发明，能够提供一种P沟道型非易失性半导体存储装置，通过在控制栅连接电阻元件，能够防止写入时热载流子的产生量下降，能够提高写入特性。
附图说明
图1是示出本发明的实施方式的非易失性半导体存储装置的概略结构的剖视图。
图2是示意性地示出本发明的实施方式的非易失性半导体存储装置的各电位的图。
图3是示出以往的非易失性EPROM的概略结构的剖视图。
图4是示意性地示出以往的非易失性EPROM的各电位的图。
图5是示意性地示出DAHE的浮栅依赖性的图。
图6是示出专利文献1记载的发明的概要的概略图。
标号说明
1：P型半导体衬底；2：N型阱；3：元件分离区；4：源区；5：漏区；6：栅氧化膜；7：浮栅；8：第二绝缘膜；9：控制栅；10：P型半导体衬底；11：N型阱；12：元件分离区；13：源区；14：漏区；15：栅氧化膜；16：浮栅；17：第二绝缘膜；18：控制栅；19：电阻元件。
具体实施方式
以下，通过实施例详细地说明本发明的实施方式。
图1是示出本发明的实施方式的非易失性半导体存储装置的结构的剖视图。
如图1所示，沿着选择性地形成有元件分离区3的第一导电型衬底1的一个主面形成有第二导电型的阱2。在上述阱2内扩散高浓度的第一导电型杂质，从而形成有源区4以及漏区5。在形成有上述源区4以及上述漏区5的衬底上，隔着栅氧化膜6形成有浮栅7。
隔着形成在上述浮栅7上的第二绝缘膜8形成有控制栅9。在上述控制栅9连接电阻元件19，构成本发明的实施方式的非易失性半导体存储装置。电阻元件是普通的半导体装置中使用的电阻元件，通常使用扩散电阻或者多晶硅电阻等。
在本实施例中，以具有层叠型的浮栅和控制栅的P沟道型非易失性半导体存储装置为例进行了说明，但是，只要是具有电容耦合的控制栅和浮栅且控制栅能够隔着电容对浮栅的电位进行控制的非易失性半导体装置，则能够得到相同的效果。
在本实施例中，上述电阻元件19与上述控制栅9连接。在本实施例中，利用与上述控制栅9连接的电阻元件的延迟效应，能够实现写入特性的提高。
以下，说明其理由。
图5示出示意性地示出DAHE的浮栅电位Vfg依赖性的图。通过饱和动作时的夹断点-漏间的电场引起的雪崩击穿，产生用于P沟道型非易失性半导体存储装置的写入的DAHE。在初始的阈值电压Vth（0）、控制栅电位Vcg以及漏电压Vd固定的情况下，如图5所示，由于Vfg越接近初始的阈值电压Vth（0），夹断点-漏间的电场越大，因此，DAHE的产生量变大。
但是，根据表示浮栅电位的下式（再举与式1相同的式子作为式2），
(式2)
由于在写入时向浮栅注入热电子，因此，Q<0，在写入时浮栅电位下降。在此，在设栅氧化膜6形成的电容器的电容为C1，设第二绝缘膜8形成的电容器的电容为C2，此外，设注入的热电子的电荷量为Q。
在以往的P沟道型非易失性半导体存储装置中，由于该浮栅电位Vfg下降，Vfg-Vth（0）变大，DAHE的产生量下降。
因此，在本实施例中，利用与上述控制栅连接的电阻元件的延迟效应使上述控制栅电位上升，以抵消上述式2表示的通过写入而注入的热电子引起的浮栅下降。
图2示意性地示出本实施例的P沟道型非易失性半导体存储装置的写入数据时的源电位Vs、漏电位Vd、控制栅电位Vcg、浮栅电位Vfg、阈值电压的变化量△Vth、浮栅电位Vfg与初始的阈值电压Vth（0）的差Vfg-Vth（0）的各电位的情况。
如图2所示，通过连接电阻元件，使控制栅电位上升，从而能够使写入时的Vfg-Vth（0）固定，因此，能够防止成为DAHE的产生量下降的原因的、夹断点-漏间的电场下降，能够提高写入特性。
根据以上说明的本实施方式能够得到如下的效果。
根据本发明，在P沟道型非易失性半导体存储装置中，利用与控制栅连接的电阻元件的延迟效应使控制栅电位上升，以抵消通过写入而注入的热电子引起的浮栅下降。由此，能够防止在写入时与DAHE的产生量下降有关的夹断点-漏间的电场变弱，能够提高写入特性。通过这样的手段，能够提供一种无需复杂的存储单元即可提高写入特性的P沟道型半导体存储装置。
Claims (3)
1.一种非易失性半导体存储装置，其中，该非易失性半导体存储装置具有：
半导体衬底；
元件分离区，其形成于所述半导体衬底的表面；
N型的阱区，其沿着所述半导体衬底的一个主面形成；
P型的源区以及漏区，其形成于所述阱区内；
栅氧化膜，其形成于所述P型的源区以及漏区之间的所述半导体衬底的表面；
浮栅，其设置在所述栅氧化膜上；
绝缘膜，其形成于所述浮栅的表面；
控制栅，其隔着所述绝缘膜与所述浮栅电容耦合；以及
电阻元件，其与所述控制栅连接，
在所述控制栅上仅连接有所述电阻元件的一端，
利用与所述控制栅连接的所述电阻元件，在写入时，使所述浮栅的电位与所述非易失性半导体存储装置的初始的阈值电位之间产生固定的电位差。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
所述电阻元件是扩散电阻。
3.根据权利要求1所述的非易失性半导体存储装置，其中，
所述电阻元件是多晶硅电阻。
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