JP4571396B2 - 電界型単電子箱多値メモリ回路およびその制御方法 - Google Patents
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Description
この多値メモリ回路では、図35(b)に示すように、ソース電極Sからドレイン電極Dに電子を高電界で流し、高いエネルギーを持たせることで、電子はフローティングゲートFGに蓄積するものとなっている。この結果、FETの電気特性が蓄積電子数に応じて変化するので、その電気特性をフローティングゲートFGに蓄積された情報として読み出すことができる。
F.Masuoka etc., "A New Flash E2PROM Cell using triple polysilicon technology",December 9-12,1984,International Electron Devices Meeting Vol.17,84CH2099-0,IEEE,pp464-467
ここで、バラつきを許容するには、メモリ回路の電源電圧を上げて、メモリ回路の動作範囲を大きくするのが最も簡単な解決法であるが、これではメモリ回路を駆動するための消費電力が増大してしまうという問題がある。また、電子が蓄積されるフローティングゲートFGのサイズ縮小によってバラつきの許容範囲は狭くなるという問題を生じる。
この際、蓄積する時も同様であるが、電子はフローティングゲートFGとMOS電極に挟まれた絶縁膜層をトンネルすることになるので、絶縁膜の寿命を短くしてメモリデバイスとしての信頼性と寿命に問題を引き起こす。また、蓄積、消去に要する時間も数マイクロ秒から数秒と長く、高速動作できないという問題がある。
以上のように、メモリ情報の多値化を行う場合は、電子数のコントロールを、より精密に行わなければならないだけでなく、電子の蓄積や消去に要する時間も長いという問題も生じる。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図1は本発明の第1の実施の形態にかかる電界型単電子箱多値メモリ回路の構成を示す回路図である。
以下では、素電荷として電子を用いる場合を例として説明する。
単電子箱3は、1つ以上の電子を蓄積する導体である。制御用FET1は、単電子箱3とエレクトロンリザーバ電極ER(以下、電極ERという)との間に接続されたチャネル1Cを有し、そのチャネル1Cがコントロールゲート電極CG(以下、電極CGという)と容量接合されているFETである。検出用FET2は、ドレイン電極Dとソース電極Sに接続されたチャネル2Cを有し、そのチャネル2Cが単電子箱3と容量接合されているFETである。
次に、図2〜図4を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造について説明する。図2〜図4は、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、III−III断面図、およびIV−IV断面図である。
本実施の形態にかかる電界型単電子箱多値メモリ回路は、図2〜図4に示すようなデバイス構造をなしており、例えば次のようにして形成する。
そして、これら制御用FET1、電極CG、単電子箱3、および検出用FET2の上部に、絶縁層8を介してセンスゲート電極SG(以下、電極SGという)用導体パターンを形成する。この際、電極SGに印加する電圧によって、電子を検知する検出用FET2を最適な条件にセッティングすることができる。なお、この電極SGを検出用FET2の上部に形成することは必須ではなく、例えば検出用FET2と同一平面上に形成してもよい。
検出用FET2の設計サイズとしては、図3に示したチャネル2C部分の断面において縦横数10nm程度であり、断面IV−IVと平行な方向におけるチャネル2Cの長さは数10nm〜数100nmが望ましいが必須ではない。また検出用FET2のチャネル2Cと単電子箱3との距離は、数nm〜数10nmが望ましい。
次に、図5を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3に蓄積されている電子の検知動作について説明する。図5は、検出用FET2の動作特性を示す説明図である。
電子は、後述する電子蓄積動作により、電極ERから制御用FET1を介して単電子箱3に蓄積される。検出用FET2のドレイン電流Idの特性は、単電子箱3に蓄積された電子数すなわち電荷量に応じて、図5のように変化し、電子数の増加に応じて電極SGのセンスゲート電圧Vgに対し正の方向にシフトする。
したがって、1つの電子で1つのメモリ情報を表すことで、電子数分の情報をメモリとして保存することが可能となり多値メモリ回路が実現できる。
なお、図5から明らかなように、電極SGに印加する電圧Vgで電子数と検出用FET2を流れる検出電流との関係すなわち検出用FET2の動作特性を調整することができるが、電極SGを用いずにSi細線の形状やその中にドープする不純物の濃度によって検出用FET2の動作特性を調整することもできる。
次に、図6および図7を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路における、単電子箱への電子蓄積の原理について説明する。図6は、単電子箱を用いた典型的なメモリ回路を示す等価回路図である。図7は、単電子箱のエネルギー準位と電子数の関係を示す説明図である。
このメモリ回路は、トンネル接合11、キャパシタ12、およびこれらトンネル接合11とキャパシタ12に挟まれた微小な導電性の島からなる単電子箱13から構成されており、クーロンブロッケード効果を利用して単電子箱13内の電子数を制御する。
ここで、端子14,15間の電圧Vが小さく、端子14と端子15のエネルギー準位の間に単電子箱13のエネルギー準位がない場合、電子は単電子箱13に入ることができない。一方、電圧Vが大きくなり、端子14と端子15のエネルギー準位の間に単電子箱13の準位のいずれかが存在するようになると、電子は端子14から単電子箱13の準位に入ることができる。
このように、クーロンブロッケード効果を利用して、端子14と端子15との間の電圧Vを調整することで、単電子箱13内の電子数を精密に制御することができる。
次に、図8を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3への電子の蓄積動作(メモリ動作)について説明する。図8は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図であり、それぞれ単電子箱3および制御用FET1のチャネル1Cにおける電子のエネルギーバンドダイアグラムと、これに対する等価回路とが示されている。
次に、電極CGに制御用FET1がオン状態となるオン制御電圧を印加すると、図8(b)のように、電極ERと単電子箱3とが制御用FET1のチャネル1Cによって電気的に繋がり、電極ERの電子が単電子箱3に入る。
このため、クーロンフロッケード効果によって数個の電子のみが単電子箱3に残り、他の電子は電極ERに戻る。
この後、さらに電極CGへのオフ制御電圧によりエネルギーバリアが上昇して、制御用FET1は完全にオフ状態となり、単電子箱3に残った電子がメモリ情報として保存され、前述のように検出用FET2によって検知される。
したがって、加工サイズL0よりさらに小さなサイズL1の単電子箱3を形成することができ、電子数をより正確に制御できる。
次に、図10を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3に蓄積されている電子の消去動作について説明する。図10は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図であり、それぞれ単電子箱3および制御用FET1のチャネル1Cにおける電子のエネルギーバンドダイアグラムと、これに対する等価回路とが示されている。
次に、電極CGへオン制御電圧を印加して制御用FET1をオン状態にすると、電極CGによるエネルギーバリアがなくなり、電極ERと単電子箱が電気的に繋がって、図10(b)のように単電子箱内の電子が電極ER側に移動する。
以上では、電子を完全に消去する場合を例として説明したが、図10(b)において、電極ERに印加する電荷調整電圧を選択することにより、前述した電子蓄積動作と同様にクーロンブロッケード効果を利用して、消去する電子数すなわち単電子箱3に残す電子数を精度よく制御できる。これにより、既存のメモリ回路と比較して少ない動作手順でメモリ情報を書き換えることができ、高速動作が可能となる。
したがって、単電子箱3に対する電子の蓄積動作および消去動作に要する時間は、制御用FET1のスイッチング時間に依存するため、ナノ秒単位での動作が可能となる。
また、単電子箱3や制御用FET1および検出用FET2は、サイズが小さいほど単電子箱3に対する電子の移動を高精度に制御できるとともに、検出用FET2による単電子箱内の電子を高感度で検知できる。したがって、既存のメモリ回路とは反対に、本実施の形態にかかるメモリ回路では素子サイズの縮小化は望ましく、メモリ回路の大容量化を実現する上で大きなメリットとなる。
また、単電子箱に蓄積する電子の数が少なくてもよいことから、メモリ回路を大容量化した場合でも、既存のメモリ回路に比べて消費電力の増加を抑制できる。
次に、図11〜図14を参照して、本発明の第2の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図11は本発明の第2の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図12〜図14は、本発明の第2の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XIII−XIII断面図、およびXIV−XIV断面図である。
また、上記デバイス構造の違いにより、SOI基板を用いた場合には、単電子箱3用導体パターンと検出用FET2のチャネル2Cとを同時に形成できる。これにより、第1の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
次に、図15〜図18を参照して、本発明の第3の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図15は本発明の第3の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図16〜図18は、本発明の第3の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XVII−XVII断面図、およびXVIII−XVIII断面図である。
すなわちこの電界型単電子箱多値メモリ回路は、制御用FET1、単電子箱3、および検出用単電子トランジスタ20(以下、検出用SET20という)から構成されている。検出用SET20は、単電子島23がキャパシタ24を介して単電子箱3に容量結合されており、キャパシタ25を介して電極SGに容量結合されるものとなる。
本実施の形態によれば、検出用FET2に代えてこのような単電子トランジスタを用いたので、単電子箱3内の電子数を高感度で検出できる。
本実施の形態にかかる電界型単電子箱多値メモリ回路は、図16〜図18に示すようなデバイス構造をなしており、例えば次のようにして形成する。
まず、基板10上に形成された絶縁層9上に半導体からなるSOI層(図示せず)を形成し、このSOI層を用いて、細線チャネルからなる制御用FET1のチャネル1Cと、電極ER用導体パターンと、制御用FET1のチャネル1Cに繋がった単電子箱3用導体パターンと、細線チャネルからなる検出用SET20のチャネル20Cと、検出用SET20のドレイン電極D用導体パターンおよびソース電極S用導体パターンとを形成する。そして、制御用FET1のチャネル1C上部に、絶縁層8を介して電極CG用導体パターンを形成する。単電子箱3用導体パターン、検出用SET20のドレイン電極D用導体パターン、あるいはソース電極S用導体パターンについては、絶縁層9上に金属で形成してもよい。
なお、検出用SET20のチャネル20Cについても、例えばY.Takahashi et al.IEEE Transaction no Electron Device,Vol.43(1996),p.1213に記載のパターン依存酸化法(PADOX:PAtten-Depecdent OXidation)を用いることで、細線チャネルを検出用SET20のチャネル20Cとすることができる。
次に、図19を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3に蓄積されている電子の検知動作について説明する。図19は、後述する検出用SET20の周期的動作特性を示す説明図である。
単電子箱3に電子がないとき、検出用SET20に流れるドレイン電流Idはセンスゲート電圧Vgに対して図19の実線60のような特性を示す。電子が1つ単電子箱に蓄積されると、特性は点線61のような特性にシフトし、電子が2つ蓄積されると特性が破線62のようにシフトするとする。電圧Vgを固定してドレイン電流Idをモニタすると電子数に応じて電流が変わるので、単電子箱内の電子数を検知することができ、1つの電子で1つのメモリ情報を表すことで、電子数分のメモリ情報を保存することが可能となる。
これに対して、本実施の形態のように検出用SET20を用いると、電流Idは電圧Vgに対して常に周期的に変化し流れるので、単電子箱に多くの電子が入りドレイン電流特性が電圧Vgに対し正の方向に大きくシフトしても、電子数の情報を検知することができる。ただし、周期的に電流Idが増減するので、これを考慮に入れる必要が生じる場合もある。
ここで、図20および図21を参照して、単電子トランジスタ20の動作原理について説明する。図20は単電子トランジスタ20の等価回路を示す回路図である。図21は、単電子トランジスタ20の動作特性を示す説明図である。
単電子トランジスタ20は、電子を蓄積する導体からなる単電子島23と、このソースと電極Sおよびドレイン電極Dとの間にトンネル接合21,22がそれぞれ設けられ、ゲート電極Gがキャパシタ24を介して単電子島23に容量接合した構造をなす電界効果トランジスタである。
ゲート・ソース間電圧Vgsを変化させると、ゲート電極Gと単電子島23との容量的な結合により、単電子島23のエネルギー準位が一定のギャップを保ったまま上下する。
一方、ソースとドレインのエネルギー準位の間に単電子島23のエネルギー準位のいずれかが入ると、単電子島23のエネルギー準位を介してソース・ドレイン間に電流Idが流れる状態になる。
この際、後者の領域にゲート・ソース間電圧Vgsが入ると、単電子島23の電子数がnとn+1の両方の値を取れるので、1個の電子が単電子島23内に入り、次に出て行く状態、すなわち単電子島23内の電子数がnとn+1との間を往復する状態を繰り返すことで、電流Idが流れるようになる。
この種の単電子トランジスタは、低電圧・微小電流で動作するので消費電力が極めて小さいこと、また素子面積が極めて小さいことなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。
前述した第3の形態によれば、検出用FET2に代えてこのような単電子トランジスタ20を用いたので、単電子箱3内の電子数を高感度で検出できる。
次に、図22〜図25を参照して、本発明の第4の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図22は本発明の第4の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図23〜図25は、本発明の第4の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XXIV−XXIV断面図、およびXXV−XXV断面図である。
したがって、回路図では、図22に示すように、単電子箱3と検出用SET20の単電子島23との間が容量結合されるとともに、単電子箱3および検出用SET20の単電子島23とが、それぞれ電極SGと容量結合されるものとなる。
また、上記デバイス構造の違いにより、SOI基板を用いた場合には、単電子箱3用導体パターンと検出用SET20のチャネル20Cとを同時に形成できる。これにより、第3の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
次に、図26〜図28を参照して、本発明の第5の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図26は本発明の第5の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図27,図28は、本発明の第5の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、およびXXVIII−XXVIII断面図である。
すなわちこの電界型単電子箱多値メモリ回路は、制御用FET1A、単電子箱3A、制御用FET1B、単電子箱3B、および検出用FET2から構成されている。単電子箱3A,3Bは、1つ以上の電子を蓄積する導体である。制御用FET1Aは、単電子箱3Aと電極ERとの間に接続されたチャネル1ACを有し、そのチャネル1ACが電極CGAと容量接合されているFETである。制御用FET1Bは、単電子箱3Aと単電子箱3Bとの間に接続されたチャネル1BCを有し、そのチャネル1BCが電極CGBと容量接合されているFETである。検出用FET2は、ドレイン電極Dとソース電極Sに接続されたチャネル2Cを有し、そのチャネル2Cが単電子箱3Bと容量接合されているFETである。
次に、図27および図28を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造について説明する。本実施の形態にかかる電界型単電子箱多値メモリ回路は、図27および図28に示すようなデバイス構造をなしており、例えば次のようにして形成する。
この際、単電子箱3B用導体パターンは、制御用FET1Bのチャネル1BCから検出用FET2のチャネル2Cの近傍まで形成されるが、図28のように検出用FET2のチャネル2Cをその上側から絶縁層8を介して囲むように形成してもよい。これにより単電子箱3Bに蓄積される電子を高感度で検知することができる。
これら回路要素の設計サイズとしては、電極CGAと電極CGBの間隔が数10nm〜100nm程度が望ましい。他のサイズは第1の実施例で述べたものと同様である。
次に、図29を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3A,3Bへの電子の蓄積動作(メモリ動作)について説明する。図29は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図であり、それぞれ単電子箱3A,3Bおよび制御用FET1A,1Bのチャネル1AC,1BCにおける電子のエネルギーバンドダイアグラムが示されている。
次に、電極CGAに制御用FET1Aがオン状態となるオン制御電圧を印加すると、図29(b)のように、電極ERと単電子箱3Aとが制御用FET1Aのチャネル1ACによって電気的に繋がり、電極ERの電子が単電子箱3Aに入る。
この際、単電子箱3Aに残る電子の数は、主に電極ERに印加された電荷調整電圧、単電子箱3Aに接続されたキャパシタの容量などで決まる。上記電子蓄積動作では、蓄積する電子の数は電極ERに印加する電荷調整電圧、あるいは電極SGに印加する電圧を調整することにより、蓄積する電子の数を容易かつ精度よく制御できる。
続いて、電極CGBに制御用FET1Bがオン状態となるオン制御電圧を印加すると、図29(d)のように、単電子箱3Aと単電子箱3Bとが制御用FET1Bのチャネル1BCによって電気的に繋がり、単電子箱3Aの電子が単電子箱3Bに入る。そして電極CGBを初期電圧に戻していくと、単電子箱3Aと単電子箱3Bの間のエネルギーバリアが上昇し、制御用FET1Bがオン状態からオフ状態になって、図29(e)に示すように、単電子箱3Bに残った電子がメモリ情報として保存される。
次に、図30を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱3Bに蓄積されている電子の消去動作について説明する。図30は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図であり、それぞれ単電子箱3A,3Bおよび制御用FET1A,1Bにおけるチャネル1AC,1BCの電子のエネルギーバンドダイアグラムが示されている。
次に、電極CGBへオン制御電圧を印加して制御用FET1Bをオン状態にすると、図30(b)のように電極CGBによるエネルギーバリアがなくなり、単電子箱3Bと単電子箱3Aが電気的に繋がり、電子が単電子箱3A側に流れ込む。
このとき、単電子箱3Bに残る電子の数は、例えば単電子箱3A,3Bのサイズや電極ERに印加された電荷調整電圧などによって決まる。また、単電子箱3A,3Bのサイズについては第1の実施の形態(図9参照)で述べたように、単電子箱3A,3Bの加工寸法と電極CGA,CGBによるエネルギーバリアの大きさによってコントロールすることができる。
これら図30(a)〜(d)の動作を1サイクルとして、このサイクルを所望の回数だけ繰り返すことで単電子箱3Aに蓄積された電子のうち、任意の数だけ消去することができる。
本実施の形態にかかるメモリ回路によれば、例えば単電子箱3Bに電子がn個あるときの”A”というメモリ情報から、電子が(n−k)個ある時の”B”というメモリ情報に直接変換することができるので、メモリ動作の速度向上が可能となる。また、ある情報から電子をk個引いたとき、どのような情報になるのかを知ることができるという、引算回路のような演算機能をメモリ回路で実現することも可能である。
また、単電子箱3Aはクーロンブロッケード効果が有効になるほど小さい必要は無い。
次に、図31〜図34を参照して、本発明の第6の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図31は本発明の第6の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図32,図33は、本発明の第6の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、およびXXXIII−XXXIII断面図である。図34は、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作特性を示す説明図である。
また、上記デバイス構造の違いにより、SOI基板を用いた場合には、単電子箱3B用導体パターンと検出用FET2のチャネル2Cとを同時に形成できる。これにより、第5の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
図34は電子蓄積を行ったときの動作特性であるが、本実施の形態にかかるデバイス構成においても、1サイクルで蓄積する電子数が電極ERに印加する電荷調整電圧によって決まることが分かり、上記に示したような動作が可能であることを示している。
また、前述した各実施の形態では、単電子箱で蓄積する素電荷として電子を用いた場合を例として説明したが、印加する電圧の正負を反転させることにより素電荷として正孔を用いることもできる。
Claims (13)
- 電荷を蓄積する導体からなる単電子箱と、
任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、
前記単電子箱と前記エレクトロンリザーバ電極との間に接続されたチャネルを有し、このチャネルをスイッチングして前記エレクトロンリザーバ電極と前記単電子箱との間で前記電荷調整電圧に応じた量の電荷を移動させることにより前記単電子箱内の電荷量を調整する制御用FETと、
前記単電子箱に容量接合されたチャネルを有し、前記単電子箱に蓄積されている電荷量に応じた検出電流を前記チャネルに流す検出用FETとを備え、
前記単電子箱は、前記制御用FETのゲート電極に印加される制御電圧によって前記制御用FETのチャネルに形成されるエネルギーバリアと、前記検出用FETのチャネルとの間に形成される容量とに挟まれることによって、蓄積される電荷量がクーロンブロッケード効果によって制御される
ことを特徴とする電界型単電子箱多値メモリ回路。 - 請求項1に記載の電界型単電子箱多値メモリ回路において、
前記検出用FETは、前記単電子箱と容量接合された単電子島を有する単電子トランジスタからなることを特徴とする電界型単電子箱多値メモリ回路。 - 電荷を蓄積する導体からなる第1の単電子箱と、
電荷を蓄積する導体からなる第2の単電子箱と、
任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、
前記第1の単電子箱と前記エレクトロンリザーバ電極との間に接続されたチャネルを有し、前記チャネルをスイッチングして前記エレクトロンリザーバ電極と前記第1の単電子箱との間で前記電荷調整電圧に応じた量の電荷を移動させることにより前記第1の単電子箱内の電荷量を調整する第1の制御用FETと、
前記第1の単電子箱と前記第2の単電子箱との間に接続されたチャネルを有し、前記チャネルをスイッチングして前記第1の単電子箱と前記第2の単電子箱との間で電荷を移動させることにより前記第2の単電子箱内の電荷量を調整する第2の制御用FETと、
前記第2の単電子箱に容量接合されたチャネルを有し、前記第2の単電子箱に蓄積されている電荷量に応じた検出電流を前記チャネルに流す検出用FETとを備えることを特徴とする電界型単電子箱多値メモリ回路。 - 請求項3に記載の電界型単電子箱多値メモリ回路において、
前記検出用FETは、前記第2の単電子箱と容量接合された単電子島を有する単電子トランジスタからなることを特徴とする電界型単電子箱多値メモリ回路。 - 請求項1または請求項2に記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記制御用FETをオフ状態からオン状態に制御することにより、前記エレクトロンリザーバ電極と前記単電子箱との間で電荷を移動させる第1のステップを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項5に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記単電子箱に蓄積されている電荷量が示す第1の情報を第2の情報へ変更する際は、前記第1のステップで、前記第1の情報と前記第2の情報の差分に相当する電荷を、前記前記エレクトロンリザーバ電極と前記第1の単電子箱との間で移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項5に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記単電子箱に蓄積されている電荷量を変更した際、前記検出用FETから前記単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第2のステップをさらに備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項3または請求項4に記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第2の制御用FETをオフ状態に制御し、前記第1の制御用FETをオフ状態からオン状態に制御することにより、前記エレクトロンリザーバ電極から前記第1の単電子箱へ電荷を移動させる第1のステップと、
前記第1の制御用FETを前記オン状態からオフ状態へ制御した後、前記第2の制御用FETをオン状態に制御することにより、前記第1の単電子箱から前記第2の単電子箱へ電荷を移動させる第2のステップとを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項8に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第2の単電子箱に蓄積されている電荷量が示す第1の情報を第2の情報へ変更する際は、前記第1のステップで、前記第1の情報と前記第2の情報の差分に相当する電荷を、前記エレクトロンリザーバ電極から前記第1の単電子箱へ移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項3または請求項4に記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第1の制御用FETをオフ状態に制御し、前記第2の制御用FETをオフ状態からオン状態に制御することにより、前記第2の単電子箱から前記第1の単電子箱へ電荷を移動させる第1のステップと、
前記第2の制御用FETを前記オン状態からオフ状態へ制御した後、前記第1の制御用FETをオン状態に制御することにより、前記第1の単電子箱から前記エレクトロンリザーバ電極へ電荷を移動させる第2のステップとを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項10に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第2の単電子箱に蓄積されている電荷量が示す第1の情報を第2の情報へ変更する際は、前記第1のステップで、前記第1の情報と前記第2の情報の差分に相当する電荷を、前記第2の単電子箱から前記第1の単電子箱へ移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項3または請求項4記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第1の制御用FETと前記第2の制御用FETとを同時にオン状態に制御することにより、前記エレクトロンリザーバ電極と前記第2の単電子箱との間で電荷を移動させるステップを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。 - 請求項8〜請求項12のいずれか1つに記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第2の単電子箱に蓄積されている電荷量を変更した際、前記検出用FETから前記第2の単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第3のステップをさらに備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
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