JP4602912B2 - ゲインセル・メモリ回路及びその駆動方法 - Google Patents

Description

本発明は、メモリ情報となる電子または正孔が長時間保持された状態で、これらによる情報を増幅するゲインセル・メモリ回路及びその駆動方法に関する。

現在、半導体メモリで多く利用されているダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、図１５（ａ）に示すように、情報となる電子を蓄積するメモリセル１５０１と、電子を蓄積・放出するビットライン１５０２、メモリセルを選択するワードライン１５０３、及び電子情報を増幅するセンス増幅器１５０４から構成されている。メモリ回路の大容量化は、メモリセル１５０１や他の素子群を小さくし、素子密度を上げることで行われている。

メモリセル１５０１は、図１５（ｂ）に示すように電荷が蓄積されるメモリキャパシタ１５１１と、メモリキャパシタ１５１１への電子蓄積及び放出を行うアクセス・トランジスタ１５１２とから構成されている。大容量化に伴いセルサイズが小さくなり、蓄積する電子の数が減少すると、相対的にノイズが大きくなりセンス増幅器１５０４の誤動作に繋がる。また、ビットライン１５０２の寄生容量によるカップリング・ノイズの影響も素子微細化に伴い大きくなる。なお、ビットライン１５０２には、ビットライン容量１５１３が接続されている。これらのため、メモリキャパシタの容量はビットライン容量の数から数十分の１程度は必要となり、メモリキャパシタ１５１１の縮小化に制限が生じる。

これらのことにより、現在では、メモリキャパシタ１５１の材料や構造を工夫することにより、メモリキャパシタ容量を確保して大容量化を進めているため、製造方法が複雑になっている。また、大容量化に伴い消費電力が大きくなるのが、低消費電力化を目指して電源電圧を小さくすると、蓄積される電子数も減少して誤動作に繋がるため、電源電圧も容易に小さくすることができない。このため消費電力は、メモリセルの数とともに大きくなっている。

これらの問題を解決する１つの方法として、ゲインセル・メモリがある。これは、図１５（ｃ）に示すように、メモリセル１５０１に１つのゲイン・トランジスタ１５１４を組み込んだ構造となる。この構造では、メモリキャパシタ１５１１に蓄積された電荷を、ゲインキャパシタ１５１５で容量結合したゲイン・トランジスタ１５１４により増幅することで、ノイズの影響を減少させることができる。究極的には、メモリノード１５１７の寸法を数〜数十ｎｍとすることで、電子を数個蓄積することで動作するメモリセルも実現できている（非特許文献１，特許文献１参照）。なお、メモリノード１５１７は、コントロールキャパシタ１５１６を介してワードライン１５０３に接続されている。

このように、ゲインセル・メモリを用いることで、小さなメモリキャパシタでも誤動作を避けることが可能となるので、メモリセルの縮小化に伴う問題も解決できる。また、大容量のメモリキャパシタを作る専用のプロセスが不用になるため、論理回路とモノリシックに組み込むことも容易となり、ＬＳＩ回路の高性能化が可能となる。また、ゲインセル・メモリにより、電源電圧を小さくすることが可能となり、低消費電力化が図れる。

しかしながら、キャパシタ容量を小さくして蓄積電荷量が少なくなると、これに対応してゲイン・トランジスタ１５１４による増幅率も大きくしなくてはならない。この増幅率は、メモリノード１５１７の全容量に対するゲインキャパシタ１５１５の容量の比と共に大きくなる。従って、ゲイン・トランジスタ１５１４による増幅率を大きくするためには、上記容量比を大きくする必要がある。非特許文献１によれば、電子を１つずつ正確にメモリキャパシタに蓄積することに成功しているが、メモリ回路に用いるのに十分な増幅率が得られていなかった。これは、構造的にメモリノードとゲイン・トランジスタの距離が遠く、十分なゲインキャパシタ容量が得られていなかったことが原因である。

また、メモリ回路の重要な性能として、メモリ情報の保持時間がある。メモリ情報は、時間とともに失われるので、ＤＲＡＭでは一定時間間隔で情報を再度書き込むリフレッシュ動作が行われ、無駄な電力を消費している。このため、情報保持時間が長くなれば、リフレッシュ動作の頻度を下げることが可能となり、低消費電力化が可能となる。また、リフレッシュ動作の頻度を保つ場合でも、大容量化によってリフレッシュ動作させるメモリセルが増えるため、情報保持時間を長くしなくてはならない。

上述した、電子保持時間（情報保持時間）を決める要因は、図１６に示すように、まず、ｐ型のシリコンよりなる基板１６０１とｎ型の不純物領域１６０３との間のｐｎ接合部分でのリークがある。また、ｎ型の不純物領域１６０３と不純物領域１６０２とワードラインを構成するゲート電極１６０６と絶縁層１６０５とから構成されるアクセス・トランジスタのリークがある。また、不純物領域１６０３と基板１６０１とｎ型の不純物領域１６０４とからなる寄生フィールド・トランジスタのリークがある。また、電極１６０７より構成されるメモリキャパシタの誘電膜（絶縁層１６０５）のリークがある。また、メモリキャパシタにおけるアルファ線照射による素電荷の発生なども、蓄積されている情報の消失を招く。なお、不純物領域１６０２に、プラグ１６０８を介して図示しないビットラインが接続されている。

上述したリークの中では、ｐｎ接合部分でのリークが最も問題となっている。ＤＲＡＭはｐ型シリコン基板の上にｎ型の不純物領域よりなるアクセス・トランジスタを形成している。この構成では、メモリキャパシタの部分に形成されるｎ型のシリコン領域（不純物領域１６０３）とｐ型のシリコンからなる基板１６０１との境界で不純物や欠陥などにより電子−正孔対が発生し、電子がメモリキャパシタ（電極１６０７）に蓄積され、メモリ情報が失われる。また、アクセス・トランジスタのリーク及び寄生フィールド・トランジスタのリークは、各トランジスタを完全にオフ状態にしてもトランジスタを少しずつ電流が流れることに起因する。これらのリークは、素子縮小化に伴い大きくなる。

メモリキャパシタの誘電膜のリークは、小さい占有面積でメモリキャパシタ容量を大きくするために当該誘電膜を薄くすることに起因し、トンネル電流が増えてメモリ情報が失われる。また、アルファ線照射による素電荷発生は、パッケージなどに極微量含まれているウランやトリウムなどの放射性元素から放出されるアルファ線が照射されることによる。

特開２００２−１７６１６７号公報 K.Nishiguchi, et al. ,"Multilevel memory using an electrically formed single-electron box", Applie Physics Letters, vol.85, No.7, pp.1277-1279, 2004.

情報保持特性は、上述した各問題を解決したうえで、長くする必要がある。しかしながら、現状のＤＲＡＭでは、既に、多くの対策がなされているが、更に素子の縮小化が進むと、上記の問題はより大きな影響を与えるようになる。このため、ＤＲＡＭの情報保持時間をより長くするためには、大きなブレークスルーが必要である。特に、ゲインセル・メモリは、メモリキャパシタ容量が小さく、情報の消失がより早くなるため、各条件は更に厳しくなる。
以上のように、メモリ回路の大容量化を実現するゲインセル・メモリでは、主要素子の縮小化と同時にメモリ情報の増幅率増加が求められ、また、メモリ情報が、より長い時間保持されるようにする必要がある。

本発明は、以上のような問題点を解消するためになされたものであり、蓄積した電荷を検出可能なレベルまで増幅することで、より微細化したＤＲＡＭにおける情報の保持時間をより長くすることを目的とする。

本発明に係るゲインセル・メモリ回路は、第１導電型の半導体基板の上に第１絶縁層を介して形成され、第１領域から第２領域にかけて第１方向に延在し、第１導電型の半導体からなる線状の書き込みビットラインと、この書き込みビットラインの上に第２絶縁層を介して形成され、第１領域と第２領域の境界部において第２方向に延在する線状の書き込みワードラインと、書き込みビットラインと書き込みワードラインとが交差する箇所を含む第１領域から第２領域にわたる書き込みビットラインより短い範囲の所定の領域に配置され、書き込みワードラインを跨ぎ、かつ第１方向に書き込みワードラインの線幅よりも広い幅を備えることで、書き込みワードラインの両端部で書き込みワードラインからはみ出て書き込みビットラインに面する領域を有するように形成された読み出しワードラインと、第１領域において、読み出しワードラインの両脇の半導体基板に形成され、第２導電型とされた第１の第２導電型領域と、第２領域において、読み出しワードラインの配置領域より延在している書き込みビットラインに形成され、第２導電型とされた第２の第２導電型領域と、第１領域における書き込みビットラインに配置されたメモリノードと、第１領域における読み出しワードラインの配置領域の書き込みビットラインの領域及び第２の第２導電型領域をソース・ドレインとし、書き込みビットラインと交差する部分の書き込みワードラインをゲートとする電界効果型トランジスタから構成されたアクセス・トランジスタと、第１の第２導電型領域をソース・ドレインとし、これらの形成領域の読み出しワードラインをゲートとする電界効果型トランジスタから構成されたゲイン・トランジスタと、一方の第１の第２導電型領域より構成された読み出しビットラインと、メモリノードと読み出しワードラインとこれらの間の第２絶縁層とより構成されたコントロールキャパシタと、メモリノードと半導体基板とこれらの間の第１絶縁層とより構成されたゲインキャパシタとを少なくとも備え、メモリノードは、アクセス・トランジスタの読み出しワードラインの配置領域に形成されるソース・ドレインに接続され、メモリノードは、コントロールキャパシタを介して読み出しワードラインに接続され、メモリノードは、ゲインキャパシタを介してゲイン・トランジスタのゲートに接続され、アクセス・トランジスタのゲート電圧制御によりメモリノードに蓄積される電荷の量が制御され、ゲイン・トランジスタによりメモリノードに蓄積されている電荷の量が検出されるようにしたものである。

上記ゲインセル・メモリ回路において、メモリノードは、クーロンブロッケード現象が発現する範囲の寸法とされていれば、メモリノードに蓄積される素電荷の数が制御可能となる。

上記ゲインセル・メモリ回路において、書き込みビットラインの上に第２絶縁層を介して形成され、書き込みワードラインとメモリノードとの間の第１領域において第２方向に延在する線状の追加書き込みワードラインと、第２領域における読み出しワードラインの配置領域の書き込みビットラインの領域をソース・ドレインとし、書き込みビットラインと交差する部分の追加書き込みワードラインをゲートとする電界効果型トランジスタから構成された追加アクセス・トランジスタと、書き込みビットラインのアクセス・トランジスタと追加アクセス・トランジスタとの間に形成されたノードとを備え、メモリノードは、追加アクセス・トランジスタを介してアクセス・トランジスタに接続され、アクセス・トランジスタのゲート電圧制御と追加アクセス・トランジスタのゲート電圧制御とを交互に行うことでメモリノードに蓄積される電荷の量が制御されるようにしてもよい。

上記ゲインセル・メモリ回路において、ノードは、クーロンブロッケード現象が発現する範囲の寸法とされているようにすることで、素電荷の数が制御可能である。

また、本発明に係るゲインセル・メモリ回路の駆動方法は、上述したゲインセル・メモリ回路において、所定回数のクロック信号の印加によりアクセス・トランジスタ及びゲイン・トランジスタを制御するようにしたものである。このような制御により、メモリノードに蓄積されたメモリ情報の積算などの演算機能が得られる。なお、所定回数のクロック信号の印加によりアクセス・トランジスタ，追加アクセス・トランジスタ，及びゲイン・トランジスタを制御するようにしてもよい。

以上説明したように、本発明によれば、書き込みビットラインにメモリノードを配置し、書き込みビットラインにチャネルを備えるようにアクセス・トランジスタを構成し、メモリノードが配置された領域の読み出しワードラインをゲートとするようにゲイン・トランジスタを構成したので、より微細化した状態でも、蓄積した電荷を検出可能なレベルまで増幅することが可能となり、また、情報の保持時間をより長くすることが可能となるなど、優れた効果が得られる。

以下、本発明の実施の形態について図を参照して説明する。図１（ａ）は本発明の実施の形態におけるゲインセル・メモリ回路の構成例を示す構成図である。図１（ａ）に示すゲインセル・メモリ回路について説明すると、電荷が蓄積されるメモリキャパシタ１０１と、メモリキャパシタ１０１への電子蓄積及び放出を行うアクセス・トランジスタ１０２とを備える。また、図１（ａ）に示すゲインセル・メモリ回路は、アクセス・トランジスタ１０２のメモリキャパシタ１０１が接続されている側（ドレイン側）に、メモリノード１０３を介してゲインキャパシタ１０４が接続され、ゲインキャパシタ１０４には、ゲイン・トランジスタ１０５のゲートが接続されている。

また、図１（ａ）に示すゲインセル・メモリ回路は、アクセス・トランジスタ１０２のソース側に書き込みビットライン１０６が接続され、ゲイン・トランジスタ１０５のソース側に読み出しビットライン１０７が接続されている。また、アクセス・トランジスタ１０２のゲート側に書き込みワードライン１０８が接続され、アクセス・トランジスタ１０２のドレイン側には、メモリノード１０３及びコントロールキャパシタ１０９を介して読み出しワードライン１１０が接続されている。また、メモリキャパシタ１０１及びゲイン・トランジスタ１０５のドレイン側は、コモンライン１１１に接続されている。なお、ここでは、メモリノード１０３に蓄積される電荷や、アクセス・トランジスタ１０２に流れる電荷を電子とするが、以降に説明するように、正孔を用いても良い。

図１（ａ）に示すゲインセル・メモリ回路は、例えば図１（ｂ）〜図１（ｅ）に示すように、例えば、ＳＯＩ（Silicon On Insulator）基板１２０の上に形成することができる。ＳＯＩ基板１２０は、図１（ｃ）に示すように、埋め込み絶縁層１２１を介してＳＯＩ層１２２を備えている。ＳＯＩ層１２２において、所定方向に延在する線状の書き込みビットライン１０６が形成され、この上部に絶縁層１２３を挟んで、書き込みビットラインとは異なる方向に延在する線状の書き込みワードライン１０８が形成されている。書き込みビットライン１０６及び書き込みワードライン１０８は、例えば、所定の方向に延在している直方体である。図１に示す例では、書き込みビットライン１０６と書き込みワードライン１０８とが直交した場合を示している。なお、シリコンに限らず、他の半導体材料から構成してもよい。

また、書き込みビットライン１０６の一部領域を覆うように、絶縁層１２３及び絶縁層１２４を介して読み出しワードライン１１０が形成されている。読み出しワードライン１１０は、書き込みビットライン１０６と書き込みワードライン１０８とが交差する箇所を含み、書き込みビットライン１０６より短い範囲の所定の領域に配置され、書き込みワードライン１０８を跨ぐように形成されている。例えば、書き込みワードライン１０８を境に、図１（ｂ）の平面図の上方の領域（第２領域）と下方の領域（第１領域）とを考えると、書き込みワードライン１０８は、下方の領域から上方の領域にかけて形成されている。同様に、書き込みビットライン１０６も、下方の領域から上方の領域にかけて形成されている。

また、図１（ｄ）及び図１（ｃ）において、読み出しワードライン１１０の領域より紙面の上方に延在している書き込みビットライン１０６の部分（上方の領域）に、ｎ型不純物が導入されたｎ⁺拡散領域１０６ａが形成されている。例えば、書き込みワードライン１０８及び読み出しワードライン１１０は、不純物が高濃度に導入されたポリシリコンから構成することができる。また、書き込みワードライン１０８及び読み出しワードライン１１０は、高融点金属など他の導電性材料から構成してもよい。なお、図１（ｂ）の平面図では、各絶縁層を省略して示している。

上述した構成において、書き込みワードライン１０８と直交する領域の書き込みビットライン１０６をチャネル１０２ａとし、このチャネル１０２ａ上の書き込みワードライン１０８をゲートとし、ｎ⁺拡散領域１０６ａをソース・ドレインの一方とするように、アクセス・トランジスタ１０２が構成されている。チャネル１０２ａは、ｐ型とされている。ここで、アクセス・トランジスタ１０２のソース・ドレインの他方は、読み出しワードライン１１０に電位が印加されたときに、読み出しワードライン１１０と絶縁層１２３のみを介して配置されている書き込みビットライン１０６の領域（ｐ型の領域）のポテンシャルの変化により形成されるようになる。

また、メモリノード１０３は、アクセス・トランジスタ１０２のチャネル１０２ａの延長線上の端部の領域（ｐ型の領域）より構成される。従って、アクセス・トランジスタ１０２のソース・ドレインの他方の一部が、メモリノード１０３とされている。言い換えると、読み出しワードライン１１０と絶縁層１２３のみを介して配置されている書き込みビットライン１０６の領域に、アクセス・トランジスタ１０２のソース・ドレインの他方と、メモリノード１０３とが設けられている。

ここで、図１に示すゲインセル・メモリ回路では、図１（ｄ）の断面に示すように、ワードライン１０８が、アクセス・トランジスタ１０２のチャネル１０２ａ部分を跨って形成されている。この部分では、チャネル１０２ａが、ワードライン１０８を囲うように形成されている。このような構成とすることで、アクセス・トランジスタ１０２のリークに起因する情報保持時間の悪化が抑制できるようになる。

また、メモリノード１０３の領域では、図１（ｅ）に示すように、読み出しワードライン１１０が、メモリノード１０３を囲うように形成されているが、このように形成されている必要はない。例えば、絶縁層１２４をメモリノード１０３の領域にまで延在させ、図２（ｃ）に示すように、メモリノード１０３の上方に、平坦な形状に配置されていてもよい。

また、図１に示すゲインセル・メモリ回路は、基板２０１の下方の領域において、ｎ型不純物が導入されたｎ⁺拡散領域である読み出しビットライン１０７及びコモンライン１１１が形成されている。これらの不純物導入領域と、この領域における読み出しワードライン１１０をゲートとして、ゲイン・トランジスタ１０５が構成されている。読み出しビットライン１０７及びコモンライン１１１は、読み出しワードライン１１０の領域を挾むように形成されている。

上述した２つのｎ⁺拡散領域の、メモリノード１０３とゲイン・トランジスタ１０５との間に、ゲインキャパシタ１０４が形成される。ゲインキャパシタ１０４は、メモリノード１０３と基板２０１とこれらの間の絶縁層（埋め込み絶縁層１２１）とより構成される。また、上述した２つのｎ⁺拡散領域の、メモリノード１０３と読み出しワードライン１１０との間にコントロールキャパシタ１０９が形成される。コントロールキャパシタ１０９は、メモリノード１０３と読み出しワードライン１１０とこれらの間の絶縁層１２３とより構成される。また、メモリノード１０３の領域の周囲に形成される、ゲインキャパシタ１０４及びコントロールキャパシタ１０９を含めた容量の合計が、メモリキャパシタ１０１に相当するものとなる。

上述したように構成されたゲインセル・メモリ回路の各部分の寸法は、例えば、図２（ａ）〜図２（ｃ）に示す値とされている。ここに示した寸法であれば、メモリノード１０３に電子が１つ蓄積されると、ゲイン・トランジスタ１０５は、１μＡ程度の電流値に増幅することができ、メモリ回路として実用的な増幅率が得られる。また、情報の保持時間は、室温で１０⁴秒以上となり、従来よりある通常のＤＲＡＭより４〜５桁長くなる。増幅率は、メモリノード１０３に接続された全容量に対するゲインキャパシタ１０４の比と共に大きくなる。

従って、増幅率を大きくするためには、図２に示すＷ３，Ｌ２，及びＨ１を小さくし、Ｈ６／Ｈ５，Ｗｌ／Ｗ２、Ｌ２／Ｌ３の各比を大きくすれば良い。また、必要な増幅率は、メモリノード１０３に蓄積する電荷量に依存するので、これに合わせて寸法を決めればよい。一方、情報保持特性の観点から、Ｌ１は大きく、Ｈ１は小さい方が良い。これは、Ｌ１の減少及びＨ１の増加とともに、アクセス・トランジスタ１０２の特性が悪化し、図１６に示した、アクセス・トランジスタのリークに起因する情報保持時間の劣化が大きくなるためである。また図１６を用いて説明したアルファ線による影響を避けるためには、Ｈ１は小さい方が良い。

また、Ｈ６は、図１６を用いて説明した絶縁膜リークを押さえる程度の膜厚が必要である。トランジスタ動作の観点では、Ｈ１，Ｈ５，及びＨ６が大きいほど、トランジスタを駆動するのに必要な電圧が大きくなる。一方、Ｈ７は、小さすぎると、この部分での直列抵抗が大きくなり、大きすぎると、Ｌ２，Ｌ３，及びＨ６の寸法によっては、ゲイン・トランジスタ１０５の短チャネル効果により、正常に動作しない可能性がある。また、Ｈ２及びＨ４は、メモリセル単体の特性へは影響は小さいが、回路全体で見た時、ワードラインの抵抗や容量による遅延、及び構造の凸凹に影響するので、これらのバランスで決める必要がある。

次に、不純物濃度について説明する。基板２０１に形成される読み出しビットライン１０７及びコモンライン１１１を構成するｎ⁺拡散領域は、導入されたリンなどのドナーでシリコンの電気伝導が金属的な特性を示すほどの濃度が望ましく、１０²⁰ｃｍ^-3程度あればよい。ｐ型の不純物については、金属的な特性を示さない程度であれば良いが、例えば、１０¹⁸ｃｍ^-3程度の不純物濃度であれば動作可能である。またドナー不純物によるｎ型シリコンでも金属的な特性を示さなければ、素子の寸法やワードラインの電圧やベース基板に印加する電圧を制御することで動作可能である。アクセス・トランジスタ１０２のチャネル１０２ａ部分の不純物濃度は、書き込みワードライン１０８の下部で半導体的な性質を示す程度であれば良い。

次に、ゲイン・トランジスタ１０５でメモリノード１０３に蓄積された電荷情報を増幅する方法を説明する。ここでは簡単のため、アクセス・トランジスタはオフ状態で、図３（ａ）に示すように、メモリノード１０３は、書き込みビットライン（図示せず）と電気的に切断されていると考える。ゲイン・トランジスタ１０５に流れる読み出しビットライン電流−読み出しワードライン電圧特性は、図３（ｂ）に示すようになる。メモリノード１０３に電子が蓄積されていない時は、左側の線に示した特性となり、メモリノード１０３に電子が蓄積されると、右側の線に示した特性にシフトする。これは、メモリノード１０３内の電子が、ゲイン・トランジスタ１０５に流れる電子を電気的な反発力によって減少させるためである。この特性の変化により、点線で示した一定の読み出しワードライン電圧で電流をモニタすると、メモリノード１０３に対する電子の蓄積状態の違いにより電流の差が生じる。

このように、図３（ａ）に例示する構成とすることで、微小な電荷情報を電流として増幅したことになる。この時、ノイズに埋もれないように電荷情報を増幅するためには、ゲイン・トランジスタ１０５の電流変化量を大きくする必要があり、図３（ｂ）に示した２つの特性のシフト量を大きくすれば良い。これは、メモリノード１０３のサイズ（全容量）を小さくし、メモリノード１０３に接続された全容量に対するゲインキャパシタ１０４の比を大きくすることで実現できる。これらにより、メモリセルサイズが小さくなってもメモリとしての動作が可能となる。

また、図１に示すゲインセル・メモリ回路によれば、情報保持時間についても通常のＤＲＡＭよりも長くなる。これはアクセス・トランジスタ１０２が、図１に示したような絶縁層１２３上の細線構造を有していることにより、図１６を用いて説明した「アクセス・トランジスタのリークに起因する情報保持時間の劣化」及び「アルファ線による影響」を抑えることができるためである。また、個々のメモリセルにおけるメモリノード１０３を絶縁層で分離していることから、図１６を用いて説明した「寄生フィールド・トランジスタのリーク」によるリークも抑えることもできる。

ところで、上述では、２つのワードライン、２つビットラインを用いる場合について説明したが、これに限るものではない。例えば、図４（ａ）に示すように、アクセス・トランジスタ１０２とゲイン・トランジスタ１０５とで、ビットライン１０６ａを共有することもできる。これにより、セルサイズを小さくすることが可能となる。更に、各トランジスタの電流特性を図４（ｄ）及び図４（ｅ）に示すようにすることで、図４（ｃ）に示すように、ワードライン１０８ａも共有することが可能となる。図４（ｄ）の特性は、ゲイン・トランジスタ１０５の電流を担うキャリアを正孔、アクセス・トランジスタ１０２のキャリアを電子にすることによって得られるようになる。

また、図４（ｅ）に示す特性は、ゲイン・トランジスタ１０５の電流を担うキャリアを電子、アクセス・トランジスタ１０２のキャリアを正孔にすることによって得られるようになる。これらのことにより、セルサイズを更に小さくすることが可能となる。なお、図４においては、メモリキャパシタは省略している。

次に、本発明の実施の形態における他のゲインセル・メモリ回路について説明する。例えば、図１に示したゲインセル・メモリ回路のメモリノード１０３の寸法を小さくし、クーロンブロッケード現象が発現される状態とすることで、メモリノード１０３に蓄積される電子の量を数個レベルに制御することが可能となる。

まず、クーロンブロッケード現象について説明する。図５（ａ）に等価回路を示す。この等価回路について説明すると、端子５０１とメモリノード５０３との間にトンネル接合５０２が設けられ、端子５０４がメモリノード５０３に容量５０５を介して接続（接合）されている。メモリノード５０３は、トンネル接合５０２と容量５０５に挟まれているため、電子１個がメモリノード５０３に入ることによるエネルギー増加分に相当するエネルギー準位が形成される。端子５０１と端子５０４との間の電圧Ｖが小さく、端子５０１と端子５０４との準位の間に、メモリノード５０３の準位がないと、電子はメモリノード５０３に入ることができない。

一方、端子５０１と端子５０４との間の電圧Ｖが大きくなり、端子５０１と端子５０４との準位の間にメモリノード５０３の準位のいずれかが存在するようになると、電子は端子５０１からメモリノード５０３の準位に入る。このように、２つ端子の間の電圧Ｖを変化させたとき、図５（ｂ）のように単電子箱となるメモリノード５０３の電子の数が階段状に変わる。この段階の幅は、メモリノード５０３の量子サイズ効果を無視した場合、ほぼｅ／Ｃｇとなり２端子間の電圧Ｖに応じてメモリノード５０３内の電子数が決まる。なお、ｅは電気素量であり、Ｃｇはメモリノード５０３と端子５０４との間のキャパシタ容量である。

このようなクーロンブロッケード現象を利用することで、精確に電子数を制御することが可能となる。このクーロンブロッケード現象を利用するためには、メモリノードに電子が１個入ることによるエネルギーの増加分（ｄＥ）が、熱エネルギー（ｋＢＴ）よりも大きくなければならない。なお、ｋＢはボルツマン定数、Ｔは絶対温度である。「ｄＥ＝ｅ²／２Ｃ_total（Ｃ_totalは、メモリノードの全容量）の関係より、Ｃ_totalが小さいほど、高い温度でクーロンブロッケード現象を利用することができる。本発明の回路では、図１（ａ）に示す等価回路において、アクセス・トランジスタ１０２が、トンネル接合として機能すればよい（非特許文献１参照）。

Ｃ_totalは、メモリノードに接続される全ての容量なので、クーロンブロッケード現象を高温で利用するためには、メモリノードは小さいことが望ましい。図２（ａ）においてＷ３＝１００ｎｍ程度、Ｈ１＝２０ｎｍ程度、Ｌ２＝１０ｎｍ程度にすると、室温でもクーロンブロッケード現象を利用することが可能となり、小さくなればなるほど蓄積する電子数制御の精度も向上する。これにより、メモリノードに蓄積する電子数が減り、低消費電力化が可能となる。なお、通常のＤＲＡＭでは、約１０万個の電子が蓄積される。

また、１つの蓄積電子で１つのメモリ情報とすると、メモリノードに蓄積された電子数分だけメモリ情報とする多値メモリが実現できる。これにより、少ないメモリセル数で多くの情報を保存することが可能となり、メモリ回路の大容量化が可能となる。以降にも示すように、フラッシュメモリでも多値化は可能であるが、この場合に比較して、上述した本発明のゲインセル・メモリ回路によれば、書き込みや読み出しの速度が速いと言う特徴もある。

次に、本発明の実施の形態における他のゲインセル・メモリ回路について説明する。以下では、２つのアクセス・トランジスタと２つのメモリノードを有する場合について説明する。図６は、本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す回路図、平面図、及び断面図である。図６に示すゲインセル・メモリ回路は、図１に示したゲインセル・メモリ回路に、新たにアクセス・トランジスタ６０２を加え、また、アクセス・トランジスタ６０２のゲートに接続する書き込みワードライン６０８を加えたものである。これは、読み出しワードライン１１０に覆われている領域の書き込みビットライン１０６の上に、２つのゲートを形成することで実現可能である。ここで、書き込みワードライン１０８がアクセス・トランジスタ１０２のゲートとなり、書き込みワードライン６０８が、アクセス・トランジスタ６０２となる。また、各々のゲートに対応してチャネル１０２ａ及びチャネル６０２ａが形成される。

このような構成において、読み出しワードライン１１０と絶縁層１２３のみを介して配置されている書き込みビットライン１０６の領域（ｐ型の領域）のポテンシャルの変化により、アクセストランジスタ６０２のソース・ドレインが構成される。また、図６に示すゲインセル・メモリ回路では、アクセス・トランジスタ６０２のソース・ドレインの他方の一部が、メモリノード１０３とされている。言い換えると、読み出しワードライン１１０と絶縁層１２３のみを介して配置されている書き込みビットライン１０６の領域に、アクセス・トランジスタ６０２のソース・ドレインの他方と、メモリノード１０３とが設けられている。なお、図６においては、メモリキャパシタは省略している。

次に、動作方法について説明する。まず、図７（ｂ）に示すように、初期状態として、２つの書き込みワードライン１０８，６０８に、書き込みビットライン１０６の電圧よりも小さな電圧を加え、アクセス・トランジスタ１０２とアクセス・トランジスタ６０２とをオフの状態にする。この状態では、書き込みビットライン１０６とメモリノード１０３との間には２つのエネルギーの山が形成されることになり、２つのエネルギーの山の間にはノード７０３が形成される。ノード７０３は、アクセストランジスタ１０２とアクセストランジスタ６０２との間の書き込みビットライン１０６の領域（ｐ型領域）に形成される。

次に、図７（ｂ−１）に示すように、アクセス・トランジスタ１０２をオンの状態にしてから、図７（ｂ−２）に示すように、アクセス・トランジスタ１０２をオフの状態にすることで電子７０１がノード７０３に蓄積された状態とする。

次に、図７（ｂ−３）に示すように、アクセス・トランジスタ６０２をオンの状態にしてから、図７（ｂ−４）に示すように、アクセス・トランジスタ６０２をオフの状態にすることでノード７０３に蓄積された電子７０１がメモリノード１０３に移動した状態とする。これらの４つのステップを電子蓄積が行われる１サイクルとすると、このサイクルを繰り返すことによって、書き込みビットライン１０６からメモリノード１０３に次々と電子が蓄積されていく。このように、図７（ｃ）に示すようなサイクル数により、メモリノード１０３に蓄積される全電子数が、制御可能となる。

また、他の電子数制御方法として、図７（ｃ−１）に示すように、書き込みビットライン１０６のポテンシャルを上げる（書き込みビットライン電圧を小さくする）ことで、図７（ｂ−２）に示す段階でノード７０３に蓄積する電子数を増やすことも可能となる。図７（ｃ−１）及び図７（ｃ−２）に示す状態では、図７（ｃ−２）に比較して図７（ｃ−１）の方が、２倍の電子がメモリノード１０３に蓄積される場合を示している。

更に、メモリノード１０３に電子を蓄積させた状態で、書き込みビットライン１０６の電圧を図７（ｄ−１），図７（ｄ−２），図７（ｄ−３），図７（ｄ−４）に示すような順に変化するポテンシャルになるように制御する（電圧を大きくする）ことで、メモリノード１０３から電子を放出することもできる。

これらの特徴を利用することで、メモリセルの多値化が可能となる。通常のメモリセルでは、情報として１または０の状態を扱う。これに対し、上述した本発明のメモリセル（ゲインセル・メモリ回路）では蓄積サイクル数あるいは書き込みビットライン電圧によって蓄積する電子数を幾つかのレベルで制御できるので、１つのメモリで多くの情報（状態）を扱うことができ、メモリ大容量化が容易である。

図７（ｃ）に示す場合であれば、８＝２³レベルを情報として持つことができ、３ｂｉｔ分の情報、つまり通常の３つのメモリセルの情報を１つのメモリセルで表していることになる。このような多値化は、フラッシュメモリでも実現できる。フラッシュメモリではメモリノードが図８（ａ）に示すようなトランジスタの絶縁膜の中に浮遊しているフローティングゲート８０１に対応する。フローティングゲート８０１に電子を蓄積，放出するためには、コントロールゲート８０２とソース８０３及びドレイン８０４との間に所定の電圧（書き込みビットライン電圧）を印加することで、電子が絶縁膜をトンネルさせればよい。

この制御では、電子数は書き込みビットライン電圧の大きさや印加時間で制御することになる。しかし、このようなトンネル現象では、トンネルする電子数は確率的に決まるものとなり、正確な制御を行うこことが難しい。よって、蓄積，放出などの動作ごとにメモリノード（フローティングゲート８０１）に蓄積された電子数をモニタし、動作完了を確認する必要があり動作時間が長くなる。また、トンネル現象を実現するために書き込みビットライン電圧も大きくなり、回路の複雑化、消費電力の増加に繋がるだけでなく、データの書き込み、消去時間も長くなる。

上述したフラッシュメモリに対し、本発明に係るゲインセル・メモリ回路では、ノード７０３に蓄積される電子数は、メモリノード１０３の全容量と書き込みビットライン電圧で決まるので、蓄積電子数の精度が上がることが期待できる。また、トンネル現象を利用しないので、書き込みビットライン電圧も小さくすることが可能となり、蓄積時間もトランジスタのオンオフの速度で決定されるので短くなる。

更に、フラッシュメモリで情報を書き換える場合は、一度、電子を全て放出した後に、新たな情報を書き込む必要がある。また、各々の動作ごとに動作が完了したかモニタしている。これはメモリノード（フローティングゲート）に蓄積された状態によって、新たな情報を書き込むための電圧が変わることが原因として挙げられる。本発明のゲインセル・メモリ回路では、メモリノードに蓄積された電子状態に関係なく、ノードに一度電子を蓄積した後にメモリノードに蓄積しているので、データを直接書き換えることが可能となる。これにより、ゲインセル・メモリ回路によれば、トータルの情報書き換え時間を短くすることが可能となる。

また、２つのアクセス・トランジスタを用いてメモリノード内の電子を保持するので、電子がトランジスタのリークによって放出されにくい。これにより、長い電子保持特性が実現できる。

次に、本発明の実施の形態における他のゲインセル・メモリ回路について説明する。以下では、図７に示したゲインセル・メモリ回路におけるノード７０３の寸法を小さくしてクーロンブロッケード現象を利用することで、ノード７０３に蓄積される電子数を数個とするようにしたものである。図９（ａ）は、本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す等価回路であり、より微細なノード９０３を用いるようにした。クーロンブロッケード現象を利用するためには、ノード９０３のサイズが小さい方が好ましい。

例えば、図２においてＷ３＝１００ｎｍ程度、Ｈ１＝２０ｎｍ程度、Ｌ１＝１０ｎｍ程度にし、図６（ｂ）の書き込みワードライン１０８と書き込みワードライン６０８の中心間距離が１００ｎｍ程度であれば、室温でクーロンブロッケード現象を利用することができる。これらの間隔を小さくするほど、ノード９０３に蓄積する電子数を正確に制御することができる。なお、図９においては、メモリキャパシタを省略している。

次に、このゲインセル・メモリ回路の動作例について説明する。まず、図９（ｂ）に示すように、初期状態として、２つの書き込みワードライン１０８，６０８に、書き込みビットライン１０６の電圧よりも小さな電圧を加え、アクセス・トランジスタ１０２とアクセス・トランジスタ６０２とをオフの状態にする。この状態では、書き込みビットライン１０６とメモリノード１０３との間には２つのエネルギーの山が形成されることになり、２つのエネルギーの山の間にノード９０３が形成される。

次に、図９（ｂ−１）に示すように、アクセス・トランジスタ１０２をオンの状態にしてから、図９（ｂ−２）に示すように、アクセス・トランジスタ１０２をオフの状態にすることで電子７０１がノード７０３に蓄積された状態とする。これらの制御で、クーロンブロッケード現象によりメモリノード１０３に蓄積される電子の数を１個レベルで制御することができる。この、電子数は図９（ｃ）に示すような書き込みビットライン電圧で制御することができる。

次に、図９（ｂ−３）に示すように、アクセス・トランジスタ６０２をオンの状態にしてから、図９（ｂ−４）に示すように、アクセス・トランジスタ６０２をオフの状態にすることで、電子はノード９０３からメモリノード１０３に移る。これらの４つのステップを電子蓄積を行う１サイクルとすると、このサイクルを繰り返すことによって、書き込みビットライン１０６からメモリノード１０３に次々と電子が蓄積されていく。

これらのサイクルの回数や、書き込みビットライン電圧で、図９（ｄ）に示すように、メモリノード１０３に蓄積する電子数を制御できる。なお、図９（ｄ）において、黒丸は、書き込みビットライン電圧を−２（．Ａ．Ｕ．）として２個の電子を移動させる場合を示し、黒四角は、書き込みビットライン電圧を−１（．Ａ．Ｕ．）として１個の電子を移動させる場合を示している。

上述した構成とされた図９に例示するゲインセル・メモリ回路によれば、図７に示した例と同様の特徴に加え、クーロンブロッケードを利用することで正確にノードに蓄積する電子数を制御することができる。図７に示した例では、メモリノード１０３に蓄積される電子数が多く、電子数を正確に蓄積するための要因もないため、蓄積サイクルの度に電子数に揺らぎが生じやすい。また、図９に例示するゲインセル・メモリ回路によれば、蓄積する電子数も少ないので、消費電力を低減することが可能となる。

次に、本発明の実施の形態における他のゲインセル・メモリ回路について説明する。以下では図９（図６）に例示したゲインセル・メモリ回路を、メモリ情報を積算する多値メモリセルとして利用した場合について説明する。以降に説明するように、所定回数のクロック信号の印加によりアクセス・トランジスタ及びゲイン・トランジスタを制御することで、多値メモリが実現できる。まず、上記多値メモリセルの概念図を図１０（ａ）に示す。入力信号ＩｎｐｕｔＩ_i（１または０）と、重み付け信号ＷｅｉｇｈｔＷ_i（ノード９０３に蓄積される電子数）を入力し、ｃ_i回のＣＬＫ（クロック信号）を印加すると出力はＯ_i＝Ｉ_i×Ｗ_i×Ｃ_iとなる回路である。この時、入力信号として読み出しワードライン１１０にａ₁またはａ₀の電圧を加える。また、重み付け信号として書き込みビットラインにｂ_iの電圧を加える。この時、図１０（ｃ）に例示する関係が得られるように電圧を調整する。なお、図１０（ａ）においては、メモリキャパシタを省略している。

図１０（ｃ）は、ノード９０３に蓄積される電子数と書き込みビットライン電圧の関係を示している。Ｉ_i＝ｆ（ａ₁）＝１の時、ｂ_iに対してノード９０３に蓄積される電子数がＷ_iとなるようにする。一方、Ｉ_i＝ｆ（ａ₀）＝０では、全てのｂ_iに対してＷ_i＝０となるようにする。これは、読み出しワードライン１１０とノード９０３の容量結合のため、ａ₁＞ａ₀とすると図１０（ｃ）に示す特性がビットライン電圧に対して正側にシフトすることを利用している。

また、ＣＬＫは、図１０（ｄ）に例示する書き込みワードライン１０８（ＣＬＫ１）及び書き込みワードライン６０８（ＣＬＫ２）に印加する信号で、１回のＣＬＫでアクセス・トランジスタ１０２とアクセス・トランジスタ６０２とを交互にオン・オフさせて電子をメモリノード１０３に蓄積する。このＣＬＫを増やせば、回数Ｃ_iにノード９０３に蓄積される電子数Ｗ_iを乗じた電子が、メモリノード１０３に蓄積されることになる。これらによってメモリノードに蓄積された電子数を出力Ｏ_iとすることで、Ｏ_i＝Ｉ_i×Ｗ_i×Ｃ_iの関係が得られる。この積算機能を利用することで、幾つかの応用が可能となる。

図１１（ａ）は、デジタル−アナログ変換機能を持つメモリの構成例を示している。ｎビットの２進数の入力信号（Ｉ_n-1，Ｉ_n-2，・・・，Ｉ₁，Ｉ₀）に対し、ｎ個のメモリセルと重付け（２^n-1，２^n-2，・・・，２¹，２⁰）、１回のＣＬＫ回数を用いることで入力信号をメモリノード１０３に蓄積する電子数に変換することになる。変換した電子数をゲイン・トランジスタでモニタすれば、デジタル−アナログ変換器として機能する。

また、図１１（ｂ）に示すように、重み付け信号を全て１にして、Ｉ_iに対してＣＬＫ回数を２ⁱとすることでも、上述同様のデジタル−アナログ変換器が実現できる。

更に、メモリノード１０３には電子を次々に蓄積できることを利用すると、図１１（ｃ）及び図１１（ｄ）に示すように、１つのメモリセルで同等の機能を持たせることができる。図１１（ｃ）では時刻Ｔ＝ｔ₀にＷ₀＝２⁰及びＩ₀を入力してＣＬＫを与えると、出力としてメモリノード１０３にＷ₀×Ｉ₀個の電子が蓄積される。次の、時刻Ｔ＝ｔ₁でＷ₁及びＩ₁を入力してＣＬＫを与えると、Ｗ₀＝２¹×Ｉ₁個の電子が追加される。これらを、Ｔ＝ｔ_n-1まで行うことにより、図１１（ａ）に示す構成例と同様の結果が得られる。図１１（ｄ）に示す構成例も同様で、ここでは、重みはＷ_i＝１と固定し、ＣＬＫ数Ｃ_iを２_iとして順番に入力することで、図１１（ｂ）に示す構成例と同様の結果となる。

図１１（ｅ）に、図１１（ｃ）の構成例による方法で３ｂｉｔ（Ｉ₂Ｉ₁Ｉ₀）信号を入力したときの結果を示す。いずれの入力信号の場合も、Ｗ_iを与えるｂ_iは１つの電源を用いて抵抗などによる分圧を行えばよいので、複数の電源を用いる必要はない。

通常のデジタル−アナログ変換器は、基本的には抵抗とトランジスタなどのスイッチング素子を利用することで実現できるが、出力信号の精度を上げるためには回路が複雑になる。これは入力信号によって回路を構成する抵抗成分が変動するためである。これに対して、図１１に例示するゲインセル・メモリ回路では、入力信号に関係なく、出力を電子の数で表すこととなるので、精度が確保できる。

また、信号を電子数個レベルに変換することになるので、消費電力も小さくなる。また、上述に例示した本発明のゲインセル・メモリ回路によれば、デジタル信号をアナログ信号として保持でき、いつでも信号を出力できるので、液晶ディスプレーの駆動素子に用いれば、情報の書き換え時のみ駆動すればよく、低消費電力化が可能となる。

更に図１１（ｃ）及び図１１（ｄ）に例示した構成の場合、素子数を少なくすることが可能となり、より高集積化が可能となる。また、更なる延長として、図１２（ａ）及び図１２（ｂ）に例示するような構成にすると、加算器や乗算器（入力信号Ｙをアナログ信号に変換して信号Ｘをアナログ変換する回路のクロックに入力する）が実現可能となり、通常のトランジスタで構成するよりも少ない素子数で実現できるとともに、低消費電力などの上記の利点が得られる。また、これらのデジタル−アナログ変換機能は、２進数以外の信号もＷ_iを調整することで利用できるので、多値論理回路にも用いることができる。なお、図１に示したゲインセル・メモリ回路においても、所定回数のクロック信号の印加によりアクセス・トランジスタ及びゲイン・トランジスタを制御することにより、メモリ情報を積算する多値メモリセルとして利用可能である。

ところで、上述したゲインセル・メモリ回路では、３つのワードライン、２つのビットラインを備えるようにしたが、図１４（ａ）に例示するように、アクセス・トランジスタ１０２とゲイン・トランジスタ１０５とで、ビットライン１０６ｂを共有することもできる。これにより、セルサイズを小さくすることが可能となる。

更に、アクセス・トランジスタ６０２とゲイン・トランジスタ１０５の電流特性を図１４（ｃ）に示す状態とすることで、図１４（ｂ）に例示するように、ワードライン１０８ｂにより、読み出しワードラインと書き込みワードラインを共有した構成とすることも可能である。

また、アクセス・トランジスタ１０２及びアクセス・トランジスタ６０２の電流特性と、ゲイン・トランジスタ１０５の電流特性とを図１４（ｄ）及び図１４（ｅ）に示す特性とすることでも、図１４（ｂ）に例示するセル構成が可能となる。これにより、セルサイズを更に小さくすることが可能となる。なお、図１４（ａ）及び図１４（ｂ）では、メモリキャパシタを省略している。

次に、本発明の実施の形態における他のゲインセル・メモリ回路について説明する。例えば、上述したメモリノード１０３及びノード７０３（ノード９０３）、言い換えると、書き込みビットライン１０６を形成する半導体層の不純物濃度をするなくすることで、情報の保持時間を長くすることが可能となる。通常のＤＲＡＭでは、図１６に示した、ｐｎ接合部分でのリーク電流が、保持時間を主に決めている。これは、形成されたｐｎ接合に生じる欠陥などに起因している。ここで、不純物の濃度を小さくすれば、ｐｎ接合に欠陥が生じにくくすることができる。

このように、書き込みビットライン１０６に対する不純物濃度を小さくしても、読み出しワードライン１１０に、書き込みビットライン１０６及び書き込みワードライン１０８より大きな電圧を印加した状態を形成すればよい。このような電圧印加状態とすることで、読み出しワードライン１１０と絶縁層１２３のみを介して配置されている領域に、通常のＤＲＡＭで形成されるメモリキャパシタ部分のｎ型不純物領域が形成されているように、メモリノード１０３に電子を蓄積することができる。

上述した不純物濃度としては、例えばアクセス・トランジスタを形成するｐ型チャネルが１０¹⁴ｃｍ^-3程度の不純物濃度の場合、これ以上の濃度としなければ、図１３に示すように、８５℃において１０⁴秒程度の情報保持時間が得られる。

ところで、上述では、メモリノードに蓄積される電荷やアクセス・トランジスタに流れる電荷が、電子の場合について説明したが、この電荷は、正孔でも良い。これは、トランジスタのソース・ドレインを高濃度にｐ型不純物が導入された状態とし、各々に印加する電圧の正負を反転させることで可能となる。

上述した本発明のゲインセル・メモリ回路によれば、極微量の電荷を正確に検出できるので、メモリセルサイズを小さくすることや、構造も簡素化することが可能となり、高集積化や論理回路の組み込みが実現可能となる。また、２つのアクセス・トランジスタを用いることで、多値メモリ動作や演算機能を持つメモリ動作も実現できる。また、アクセストランジスタを絶縁膜の上の半導体細線で形成することで情報保持時間を長くすることができる。更に、アクセス・トランジスタにｐｎ接合を形成せず、欠陥を生じさせないことにより、更に情報保持時間を長くできる。

本発明の実施の形態におけるゲインセル・メモリ回路の構成例を示す構成図及び断面図である。 本発明の実施の形態におけるゲインセル・メモリ回路の構成例を示す構成図及び断面図である。 ゲイン・トランジスタ１０５でメモリノード１０３に蓄積された電荷情報を増幅する方法を説明するための説明図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図である。 クーロンブロッケード現象について説明する説明図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図及び断面図である。 図６に示すゲインセル・メモリ回路の動作例を示す説明図である。 フラッシュメモリの動作を説明するための説明図である。 図６に示すゲインセル・メモリ回路の他の動作例を示す説明図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図及び説明図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図及び説明図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図である。 情報保持の特性について示す特性図である。 本発明の実施の形態における他のゲインセル・メモリ回路の構成例を示す構成図及び説明図である。 従来よりあるダイナミック・ランダム・アクセス・メモリの構成例を示す構成図である。 従来よりあるダイナミック・ランダム・アクセス・メモリの構成例を示す構成図である。

符号の説明

１０１…メモリキャパシタ、１０２…アクセス・トランジスタ、１０２ａ…チャネル、１０３…メモリノード、１０４…ゲインキャパシタ、１０５…ゲイン・トランジスタ、１０６…書き込みビットライン、１０６ａ…ｎ⁺拡散領域、１０７…読み出しビットライン、１０８…書き込みワードライン、１０９…コントロールキャパシタ、１１０…読み出しワードライン、１１１…コモンライン、１２０…ＳＯＩ基板、１２１…埋め込み絶縁層、１２２…ＳＯＩ層、１２３，１２４…絶縁層。

Claims (6)

1. 第１導電型の半導体基板の上に第１絶縁層を介して形成され、第１領域から第２領域にかけて第１方向に延在し、第１導電型の半導体からなる線状の書き込みビットラインと、
   この書き込みビットラインの上に第２絶縁層を介して形成され、前記第１領域と第２領域の境界部において第２方向に延在する線状の書き込みワードラインと、
   前記書き込みビットラインと前記書き込みワードラインとが交差する箇所を含む前記第１領域から第２領域にわたる前記書き込みビットラインより短い範囲の所定の領域に配置され、前記書き込みワードラインを跨ぎ、かつ前記第１方向に前記書き込みワードラインの線幅よりも広い幅を備えることで、前記書き込みワードラインの両端部で前記書き込みワードラインからはみ出て前記書き込みビットラインに面する領域を有するように形成された読み出しワードラインと、
   前記第１領域において、前記読み出しワードラインの両脇の前記半導体基板に形成され、第２導電型とされた第１の第２導電型領域と、
   前記第２領域において、前記読み出しワードラインの配置領域より延在している前記書き込みビットラインに形成され、第２導電型とされた第２の第２導電型領域と、
   前記第１領域における前記書き込みビットラインに配置されたメモリノードと、
   前記第１領域における前記読み出しワードラインの配置領域の前記書き込みビットラインの領域及び前記第２の第２導電型領域をソース・ドレインとし、前記書き込みビットラインと交差する部分の前記書き込みワードラインをゲートとする電界効果型トランジスタから構成されたアクセス・トランジスタと、
   前記第１の第２導電型領域をソース・ドレインとし、これらの形成領域の前記読み出しワードラインをゲートとする電界効果型トランジスタから構成されたゲイン・トランジスタと、
   一方の前記第１の第２導電型領域より構成された読み出しビットラインと、
   前記メモリノードと前記読み出しワードラインとこれらの間の前記第２絶縁層とより構成されたコントロールキャパシタと、
   前記メモリノードと前記半導体基板とこれらの間の前記第１絶縁層とより構成されたゲインキャパシタと
   を少なくとも備え、
   前記メモリノードは、前記アクセス・トランジスタの前記読み出しワードラインの配置領域に形成されるソース・ドレインに接続され、
   前記メモリノードは、前記コントロールキャパシタを介して前記読み出しワードラインに接続され、
   前記メモリノードは、前記ゲインキャパシタを介して前記ゲイン・トランジスタのゲートに接続され、
   前記アクセス・トランジスタのゲート電圧制御により前記メモリノードに蓄積される電荷の量が制御され、
   前記ゲイン・トランジスタにより前記メモリノードに蓄積されている電荷の量が検出される
   ことを特徴とするゲインセル・メモリ回路。
2. 請求項１記載のゲインセル・メモリ回路において、
   前記メモリノードの幅と長さと厚みは、クーロンブロッケード現象が発現する範囲の寸法とされている
   ことを特徴とするゲインセル・メモリ回路。
3. 請求項１又は２記載のゲインセル・メモリ回路において、
   前記書き込みビットラインの上に前記第２絶縁層を介して形成され、前記書き込みワードラインと前記メモリノードとの間の前記第１領域において前記第２方向に延在する線状の追加書き込みワードラインと、
   前記第２領域における前記読み出しワードラインの配置領域の前記書き込みビットラインの領域をソース・ドレインとし、前記書き込みビットラインと交差する部分の前記追加書き込みワードラインをゲートとする電界効果型トランジスタから構成された追加アクセス・トランジスタと、
   前記書き込みビットラインの前記アクセス・トランジスタと前記追加アクセス・トランジスタとの間に形成されたノードと
   を備え、
   前記メモリノードは、前記追加アクセス・トランジスタを介して前記アクセス・トランジスタに接続され、
   前記アクセス・トランジスタのゲート電圧制御と前記追加アクセス・トランジスタのゲート電圧制御とを交互に行うことで前記メモリノードに蓄積される電荷の量が制御される
   ことを特徴とするゲインセル・メモリ回路。
4. 請求項３記載のゲインセル・メモリ回路において、
   前記ノードの幅と長さと厚みは、クーロンブロッケード現象が発現する範囲の寸法とされている
   ことを特徴とするゲインセル・メモリ回路。
5. 請求項１又は２記載のゲインセル・メモリ回路の駆動方法であって、
   所定回数のクロック信号の印加により前記アクセス・トランジスタ及び前記ゲイン・トランジスタを制御する
   ことを特徴とするゲインセル・メモリ回路の駆動方法。
6. 請求項３又は４記載のゲインセル・メモリ回路の駆動方法であって、
   所定回数のクロック信号の印加により前記アクセス・トランジスタ，追加アクセス・トランジスタ，及び前記ゲイン・トランジスタを制御する
   ことを特徴とするゲインセル・メモリ回路の駆動方法。

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