JPH0555600A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】トラップ型不揮発性半導体記憶装置の微細化と
集積化を促すため書込電圧を低電圧化し電荷保持性能を
向上させる。 【構成】ｐ型Si基板３内にｎ⁺型ドレイン22及びｎ⁺型ソ
ース24の形成によりチャンネル領域28が形成され、その
上にSiO₂薄膜26が形成され、その上面にSi窒化膜とTiO₂
との混合膜が形成され、さらにその上にポリSi膜20が形
成されている。混合膜16の表面を酸化しバリア酸化膜18
を形成する。メモリセル２を用いた記憶装置では、ポリ
Si膜とチャンネル領域28間に電界印加時、SiO₂膜を通抜
けたチャンネル領域内の電子が混合膜16にトラップされ
て情報が記憶される。書込時と反対方向の電界を印加
し、トラップ電子をチャンネル領域に戻してやれば情報
は消去される。情報を読出す場合はメモリセル２のｎ⁺
型のドレインとソース間に電圧を印加時、チャンネル領
域に電流が流れるか否かで判断される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体不揮発性記憶
装置に関するものであり、特に書込電圧の低電圧化およ
びメモリセルの電荷保持性能の向上に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置のメモリセルと
して、ゲート電極21、シリコン窒化膜19、シリコン酸化
膜17、ｎ形のソース層13およびｎ形ドレイン層15を有す
るｐ形シリコン基版11からなるＭＮＯＳ（Metal-Nitrid
e-Oxide-Semicondactor）構造がよく知られている（図
９）。ＭＮＯＳメモリセルは、メモリセルに電界を印加
し、シリコン窒化膜19に電子をトラップすることによっ
て情報を記録する。このＭＮＯＳメモリセルの書込電圧
の低電圧化を図る方法として、次に報告された半導体装
置を利用することが考えられる。

【０００３】その半導体装置とは、一導電形半導体基板
片に反対導電形ソース領域およびドレイン領域を有し、
この両領域間の基板面に形成された導電チャンネルを制
御する絶縁ゲート形半導体装置であって、上記基板面に
シリコン酸化被膜を介して高誘電率絶縁被膜と無定形絶
縁被膜（Al₂O₃を含む）との混合膜を設けたことを特徴
としている（特開昭47ー26963）。

【０００４】この半導体装置を利用した不揮発精記憶装
置のメモリセル１の断面構成略図を図10に示す。

【０００５】ｐ形シリコン基板３内に設けられたｎ⁺形
ドレイン22とｎ⁺形ソース24によってチャンネル領域28
が形成されている。チャンネル領域28の上面には、シリ
コン酸化膜26が形成され、その上面には酸化チタンとAl
₂O₃との混合膜12（膜厚30nm程度）が形成されている。
さらに、その上面にはゲート電極であるアルミニウム電
極14を形成されている。また、メモリセル１をバンド図
で示すと、図11のようになる。

【０００６】上記の様なメモリセル１は、情報”０”を
記憶した状態すなわち混合膜12に電子がトラップされた
状態と、情報”０”を消去した状態（情報”１”を記憶
した状態）すなわち混合膜12に電子がトラップされてい
ない状態との二通りを有する。二通り状態を取り得るこ
とが記憶手段に利用される。

【０００７】上記のメモリセル１に対する情報の書込お
よび消去について、図12に示すメモリセル１のヒステリ
シスループを基づいて説明する。図12の横軸はゲート電
圧Ｖｇを表わし、縦軸は閾電圧Ｖthを表わす。ゲート電
圧Ｖｇとは、メモリセルのゲート電極に印加された電圧
である。また、閾電圧Ｖthとは、ゲート電極に印加する
電圧を大きくしていった場合に、一定ドレイン電圧にお
いてソース・ドレイン間に電流が流れ出す時のゲート電
圧である。なお、閾電圧Ｖthは、以下の式によって与え
られる。

【０００８】

【数１】

【０００９】メモリセル１に情報”０”を書込む場合、
15Ｖ程度の高電圧をメモリセル１のゲート電極14に印加
する。この時、ゲート電極14とチャンネル領域28間に発
生する電界によって、チャンネル領域28内の電子は高い
エネルギーを持つようになり、いくつかの電子はシリコ
ン酸化膜26をトンネリングして混合膜12にはいり、トラ
ップされる。

【００１０】この場合、ＭＮＯＳ構造メモリセルのシリ
コン窒化膜19に比べ、混合膜12の誘電率は高いから、シ
リコン酸化膜26にかかる分圧比が高い。従って、ＭＮＯ
Ｓ構造メモリセルに比べ低電圧で書込むことが出来る。

【００１１】混合膜12に電子がトラップされることによ
って、閾電圧が1.6Ｖ程度まで上昇する（図12のＱ１参
照）。すなわち、メモリセル１は、閾電圧約1.6Ｖのエ
ンハンスメント形トランジスタとして働くようになる。
なお、ゲート電圧が遮断されても閾電圧はそのままの状
態である（図12のＲ１参照）。

【００１２】一方、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域28に戻してやる必要があ
る。従って、チャンネル領域28に15Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域28に電子を戻してやる。この様な変化によ
って、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化する（図
12のＳ１参照）。すなわち、メモリセル１は、閾電圧約
−0.6Ｖのディプレッション形トランジスタとして働く
ようになる。情報”０”が消去されたこの状態は、メモ
リセル１が情報”１”を記憶した状態を意味する。な
お、ゲート電圧が遮断されても閾電圧はそのままの状態
である（図12のＴ１参照）。

【００１３】さらに、情報の書込および消去についてメ
モリセル１のバンド図である図11を用いて説明する。

【００１４】情報を書込む場合、印加された電界によっ
て高いエネルギーを持った電子は、電位順位の高いシリ
コン酸化膜26をトンネリングし、多くの電子は混合膜12
内を移動中にトラップされる。一方、情報を消去する場
合、トラップされている電子は、情報の書込時とは反対
方向の電界に引っ張られて、混合膜12内からシリコン酸
化膜26をトンネリングしてＰ形シリコン基板３に戻る。

【００１５】次に、メモリセル１からの情報の読み出し
について説明する。メモリセル１のソース24とドレイン
22間に５Ｖ程度の電圧を印加した時にチャンネル領域28
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。つ
まり、情報”１”が記憶されている場合は、上述したよ
うにメモリセル１の閾電圧は負の値（-0.6Ｖ）である。
よって、メモリセル１はディプレッション形トランジス
タであるから、チャンネル領域13は通電状態にある。従
って、チャンネル領域28には電流が流れる。一方、情
報”０”が記憶されている場合は、メモリセル１の閾電
圧は正の値（1.6Ｖ）である。よって、メモリセル１は
エンハンスメント形トランジスタであるから、チャンネ
ル領域28は通電状態にない。従って、チャンネル領域28
には電流が流れない。

【００１６】半導体不揮発性記憶装置（図示せず）は、
上記のようなメモリセル１および選択トランジスタ（図
示せず）を用いて構成される。

【００１７】

【発明が解決しようとする課題】半導体産業の発展にと
もない、不揮発性半導体記憶装置の微細化および集積化
が要求されている。しかしながら、従来のメモリセル１
を用いた半導体不揮発性記憶装置においては、微細化お
よび集積化の推進を阻む問題点があった。

【００１８】メモリセルへの書込電圧が低電圧であるほ
ど容易に高集積化を行うことが出来る。なぜなら、書込
電圧が高い場合、装置の微細化をすすめる上で高耐圧構
造等が必要であり、集積化が阻まれるからである。

【００１９】従来のメモリセル１への書込電圧を低くす
る方法として、混合膜12を薄くするという方法がある。
なぜなら、混合膜12が薄いほど書込電圧のシリコン酸化
膜18に対する分圧比が上昇する。すなわち、書込電圧が
同じ場合でもシリコン酸化膜18にかかる電圧が高くな
り、効率よく電子をトンネリングすることが出来るから
である。

【００２０】しかしながら、混合膜12をあまり薄くする
と、混合膜12に注入された電子のうち多くがゲート電極
14に到達し、効率よくトラップ出来なくなる。従って、
混合膜12の膜厚をある一定以上にする必要があった。す
なわち、混合膜12の薄膜化による低電圧化には、限度が
あった。

【００２１】また、従来のメモリセル１を長期使用した
場合、メモリウインド幅が減少する傾向にあった。な
お、メモリウインド幅とは、メモリセルのヒステリシス
ループの閾電圧の変化幅をいう。メモリウインド幅があ
まりに小さくなると、情報”０”（混合膜12に電子がト
ラップされた状態）と情報”１”（混合膜12に電子がト
ラップされない状態）とを区別出来ず、誤読み出しを起
こす恐れがあった。従って、不揮発性記憶装置の信頼性
を長期（10年程度）維持する為には、メモリウインド幅
のあまり減少しない、すなわち電荷保持性能に優れてい
ることが要求された。

【００２２】ところが、従来のメモリセル１の場合、一
旦トラップされた電子がアルミニウム電極14へ漏れてし
まことがあった。また、アルミニウム電極14から混合膜
12に流入したホールがシリコン酸化膜26に到達し、シリ
コン酸化膜26を劣化させることがあった。

【００２３】シリコン酸化膜26が劣化すると、一旦トラ
ップされた電子がチャンネル領域28に戻ってしまう可能
性が高くなっていた。

【００２４】以上のことから、従来のメモリセ１の電荷
保持性能は、装置の信頼性を長期維持する為には十分と
はいえなかった。

【００２５】よって、本発明は、半導体不揮発性記憶装
置の微細化および集積化を促す為に、低電圧で情報を書
込むことが出来る、また電荷保持性能に優れた不揮発性
半導体記憶装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明に係る半導体不揮
発性記憶装置は、第一導電型の半導体基板と、前記半導
体基板内に形成された第二導電型の少なくとも一対の拡
散領域と、前記半導体基板上に形成された第一絶縁膜
と、第一絶縁膜上に形成された高誘電率絶縁物質と無定
形絶縁物質（シリコン窒化を含む）との混合膜と、前記
混合膜上に形成された制御電極とを備える半導体不揮発
性記憶装置において、前記混合膜と前記制御電極との間
に第二絶縁膜を設けたことを特徴としている。

【００２７】

【作用】本発明に係る不揮発性半導体記憶装置は、前記
混合膜と前記制御電極との間に第二絶縁膜を設けたこと
を特徴としている。

【００２８】従って、書込電圧印加時に前記混合膜中を
移動する電子が前記制御電極に抜けることを防止する。

【００２９】また、一旦トラップされた電子が、制御電
極に漏れることを防止する。

【００３０】また、前記制御電極から第一絶縁膜へのホ
ールの移動を抑制する。

【００３１】

【実施例】本発明の一実施例による不揮発性半導体記憶
装置のメモリセル２の断面構成略図を図１に示す。

【００３２】第一導電型の基板であるｐ形シリコン基板
３内に設けられた第二導電型の一対の拡散領域であるｎ
⁺形ドレイン22とｎ⁺形ソース24によってチャンネル領域
28が形成される。チャンネル領域28の上面には、第一絶
縁膜であるシリコン酸化膜26（膜厚2.5nm程度）、無定
形絶縁物質であるシリコン窒化と高誘電率絶縁物質であ
る酸化チタンとの混合膜16（膜厚18nm程度）、第二絶縁
膜であるバリア酸化膜18が順に積層される。さらにその
上面には制御電極であるポリシリコン膜20が成形されて
いる。

【００３３】なお、本発明に係る混合膜とは、TiO₂、Ta
₂O₅、ZrO₂、Nb₂O₅、Y₂0₃等の高誘電率を有する所謂多結
晶性絶縁物質とSiO₂、Si₃N₄等の様な所謂無定形（Amorp
hous）絶縁物質とを混合することにより高誘電率を有し
かつ無定形の上記SiO₂やSi₃N₄膜と同程度の比抵抗を有
する性質を兼備える。

【００３４】また、メモリセル２の構造をバンド図で示
すと。図２のようになる。

【００３５】上記の様なメモリセル２は、情報”０”を
書込んだ状態すなわち混合膜16に電子がトラップされた
状態と、情報”０”を消去した状態（情報”１”を記憶
した状態）すなわち混合膜16に電子がトラップされてい
ない状態との二通りを有する。二通りの状態を取り得る
ことが記憶手段に利用される。

【００３６】上記の様なメモリセル２に対する情報の書
込および消去について以下に説明する。

【００３７】情報”０”をメモリセル２に書込む場合、
８Ｖ程度の電圧をメモリセル２の制御電極20に印加す
る。この時、制御電極20とチャンネル領域28間に発生す
る電界によって、チャンネル領域28内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜26をトンネリングする。次に、トンネリングした電
子は混合膜16にトラップされる。この状態は、情報”
０”が記憶されたことを意味する。

【００３８】一方、情報”０”を消去する（情報”１”
を記憶した状態にする）為には、トラップされた電子を
チャンネル領域28に戻してやる必要がある。従って、チ
ャンネル領域28に８Ｖ程度の電圧を印加し、情報の書込
時とは反対方向の電界を発生させて、チャンネル領域28
に電子を戻してやる。

【００３９】なお、情報の書込と消去についてメモリセ
ル２のバンド図である図２を用いて説明する。情報を書
込む場合、印加された電界によって高いエネルギーを持
った電子は、電位順位の高いシリコン酸化膜26をトンネ
リングした後、混合膜16中を移動し、バリア酸化膜18に
せき止められる。この時、多くの電子がバリア酸化膜18
付近でトラップされる。一方、情報を消去する場合、ト
ラップされている電子は、情報の書込時とは反対方向の
電界に引っ張られて、混合膜16からシリコン酸化膜26を
トンネリングしてＰ形シリコン基板３に戻る。

【００４０】さらに上記の状態変化を、図３に示すメモ
リセル２のヒステリシスループに基づいて説明する。

【００４１】メモリセル２に情報”０”を書込む場合、
制御電極20に電圧が印加されると混合膜16に電子がトラ
ップされる。この変化によって、閾電圧が1.6Ｖ程度ま
で上昇する（図３のＱ２参照）。すなわち、メモリセル
２は、閾電圧約1.6Ｖのエンハンスメント形トランジス
タとして働くようになる。なお、ゲート電圧が遮断され
ても閾電圧はそのままの状態である（図３のＲ２参
照）。

【００４２】次に、情報”０”を消去する（情報”１”
を記憶した状態にする）為に、書込時と反対方向の電界
を印加し、チャンネル領域28に電子を戻してやる。この
変化によって、1.6Ｖ程度の閾電圧が−0.6Ｖ程度に変化
する（図３のＳ２参照）。すなわち、メモリセル１は、
閾電圧−0.6Ｖのディプレッション形トランジスタとし
て働くようになる。なお、ゲート電圧が遮断されても閾
電圧はそのままの状態である（図３のＴ２参照）。

【００４３】次に、情報の読み出しについて説明する。
メモリセル２のソース24とドレイン22間に５Ｖ程度の電
圧を印加した時にチャンネル領域28を電流が流れるかど
うかで、情報”１”が記憶されているか、情報”０”が
記憶されているかが判断される。

【００４４】つまり、情報”１”が記憶されている場合
は、上述したようにメモリセル２の閾電圧は負の値（約
−0.6Ｖ）である。よって、メモリセル２はディプレッ
ション形トランジスタであるから、チャンネル領域28は
通電状態にある。従って、チャンネル領域28には電流が
流れる。一方、情報”０”が記憶されている場合は、メ
モリセル２の閾電圧は正の値（約1.6Ｖ）である。よっ
て、メモリセル２はエンハンスメント形トランジスタで
あるから、チャンネル領域28は通電状態にない。従っ
て、チャンネル領域28には電流が流れない。

【００４５】次に、上記のメモリセル２を用いて、メモ
リ回路を構成した一例を示す。

【００４６】まず、情報を書込む場合の動作原理を説明
する。図４に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。

【００４７】メモリセルアレイＡには、メモリセル２
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ース24には、選択トランジスタ４のドレインがそれぞれ
接続されている。また、ロウデコーダ８からは、各選択
トランジスタ４のゲート電極に接続するワードラインＷ
Ｌが配線されている。また、コントロールゲートライン
ＣＧＬは、各メモリセル２の制御電極20に接続されてい
る。さらに、コラムデコーダ６からは、各メモリセル２
のドレイン22に接続するデータラインＤＬが配線されて
いる。また、ｐ形シリコン基板３には、ウエルラインWe
llが接続されている。

【００４８】例えば、メモリセル２m,nに情報を書込む
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル２のうち、ドレインとソースと基板
の電位がすべて０となっているのは、プログラミング禁
止電圧Viが印加されないデータラインＤＬｍと接続する
メモリセル２m,nだけである。つまり、メモリセル２m,n
だけにプログラミング電圧Vppによる電界効果が作用
し、チャンネル領域28内の電子が混合膜16にトラップさ
れる。以上の様に、メモリセル２m,nだけに情報”０”
が書込まれる。

【００４９】次に、メモリセル２m,nの情報を読み出す
場合の動作原理を、図５に基づいて説明する。

【００５０】図５の構成は、図４と同じである。ロウデ
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、情報”０”が記憶されている
メモリセル２のチャンネル領域28は、上述したように通
電状態にないので、各データラインＤＬを流れる電流
は、そのままコラムデコーダ６に入力される。

【００５１】一方、情報”１”が記憶されているメモリ
セル２のチャンネル領域28は通電状態にある。さらに、
選択トランジスタ４がＯＮ状態にある（選択トランジス
タ４のゲート電極に電圧Vddを印加されている）場合に
は、各データラインＤＬを流れる電流はメモリセル２、
選択トランジスタ４を介して接地電位に落ちる。従っ
て、コラムデコーダ６には電流が入力されない。

【００５２】この時、コラムデコーダ６では、データラ
インＤＬｍからの電流だけを出力することになってい
る。この出力は、センスアンプ10によって、増幅され、
読み出される。以上より、メモリセル２m,nからの情報
だけが読み出されることになる。 次に、上記の１０２
４ビットのメモリＬＳＩに記憶された情報を一括消去す
る場合の動作原理を、図６に基づいて説明する。図６の
構成は、図４と同じである。各コントロールゲートＣＧ
ラインを接地した上で、ウエルラインWellを介して各メ
モリセル２のｐ形シリコン基板３にプログラミング電圧
Vppを印加する。この時、トラップされている電子は電
界効果によりチャンネル領域28に戻る。つまり、書込ま
れている情報”０”は全て消去され、全てのメモリセル
２が情報”１”を記憶した状態となる。

【００５３】また、上記のような構造をもつメモリセル
２の製造工程を、図７、図８に基づいて以下に説明す
る。

【００５４】薄膜のｐ形シリコン基板３が準備され、ｐ
形シリコン基板３の上面に熱酸化によってシリコン酸化
膜26を形成する（図７Ａ）。次に、シリコン酸化膜26の
上面に、以下の反応式を利用したＣＶＤ法によって混合
膜16を堆積させ、さらに混合膜16の上面を酸化すること
によってバアリ酸化膜18を形成する（図７Ｂ）。

【００５５】

【数２】

【００５６】次に、混合膜16の上面にＣＶＤ法によりポ
リシリコン膜20を成長形成させる（図８Ｃ）。次に、レ
ジストをマスクにしてエッチングすることによって、ポ
リシリコン膜20と混合膜16とシリコン酸化膜26とを成形
する（図８Ｄ）。次に、ヒ素またはリンをイオン注入お
よび熱拡散させて、ｎ⁺形ドレイン22およびｎ⁺形ソース
24を形成する（図１）。この時、ｎ⁺形ドレイン22とｎ⁺
形ソース24によってチャンネル領域28が形成される。

【００５７】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。

【００５８】

【発明の効果】本発明に係る不揮発性半導体記憶装置
は、前記混合膜と前記制御電極との間に第二絶縁膜を設
けたことを特徴としている。

【００５９】従って、書込電圧印加時に前記混合膜に注
された電子が前記混合膜から前記制御電極へ抜けること
を防止するから、混合膜を薄膜化することが出来る。す
なわち、従来より低電圧で情報を書込むことが出来る。

【００６０】また、一旦トラップされた電子が、制御電
極に漏れることを防止するから、メモリセルの電荷保持
性能を向上させることが出来る。

【００６１】また、前記制御電極から第一絶縁膜へのホ
ールの移動を抑制するから、第一絶縁膜の劣化を減少さ
せることが出来る。すなわち、メモリセルの電荷保持性
能をさらに向上させることが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリセル２の断面構
成略図である。

【図２】メモリセル２の構造をバンド図で示した図であ
る。

【図３】メモリセル２のヒステリシスループを示す図で
ある。

【図４】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。

【図５】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。

【図６】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。

【図７】メモリセル２の製造工程を示す図である。

【図８】メモリセル２の製造工程を示す図である。

【図９】ＭＮＯＳ構造メモリセルの断面構成略図であ
る。

【図１０】従来のメモリセル１の断面構成略図である。

【図１１】メモリセル１の構造をバンド図で示した図で
ある。

【図１２】メモリセル１のヒステリシスループを示す図
である。

【符号の説明】

３・・・ｐ形シリコン基板 22・・・ｎ⁺形ドレイン 24・・・ｎ⁺形ソース 28・・・チャンネル領域 26・・・シリコン酸化膜 16・・・混合膜 20・・・ポリシリコン膜 18・・・バリア酸化膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一導電型の半導体基板と、 前記半導体基板内に形成された第二導電型の少なくとも
   一対の拡散領域と、 前記半導体基板上に形成された第一絶縁膜と、 第一絶縁膜上に形成された高誘電率絶縁物質と無定形絶
   縁物質（シリコン窒化を含む）との混合膜と、 前記混合膜上に形成された制御電極と、 を備える半導体不揮発性記憶装置において、 前記混合膜と前記制御電極との間に第二絶縁膜を設けた
   ことを特徴とする半導体不揮発性記憶装置。