DE19955602A1 - Nichtflüchtige Halbleiter- Speicherzelle sowie Verfahren zu deren Herstellung - Google Patents

Nichtflüchtige Halbleiter- Speicherzelle sowie Verfahren zu deren Herstellung

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Christoph Kutter
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Abstract

Die Erfindung betrifft eine nichtflüchtige Halbleiter-Speicherzelle mit einem Halbleitersubstrat (1), einer ersten Isolierschicht (3), einer ladungsspeichernden Schicht (4), einer zweiten Isolierschicht (5) und einer Steuerschicht (6) sowie ein dazugehöriges Herstellungsverfahren, bei dem zur Verbesserung der Temperatureigenschaften die ladungsspeichernde Schicht (4) durch ein Dielektrikum mit einem geringen Bandabstand ausgebildet wird.

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchti­ ge Halbleiter-Speicherzelle sowie ein Verfahren zu deren Her­ stellung und insbesondere auf EPROM-, EEPROM- und FLASH- EPROM-Speicherzellen mit verbesserten Temperatureigenschaf­ ten.
Nichtflüchtige Halbleiter-Speicherzellen, wie sie beispiels­ weise in EPROM-, EEPROM- und FLASH-EPROM-Speichern verwendet werden, bestehen üblicherweise aus einem Halbleitersubstrat, einer isolierenden Tunneloxidschicht, einer leitenden Floa­ ting-Gate-Schicht, einer isolierenden dielektrischen Schicht und einer leitenden Steuerschicht. Zur Speicherung von Infor­ mationen werden Ladungen von einem im Halbleitersubstrat aus­ gebildeten Kanalbereich über die Tunneloxidschicht in die Floating-Gate-Schicht eingebracht. Verfahren zum Einbringen der Ladungen in die Floating-Gate-Schicht sind beispielsweise Injektion heißer Ladungsträger, Kanalinjektion und Fowler- Nordheim-Tunneln.
Eine weitere herkömmliche Schichtstruktur ist die sogenannte SONOS-Struktur (Silizium/Oxid/Nitrid/Oxid/Silizium), wobei die zu speichernden Ladungen nicht in einer elektrisch lei­ tenden Floating-Gate-Schicht, sondern in einer Si3N4-Schicht abgelegt werden. Fig. 1 zeigt eine vereinfachte Darstellung eines Bändermodells für eine derartige herkömmliche SONOS- Halbleiter-Speicherzellenstruktur wie sie beispielsweise aus der Literaturstelle "A novel SONOS structure for nonvolatile memories with improved data retention", H. Reisinger et al. Symposium on VLSI Technology Digest of Technical Papers, 199, Seiten 113 und 114 bekannt ist. Hierbei wird auf einem Si-Halbleitersubstrat 1 eine SiO2-Schicht 3, eine Si3N4-Schicht 4 sowie eine SiO2-Schicht 5 ausgebildet und anschlie­ ßend eine Polysilizium-Steuerschicht 6 abgeschieden. Die zu speichernden Ladungen werden vorzugsweise über die SiO2- Schicht 3 mittels Injektion heißer Ladungsträger, Kanalinjek­ tion oder Fowler-Nordheim-Tunneln in die Si3N4-Schicht 4 ein­ gebracht und dort gespeichert, wodurch ein Schaltverhalten eines im Halbleitersubstrat 1 ausgebildeten Feldeffekttransi­ stors beeinflußt wird. Nachteilig bei einer derartigen her­ kömmlichen SONOS-Halbleiter-Speicherzellenstruktur sind je­ doch die ungenügenden Temperatureigenschaften. Insbesondere bei Temperaturen größer 80 Grad Celsius verschlechtern sich die Ladungshalteeigenschaften der Si3N4-Schicht 4 dramatisch, wodurch es zu Informationsverlusten kommt. Zur Verhinderung derartiger Temperaturphänomene wird üblicherweise die Dicke der Oxidschichten 3 und 5 vergrößert, wobei nachteiligerweise dadurch die Schreib-/Lesespannungen für die nichtflüchtige Halbleiter-Speicherzelle ansteigen.
Darüberhinaus sind bei einer derartigen Struktur relativ hohe Schreib-/Lesespannungen erforderlich. Fig. 2 zeigt eine ver­ einfachte Darstellung des Bändermodells einer SONOS-Speicher­ zellenstruktur nach Anlegen einer Schreib- /Lesespannung U0. Der Spannungswert einer derartigen Schreib-/Lese­ spannung U0 liegt beispielsweise bei 8 V, wobei sich diese zwischen Halbleitersubstrat 1 und Steuerschicht 6 an­ liegende Spannung in die Einzelspannungen U1 und U3 für die Oxidschichten und U2 für die Si3N4-Schicht 4 aufteilen. Gemäß Fig. 2 ergibt sich aufgrund des verwendeten Si3N4 als la­ dungsspeichernde Schicht ein weiterer Nachteil dadurch, daß aufgrund der geringen relativen Dielektrizitätskonstante Er von ca. 7,2 eine relativ starke Bandverbiegung hervorgerufen wird, die wiederum einen relativ hohen Spannungsabfall von beispielsweise 2 V verursacht. Dadurch verringert sich der an den Oxidschichten auftretende Spannungsabfall, weshalb insge­ samt höhere Schreib-/Lesespannungen verwendet werden müssen.
Zur Beseitigung einer derartigen Temperaturempfindlichkeit und Verbesserung der Schreib-/Lese-Eigenschaften ist aus der DE 198 30 477 A1 eine nichtflüchtige Halbleiter-Speicherzelle bekannt, wobei die ladungsspeichernde Schicht aus einem elek­ trisch leitenden Material besteht und zur Verbesserung der Temperatureigenschaften zusätzlich spezielle Oxidschichten ausgebildet werden. Aufgrund der Verwendung eines leitenden Materials für die ladungsspeichernde Schicht kann ein Span­ nungsabfall beim Anlegen einer Schreib-/Lesespannung über die ladungsspeichernde Schicht verringert werden, wobei durch die Verwendung der speziellen zusätzlichen Oxidschichten die Da­ tenhaltefähigkeit und die Dauerhaftigkeit der nichtflüchtigen Speicherzelle auch bei erhöhten Betriebstemperaturen gewähr­ leistet ist. Nachteilig ist jedoch hierbei das aufwendige Herstellungsverfahren sowie die relativ hohen Schichtdicken zwischen ladungsspeichernder Schicht und Steuerschicht.
Der Erfindung liegt daher die Aufgabe zugrunde, eine nicht­ flüchtige Halbleiter-Speicherzelle sowie ein dazugehöriges Herstellungsverfahren zu schaffen, bei dem auf einfache Weise eine Datenhaltefähigkeit und Dauerhaftigkeit insbesondere bei hohen Betriebstemperaturen zuverlässig gewährleistet ist und ein Programmieren mit relativ geringen Schreib-/Lesespannun­ gen realisiert werden kann.
Diese Aufgebe wird hinsichtlich der Halbleiter-Speicherzelle durch die Merkmale des Patentanspruches 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 9 ge­ löst.
Insbesondere durch die Verwendung eines Dielektrikums mit ei­ nem Bandabstand Eg < 5 eV für die ladungsspeichernde Schicht erhält man eine nichtflüchtige Halbleiter-Speicherzelle, die auch bei hohen Betriebstemperaturen eine ausreichende La­ dungshaltung sowie Dauerhaftigkeit aufweist.
Bei Verwendung eines Materials für die ladungsspeichernde Schicht mit einer relativen Dielektrizitätskonstante Er < 10 ist darüber hinaus der Spannungsabfall innerhalb der ladungs­ speichernden Schicht vernachlässigbar gegenüber dem Span­ nungsabfall über das Oxid, so daß die für ein Schreiben/Lesen notwendige Programmierspannung minimal ist.
Vorzugsweise besteht die ladungsspeichernde Schicht aus TiOx und/oder WOx mit x = 2 bis 3, wodurch man einen ausreichend geringen Bandabstand Eg sowie eine ausreichend große relative Dielektrizitätskonstante Er erhält.
Vorzugsweise besitzt die ladungsspeichernde Schicht eine mi­ krokristalline Struktur, wodurch die Ladungshalteeigenschaf­ ten weiter verbessert sind. Eine weitere Verbesserung der La­ dungshalteeigenschaften ergibt sich durch die zusätzliche Verwendung von Si3N4-Schichten an den Oberflächen der la­ dungsspeichernden Schicht.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen
Fig. 1 eine vereinfachte Darstellung eines Bändermodells einer herkömmlichen SONOS-Struktur;
Fig. 2 eine vereinfachte Darstellung des Bändermodells der herkömmlichen SONOS-Struktur beim Anlegen einer Schreib-/Le­ sespannung;
Fig. 3 eine vereinfachte Darstellung eines Bändermodells einer Halbleiter-Speicherzelle gemäß einem ersten Ausfüh­ rungsbeispiel;
Fig. 4 eine vereinfachte Darstellung eines Bändermodells einer Halbleiter-Speicherzelle gemäß einem zweiten Ausfüh­ rungsbeispiel;
Fig. 5 eine vereinfachte Darstellung des Bändermodells der Halbleiter-Speicherzelle gemäß dem ersten Ausführungsbeispiel beim Anlegen einer Schreib-/Lesespannung; und
Fig. 6a bis 6e perspektivische Darstellungen der Halb­ leiter-Speicherzelle gemäß dem ersten Ausführungsbeispiel in jeweiligen Herstellungsschritten.
Fig. 3 zeigt eine vereinfachte Darstellung eines Bändermo­ dells einer Halbleiter-Speicherzelle gemäß einem ersten Aus­ führungsbeispiel. In Fig. 6E ist eine dazugehörige perspek­ tivische Darstellung der Halbleiter-Speicherzelle gemäß dem ersten Ausführungsbeispiel dargestellt, wobei in einem Halb­ leitersubstrat 1 durch Ausbilden einer flachen Grabenisolati­ on 2 (shallow trench isolation, STI) aktive Bereiche ausge­ bildet werden. An der Oberfläche des Halbleitersubstrats 1 ist eine erste Isolierschicht 3 ausgebildet, die als Tunnel­ oxidschicht einen relativ hohen Bandabstand aufweist und vor­ zugsweise aus SiO2 besteht. Als ladungsspeichernde Schicht 4 wird gemäß Fig. 3 bzw. 6E ein Dielektrikum mit einem Bandabstand Eg < 5 eV verwendet, wobei vorzugsweise Titanoxid und/oder Wolframoxid mit einem Bandabstand von ca. 3 eV zum Einsatz kommt. Die ladungsspeichernde Schicht 4 wird von ei­ ner zweiten Isolierschicht 5 vollständig umgeben, die vor­ zugsweise wiederum aus SiO2 besteht. Abschließend befindet sich eine Steuerschicht 6 auf dem vorstehend beschriebenen Schichtstapel, wobei die Steuerschicht 6 vorzugsweise aus Po­ lysilizium besteht und der Ansteuerung der so ausgebildeten Feldeffekttransistorstruktur dient.
Durch die Verwendung eines Dielektrikums für die ladungsspei­ chernde Schicht 4 erhält man in gleicher Weise wie bei der vorstehend beschriebenen SONOS-Struktur gemäß Fig. 1 eine nichtflüchtige Halbleiter-Speicherzelle mit sehr guten La­ dungshalteeigenschaften, die insbesondere bei teilweiser Zer­ störung der ersten und/oder zweiten Isolierschicht 3 und 5 ein vollständiges Austreten der gespeicherten Ladungen ver­ hindert. Derartige Störungen bzw. Leckströme durch die erste und/oder zweite Isolierschicht 3 und 5 können beispielsweise durch auftreffende α-Teilchen verursacht werden. Da das Die­ lektrikum im Gegensatz zu einer elektrisch leitenden ladungs­ speichernden Schicht 4 die Ladungen im wesentlichen an seinen eingebauten Stellen behält, wirkt sich eine derartige Störung der Isolierschichten lediglich auf einen begrenzten Raum in der ladungsspeichernden Schicht 4 aus, wodurch die Ladungs­ haltung verbessert ist.
Andererseits sind die Temperatureigenschaften der erfindungs­ gemäßen Halbleiter-Speicherzelle stark verbessert, da die freien Elektronen in der ladungsspeichernden Schicht 4 rela­ tiv gesehen eine wesentlich höhere Energiebarriere, d. h. er­ ste Isolierschicht 3 oder zweite Isolierschicht 5 überwinden müssen. Eine Überwindung der Energiebarrieren der ersten und zweiten Isolierschicht 3 und 5 durch thermische Anregung fin­ det daher erst bei wesentlich höheren Temperaturen statt, wo­ durch sich die verbesserte Temperaturempfindlichkeit der Halbleiter-Speicherzelle ergibt.
Insbesondere bei Verwendung von TiOx oder WOx mit x = 2 bis 3 ergeben sich optimale Werte für den Bandabstand Eg und die entsprechende Energiebarriere einer jeweiligen SiO2-Schicht.
Fig. 4 zeigt eine vereinfachte Darstellung eines Bändermo­ dells einer Halbleiter-Speicherzelle gemäß einem zweiten Aus­ führungsbeispiel, wobei zusätzlich zu der aus einem Dielek­ trikum mit geringem Bandabstand bestehenden ladungsspeichern­ den Schicht 4 Si3N4-Schichten zur ersten und zweiten Isolier­ schicht 3 und 5 ausgebildet sind. Gemäß Fig. 4 befindet sich auf einem Silizium-Halbleitersubstrat 1 eine SiO2-Schicht 3 und eine ladungsspeichernde Schicht 4, welche vorzugsweise aus TiOx und/oder WOx mit x = 2 bis 3 besteht. Zwischen der SiO2-Schicht 3 und der ladungsspeichernden Schicht 4 befindet sich die Si3N4-Schicht 7a, welche eine Ladungshaltung in der ersten Isolierschicht 3 verhindert und eine Ladungshaltung bei beschädigter Isolierschicht verbessert. In gleicher Weise kann an der Oberfläche zur zweiten Isolierschicht 5 eine wei­ tere Si3N4-Schicht ausgebildet werden, die wiederum ein Ver­ bleiben von Ladungen in der zweiten Isolierschicht 5 verhin­ dert und die Ladungshaltung der ladungsspeichernden Schicht 4 zur angrenzenden Steuerschicht 6 hin verbessert. Auf diese Weise werden die ladungshaltenden Eigenschaften der erfin­ dungsgemäßen Halbleiter-Speicherzelle bei gleichbleibend gu­ ten Temperatureigenschaften weiter verbessert.
Durch die Verwendung eines Materials für die ladungsspei­ chernde Schicht 4 mit einer hohen relativen Dielektrizitäts­ konstante Er < 10 ergibt sich eine besonders vorteilhafte Verringerung der Einsatzspannungen für die Halbleiter- Speicherzelle und insbesondere für die Programmier- bzw. Schreib-/Lesespannungen.
Fig. 5 zeigt eine vereinfachte Darstellung des Bändermodells der Halbleiter-Speicherzelle gemäß dem ersten Ausführungsbei­ spiel beim Anlegen einer Programmierspannung U0. Gemäß Fig. 5 wird als ladungsspeichernde Schicht wiederum TiOx und/oder WOx mit x = 2 bis 3 verwendet. Eine derartige ladungsspei­ chernde Schicht 4 besitzt eine relative Dielektrizitätskon­ stante Er von ca. 100 und liegt im Vergleich zur ladungsspei­ chernden Schicht der herkömmlichen SONOS-Struktur gemäß Fig. 2 um ein Vielfaches über der relativen Dielektrizitätskon­ stante Er von Si3N4 (Er = 7,2). Aufgrund dieser hohen relati­ ven Dielektrizitätskonstante Er ist beim Anlegen beispiels­ weise einer Programmierspannung U0 der Spannungsabfall über der ladungsspeichernden Schicht relativ gering und beträgt beispielsweise U2 = 0,1 V. Die für ein Tunneln durch die er­ ste und/oder zweite Isolierschicht 3 und 5 notwendigen Span­ nungen U1 und U3 = 3 V können daher mit einer wesentlich ge­ ringeren Programmierspannung U0 = 6,1 V realisiert werden. Im Gegensatz zur herkömmlichen SONOS-Struktur ergeben sich daher wesentlich verbesserte Einsatzspannungen, was sich wiederum bei der Realisierung entsprechender Generatorschaltungen und dem dafür benötigten Platzbedarf positiv auswirkt.
Als besonders vorteilhaft hat sich dabei herausgestellt, wenn die ladungsspeichernde Schicht 4 mit einer mikrokristallinen Struktur ausgebildet wird und sozusagen aus einer Vielzahl von einzelnen Blöcken besteht. Die Ladungshalteeigenschaften zum Speichern von eingebrachten Ladungen werden dadurch wei­ ter verbessert, wobei insbesondere ein Ladungsverlust auf­ grund von Störungen oder Defekten in den Isolierschichten weiter begrenzt wird.
Nachfolgend wird ein Verfahren zur Herstellung der erfin­ dungsgemäßen Halbleiter-Speicherzelle beschrieben. Die Fig. 6A bis 6E zeigen hierbei perspektivische Ansichten zur Veranschaulichung der Verfahrensschritte für die Herstellung einer Halbleiter-Speicherzelle gemäß dem ersten Ausführungs­ beispiel.
Im Verfahrensschritt gemäß Fig. 6A wird zunächst in einem Halbleitersubstrat 1 eine flache Grabenisolation 2 (shallow trench isolation, STI-Prozess) zur Ausbildung von aktiven Be­ reichen (active area, AA) durchgeführt. Vorzugsweise besteht das Halbleitersubstrat 1 aus Si, SiGe, SiC, SOI, GaAs oder einem sonstigen III-V-Halbleiter. Die durch den STI-Prozeß freigelegten Gräben werden anschließend mit einem TEOS-SiO2- aufgefüllt und planarisiert. Auf der planarisierten Fläche wird anschließend eine erste Isolierschicht 3 ausgebildet. Vorzugsweise besteht die erste Isolierschicht 3 aus SiO2 und wird an der Oberfläche des Halbleitersubstrats 1 abgeschieden oder durch thermische Oxidation an dieser erzeugt.
Gemäß Fig. 6B wird an der Oberfläche der ersten Isolier­ schicht 3 nunmehr eine ladungsspeichernde dielektrische Streifenschicht 4 mit einem kleinen Bandabstand (Eg < 5 eV) ausgebildet. Die ladungsspeichernde dielektrische Streifen­ schicht 4 besitzt hierbei eine Vielzahl von Längsgräben G1 und kann auf verschiedene Arten hergestellt werden.
Beispiel 1
Das Ausbilden der ladungsspeichernden dielektrischen Strei­ fenschicht 4 kann beispielsweise durch Abscheiden einer Me­ tallschicht auf der ersten Isolierschicht 3 erfolgen. Ein derartiges Abscheiden der Metallschicht wird vorzugsweise in einem Sputter-Verfahren durchgeführt. In einem nachfolgenden Verfahrensschritt wird daraufhin eine Oxidation der Metall­ schicht durchgeführt, wobei bei Verwendung einer Ti-Schicht beispielsweise im Sauerstoffplasma bei ca. 200 Grad Celsius bis 300 Grad Celsius oder im RTP-Ofen bei 700 Grad Celsius die Metallschicht vollständig in eine Metalloxidschicht bzw. ladungsspeichernde Schicht 4 umgewandelt wird. Im Anschluß an die Oxidation der Metallschicht erfolgt nunmehr zum Erzeugen der Gräben G1 eine Ätzung, wobei vorzugsweise eine anisotrope reaktive Ionenätzung (RIE) unter Verwendung einer Oxid-Hart­ maske durchgeführt wird. Eine derartige Oxid-Hartmaske be­ sitzt vorzugsweise Dicken von ca. 100 nm und kann durch ein TEOS-Abscheideverfahren unter Verwendung von Si (C2H5O4) aus­ gebildet werden. Diese Oxid-Hartmaske wird beispielsweise durch CHF3, durch CF4 oder durch ein Gemisch aus CHF3 und CF4 anisotrop geätzt. Für das Ätzen der Metalloxidschicht bzw. ladungsspeichernden Schicht 4 wird bei Verwendung von TiO2 beispielsweise ein Mischgas aus CF4 und O2 verwendet, wobei die Temperatur bei ca. 250 Grad Celsius liegt. Das Mischgas wird durch eine HF-Einkopplung oder eine Mikrowellenanregung zur Bildung eines Plasmas angeregt. Vorzugsweise beträgt das Verhältnis von CF4 zu O2 etwa 2% bis 98%.
Alternativ kann zum Ausbilden einer WOx-Schicht als Metal­ loxidschicht bzw. ladungsspeichernden Streifenschicht 4 eine wolframhaltige Schicht, eine reine Wolframschicht, eine Wolf­ ramnitrid- oder eine Wolframsilizidschicht aufgebracht wer­ den, die mit einem herkömmlichen Sputterprozeß oder CVD- Verfahren erzeugt wird. Nach Abscheiden der wolframhaltigen Schicht wird diese in gleicher Weise wie vorstehend beschrie­ ben in eine Metalloxidschicht umgewandelt, wobei die Umwand­ lung in einer Sauerstoffatmosphäre (z. B. O2 oder H2O) bei einer Temperatur von 500 Grad Celsius bis 1200 Grad Celsius stattfindet.
Beispiel 2
Alternativ kann die ladungsspeichernde dielektrische Strei­ fenschicht 4 auch durch Abscheiden einer Metallschicht und anschließendes Strukturieren erzeugt werden, wobei in einem letzten Schritt eine Oxidation und damit Umwandlung in die ladungsspeichernde Streifenschicht erfolgt. Ein derartiges Herstellungsverfahren hat insbesondere bei der Strukturierung wesentliche Vorteile, da die jeweiligen abgeschiedenen Me­ tallschichten bzw. metallhaltigen Schichten im Gegensatz zu ihren Oxidschichten relativ leicht geätzt werden können und sich die Strukturierung dadurch stark vereinfacht.
Für das Ätzen der Metallschichten werden hierbei herkömmliche Ätzverfahren verwendet, wie sie vorzugsweise für wolframhal­ tige oder Ti-Schichten verwendet werden. Auf eine detaillier­ te Beschreibung dieser Ätzverfahren wird daher an dieser Stelle verzichtet.
Die Oxidation der ausgebildeten und strukturierten Metall­ schicht erfolgt anschließend in gleicher Weise wie im Bei­ spiel 1.
Beispiel 3
Alternativ kann die Metalloxidschicht auch direkt aufgebracht werden, wobei das Abscheiden der metallhaltigen Schicht sowie die thermische Oxidation dieser Schicht entfällt. Die Wolfra­ moxidschicht wird beispielsweise durch ein CVD-Verfahren er­ zeugt. Dazu werden Wolframfluorid und Wasser in gasförmigem Zustand als Präkursoren auf die Substratoberfläche geführt:
2WF6 + 4H2O → (WOF4) + WO3 + (HF) oder
WF6 + H2O + Si → W - O + (2HF) + (Si + F4).
Durch eine nachfolgende Wärmebehandlung bei einer Temperatur von ca. 550 bis 1100 Grad Celsius wird anschließend in glei­ cher Weise wie vorstehend beschrieben die Wolframoxidschicht (WOx mit x = 2 bis 3) in einer mikrokristallinen oder gesin­ terten Phase (z. B. orthorhombisch oder tetragonale Symme­ trie) erzeugt.
Insbesondere durch die hohe Temperaturstabilität des WOx läßt sich dieses Material besonders einfach in das Verfahren inte­ grieren.
Die Strukturierung erfolgt hierbei in gleicher Weise, wie vorstehend beschrieben wurde.
Nach dem Ausbilden der ladungsspeichernden dielektrischen Streifenschicht 4 mit den drei vorstehend beschriebenen Aus­ führungsarten wird gemäß Fig. 6C anschließend die zweite Isolierschicht 5 auf die ladungsspeichernde dielektrische Streifenschicht 4 aufgebracht die als Floating-Gate-Schicht verwendet wird. Zum Ausbilden dieser zweiten Isolierschicht 5 kann beispielsweise ein LPCVD-Verfahren (low pressure chemi­ cal vapor deposition) verwendet werden. Hierbei wird entweder bei einer Temperatur von 650 Grad Celsius und einem Druck von 100 mTorr mittels 100 SCCM TEOS eine SiO2-Schicht abgeschie­ den. Alternativ hierzu kann bei einer Temperatur von 680 Grad Celsius und einem Druck von 500 mTorr mittels 150 SCCM TEOS eine SiO2-Schicht erzeugt werden.
Gemäß Fig. 6D wird anschließend auf die zweite Isolier­ schicht 5 eine leitende Steuerschicht 6 abgeschieden, die beispielsweise aus Polysilizium oder einem anderen leitenden Material besteht. Vorzugsweise wird die Steuerschicht 6 als Polysilizium-Schicht mit einem Gasgemisch aus Silan und H2 bei einer Temperatur von 620 Grad Celsius ganzflächig abge­ schieden.
Gemäß Fig. 6E wird in einem weiteren Verfahrensschritt zum Ausbilden von weiteren Gräben G2 ein Strukturieren der Steu­ erschicht 6, der zweiten Isolierschicht 5 und der ladungs­ speichernden Streifenschicht 4 zur Ausbildung von Steuer­ schicht-Bahnen durchgeführt. Vorzugsweise handelt es sich hierbei um eine anisotrope reaktive Ionenätzung (RIE), wobei eine nicht dargestellte Oxid-Hartmaske verwendet wird. Eine derartige Oxid-Hartmaske besitzt vorzugsweise eine Dicke von 100 nm und kann durch ein TEOS-Abscheideverfahren unter Ver­ wendung von Si(C2H5O4)4 ausgebildet werden.
Das eigentliche Ätzen zum Ausbilden der weiteren Gräben G2 wird hinsichtlich des Poly-Si für die Steuerschicht 6 mit Cl2 oder HBr oder einer Mischung dieser beiden Gase durchgeführt, wobei He und O2 zugesetzt werden kann. Es handelt sich hier­ bei um ein anisotropes Ätzen. Für das Ätzen der ladungsspei­ chernden Streifenschicht 4 wird bei Verwendung von TiO2 bei­ spielsweise ein Mischgas aus CF4 und O2 verwendet, wobei die Temperatur bei ca. 250 Grad Celsius liegt. Das Mischgas wird durch eine HF-Einkopplung oder eine Mikrowellenanregung zur Bildung eines Plasmas wiederum angeregt. Vorzugsweise beträgt das Verhältnis von CF4 zu O2 etwa 2% bis 98%.
Für die Ätzung der Metalloxidschicht bzw. ladungsspeichernden dielektrischen Streifenschicht 4 selbst ist das freiwerdende Fluor und die damit verbundene Reaktion des Metalloxids (TiO2) mit dem Fluor verantwortlich. Es bilden sich flüchtige Metall-Fluor-Verbindungen, wobei der Sauerstoff die Aufgabe als Passivator für das eventuell vorhandene Polysilizium übernimmt. Durch Sauerstoff bildet sich SiO2, dessen Bindungs­ energie (ohne den Einsatz von zusätzlicher Ionenenergie) zu hoch ist, um durch den geringen Fluoranteil signifikant ge­ ätzt zu werden. Die Ätzung der ladungsspeichernden Streifen­ schicht 4 erfolgt daher selektiv zur Steuerschicht 6 (Polysi­ lizium).
Abschließend wird in einem nicht dargestellten Verfahrens­ schritt eine weitere Isolierschicht bzw. Passivierungsschicht aufgebracht.
Gemäß der vorliegenden Beschreibung wird vorzugsweise Ti­ tanoxid oder Wolframoxid für die ladungsspeichernde Schicht verwendet. Sie ist jedoch nicht darauf beschränkt, sondern umfaßt vielmehr alle weiteren Materialien, die ein Dielektri­ kum mit einem geringen Bandabstand und einer hohen relativen Dielektrizitätskonstante darstellen.
Vorzugsweise besteht die erste Isolierschicht 3 aus einer SiO2-Schicht. Sie ist jedoch nicht darauf beschränkt und kann ebenso aus einer Si3N4-Schicht bestehen. In gleicher Weise ist die zweite Isolierschicht nicht auf eine SiO2-Schicht be­ schränkt, sondern umfaßt vielmehr ONO-(Oxid/Nitrid/Oxid) oder Si3N4-Schichten. Ebenso kann anstelle des Polysiliziums für die Steuerschicht 6 ein anderes leitendes Material oder ein Metall verwendet werden.
Das Ausbilden der zweiten Isolierschicht 5 kann in gleicher Weise durch unmittelbares Abscheiden einer Polysilizium- Schicht auf der ladungsspeichernden Schicht mit nachfolgender Temperaturbehandlung erfolgen, wobei während der Wärmebehand­ lung die zweite Isolierschicht 5 am Grenzübergang zur la­ dungsspeichernden Schicht 4 nachträglich ausgebildet wird.

Claims (17)

1. Nichtflüchtige Halbleiter-Speicherzelle mit:
einem Halbleitersubstrat (1);
einer ersten Isolierschicht (3);
einer ladungsspeichernden Schicht (4);
einer zweiten Isolierschicht (5); und
einer Steuerschicht (6)
dadurch gekennzeichnet, daß die la­ dungsspeichernde Schicht (4) ein Dielektrikum mit einem Bandabstand Eg < 5 eV aufweist.
2. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1, dadurch gekennzeichnet, daß die la­ dungsspeichernde Schicht (4) eine relative Dielektrizitäts­ konstante Er < 10 aufweist.
3. Nichtflüchtige Halbleiter-Speicherzelle nach Patentan­ spruch 1 oder 2, dadurch gekennzeichnet, daß die la­ dungsspeichernde Schicht (4) TiOx und/oder WOx mit x = 2 bis 3 aufweist.
4. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß die la­ dungsspeichernde Schicht (4) eine mikrokristalline Struktur aufweist.
5. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß zumindest an einer Oberfläche der ladungsspeichernden Schicht (4) eine Si3N4-Schicht ausgebildet ist.
6. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Isolierschicht (3) eine SiO2- oder Si3N4-Schicht aufweist.
7. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite Isolierschicht (5) eine SiO2-, ONO- oder Si3N4-Schicht auf­ weist.
8. Nichtflüchtige Halbleiter-Speicherzelle nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuer­ schicht (6) Polysilizium oder ein Metall aufweist.
9. Verfahren zur Herstellung einer nichtflüchtigen Halblei­ ter-Speicherzelle mit den Schritten:
  • a) Ausbilden von aktiven Bereichen in einem Halbleitersub­ strat (1);
  • b) Ausbilden einer ersten Isolierschicht (3);
  • c) Ausbilden einer ladungsspeichernden dielektrischen Streifenschicht (4) mit einem Bandabstand Eg < 5 eV;
  • d) Ausbilden einer zweiten Isolierschicht (5);
  • e) Ausbilden einer Steuerschicht (6); und
  • f) Strukturieren der Steuerschicht (6) und der ladungsspei­ chernden Schicht (4).
10. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, daß in Schritt c) eine Metallschicht zunächst abgeschieden, anschließend oxidiert und abschließend strukturiert wird.
11. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, daß in Schritt c) eine Metallschicht zunächst abgeschieden, anschließend strukturiert und abschließend oxidiert wird.
12. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, daß in Schritt c) eine Metalloxidschicht zunächst abgeschieden und abschlie­ ßend strukturiert wird.
13. Verfahren nach einem der Patentansprüche 9 bis 12, gekennzeichnet durch den Schritt: b1) Ausbilden einer Si3N4-Schicht vor dem Ausbilden der la­ dungsspeichernden dielektrischen Streifenschicht (4).
14. Verfahren nach einem der Patentansprüche 9 bis 13, gekennzeichnet durch den Schritt: c1) Ausbilden einer Si3N4-Schicht nach dem Ausbilden der la­ dungsspeichernden dielektrischen Streifenschicht (4).
15. Verfahren nach einem der Patentansprüche 9 bis 14, dadurch gekennzeichnet, daß in Schritt c) eine Ti-Schicht oder W-Schicht abgeschieden wird.
16. Verfahren nach einem der Patentansprüche 9 bis 15, dadurch gekennzeichnet, daß in Schritt e) eine Polysilizium-Schicht abgeschieden wird.
17. Verfahren nach Patentanspruch 16, dadurch gekennzeichnet, daß der Schritt d) entfällt und die zweite Isolierschicht (5) durch einen Wärmebehandlungsschritt teilweise aus der Steuerschicht (6) ausgebildet wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790516B2 (en) 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555600A (ja) * 1991-08-23 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
DE19652547A1 (de) * 1996-12-17 1998-06-18 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19830477A1 (de) * 1997-07-30 1999-02-04 Motorola Inc Halbleitervorrichtung und entsprechendes Herstellungsverfahren

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3964085A (en) * 1975-08-18 1976-06-15 Bell Telephone Laboratories, Incorporated Method for fabricating multilayer insulator-semiconductor memory apparatus
US4335391A (en) * 1978-12-11 1982-06-15 Texas Instruments Incorporated Non-volatile semiconductor memory elements and methods of making
DE3032364C2 (de) * 1980-08-28 1987-11-12 Philips Patentverwaltung Gmbh, 2000 Hamburg Elektrisch programmierbarer Halbleiter-Festwertspeicher und Verfahren zu seiner Herstellung
US5640345A (en) * 1993-10-01 1997-06-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and fabrication process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555600A (ja) * 1991-08-23 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
DE19652547A1 (de) * 1996-12-17 1998-06-18 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19830477A1 (de) * 1997-07-30 1999-02-04 Motorola Inc Halbleitervorrichtung und entsprechendes Herstellungsverfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790516B2 (en) 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

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