DE102004045773B4

DE102004045773B4 - Halbleiterbauelement mit dielektrischer Schichtfolge und Herstellungsverfahren

Info

Publication number: DE102004045773B4
Application number: DE102004045773A
Authority: DE
Inventors: Hee-Seog Jeon; Seung-Beom Yoon; Yong-Tae Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-09-15
Filing date: 2004-09-15
Publication date: 2006-11-30
Anticipated expiration: 2024-09-16
Also published as: DE102004045773A1; CN100495732C; US7148110B2; JP4851697B2; JP2005094007A; US20060199359A1; CN1614787A

Abstract

Halbleiterbauelement mit
– einem Halbleitersubstrat (200),
– einem ersten und einem zweiten Übergangsbereich (225, 265), die voneinander beabstandet in dem Halbleitersubstrat (200) bereitgestellt sind,
– dielektrischem Schichtmaterial (240, 250) auf dem Halbleitersubstrat (200) zwischen dem ersten und dem zweiten Übergangsbereich (225, 265) und
– einer Ladungseinfangschicht (245) über einem ersten Bereich (240) des dielektrischen Schichtmaterials und
– einem leitfähigen Schichtmaterial (260) mit einem Körperbereich (260a), der auf einem zweiten Bereich (250) des dielektrischen Schichtmaterials ausgebildet ist,
dadurch gekennzeichnet, dass
– das leitfähige Schichtelement (260) einen lateralen Fortsatz (260c) über der Ladungseinfangschicht (245) aufweist, wobei sich der laterale Fortsatz (260c) von einer ersten Seitenwand des Körperbereichs (260a) aus unterhalb einer Oberseite der ersten Seitenwand erstreckt und der Körperbereich (260a) und der laterale Fortsatz (260c) von der Ladungseinfangschicht (245) beabstandet sind.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und ein zugehöriges Herstellungsverfahren.

Nichtflüchtige Speicherbauelemente finden weitverbreitete Anwendung in elektronischen Systemen, die keine kontinuierliche Leistung empfangen, zum Beispiel in Anwendungen, bei denen Leistung nicht immer zur Verfügung steht, bei denen die Leistungszufuhr häufig unterbrochen ist und/oder bei denen die Verwendung von wenig Leistung erwünscht ist. Beispielhafte Anwendungen umfassen mobile Telekommunikationssysteme, Speicherkarten zum Speichern von Musik- und/oder Bilddaten und System-auf-Chip-Anwendungen, die eine Verarbeitungseinheit und eine Speichereinheit beinhaften.

Zellentransistoren in nichtflüchtigen Speicherbauelementen verwenden üblicherweise eine gestapelte Gatestruktur, die über einem Kanalbereich eines Substrats zwischen Source-/Drainbereichen ausgebildet ist. Die gestapelte Gatestruktur beinhaltet eine sequentiell gestapelte Gateisolationsschicht oder "Tunnel"-Schicht, die auf dem Kanal ausgebildet ist, eine floatende Gateelektrode, eine Zwischengatedielektrikumschicht oder "blockierende" Schicht sowie eine Steuergateelektrode. Die floatende Gateelektrode und die Steuergateelektrode sind kapazitiv gekoppelt, um eine Programmierung der floatenden Gateelektrode während eines Programmierstadiums des Transistors zu ermöglichen. Gleichzeitig ist die floatende Gateelektrode zwischen der Gateisolationsschicht und der Zwischengatedielektrikumschicht isoliert, um die Migration von Ladung von der floatenden Gateelektrode zu dem Substrat oder von der floatenden Gateelektrode zu der Steuergateelektrode während des Betriebs des Transistors nach dem Programmierstadium zu verhindern.

Bestimmte Typen von nichtflüchtigen Speicherbauelementen beinhalten eine SONOS-Struktur, die aus sequentiellen Schichten in der Folge Silicium-Oxid-Nitrid-Oxid-Silicium gebildet ist. Ein Beispiel für eine SONOS-Struktur ist in 1 gezeigt. Ein Kanalbereich ist auf einem Siliciumsubstrat 10 zwischen Source-/Drainbereichen 30a, 30b ausgebildet. Eine Tunnelschicht 12, die aus Oxid gebildet ist, zum Beispiel SiO₂, ist auf dem Substrat 10 ausgebildet. Eine Nitridschicht 14 ist auf der Tunnelschicht 12 ausgebildet und stellt eine Ladungseinfangschicht bereit, die als eine floatende Gateelektrode dient. Eine zweite Oxidschicht 16 ist auf der Nitridschicht 14 ausgebildet, wobei die zweite Oxidschicht 16 als eine Blockierschicht dient. Zusammen bilden die Oxid-Tunnelschicht 12, die floatende Gateschicht 14 aus Nitrid und die Oxid-Ladungseinfangschicht 16 eine Oxid-Nitrid-Oxid- oder ONO-Struktur 20. Eine Siliciumschicht 25 ist auf der zweiten Oxidschicht 16 als eine Steuergateelektrode vorgesehen. Nichtflüchtige Speicherbauelemente vom SONOS-Typ weisen relativ dünne Zellen auf, die kostengünstig herzustellen sind und leicht in einen peripheren Bereich und/oder einen Logikbereich eines integrierten Schaltkreises eingebaut werden können.

Während eines Ladungsvorgangs wird eine hohe positive Spannung an die Steuergateelektrode relativ zu dem Substrat angelegt. Elektronen wandern von einem Inversionskanalbereich oder einem Drainbereich durch den Kanalbereich und dringen durch die Tunneloxidschicht in die floatende Gateelektrode aus Nitrid ein. Elektronen von dem Halbleitersubstrat werden dadurch in der Nitrid-Einfangschicht eingefangen. Da während des Programmiervorgangs eine höhere Vorspannung an die Drainelektrode relativ zu der Sourceelektrode angelegt wird, häuft sich eine hohe Konzentration an Elektronen in der Nitrid-Einfangschicht in dem Bereich an, welcher der hoch vorgespannten Drainelektrode zugewandt ist. Während eines Entladungsvorgangs wird umgekehrt eine negative Spannung an die Steuergateelektrode angelegt und eine positive Spannung an das Substrat angelegt. Während eines Entladungsvorgangs werden die Elektronen, die zuvor in der floatenden Gateelektrode gespeichert waren, durch die Gateisolationsschicht in das Substrat zurück entlassen. Dadurch werden Löcher von dem Halbleitersubstrat in der Einfangschicht eingefangen. Da während des Entladungsvorgangs eine höhere Vorspannung an die Drainelektrode relativ zu der Sourceelektrode angelegt wird, häuft sich eine hohe Konzentration von Löchern in der Nitrid-Einfangschicht in dem Bereich an, welcher der hoch vorgespannten Drainelektrode zugewandt ist. Die Menge an Elektronen oder Löchern in der floatenden Gateeinfangschicht aus Nitrid ändert die Schwellenspannung des Transistors. Auf diese Weise wird während eines Lesevorgangs des Transistors ein geladener Transistor als ein erster binärer Wert, zum Beispiel eine "1", interpretiert, und ein entladener Transistor wird als ein zweiter binärer Wert, zum Beispiel eine "0", interpretiert.

Da die ONO-Struktur über den gesamten Kanalbereich hinweg existiert, weist der SONOS-Transistor von 1 oben eine hohe anfängliche Schwellenspannung, die zu einem entsprechend hohen Leistungsverbrauch in dem Bauelement führt, sowie einen hohen Programmierstrom auf. Als ein Ergebnis lässt sich eine derartige Konfiguration nicht gut auf System-auf-Chip-Produkte anwenden, die üblicherweise einen geringen Leistungsverbrauch erfordern, insbesondere für tragbare Anwendungen, die auf Batterieleistung zurückgreifen. Außerdem können Elektronen, die in der floatenden Gateelektrode aus Nitrid eingefangen sind, lateral entlang der Nitridschicht wandern, und als ein Ergebnis kann ein Löschvorgang die Elektronen von der floatenden Gateelektrode eventuell nicht vollständig entfernen, was die Schwellenspannung des Transistors während eines nachfolgenden Lesevorgangs nachteilig beeinflussen kann.

Um diese Beschränkungen anzugehen, wurden Transistoren mit Nitrid lokaler Länge und dünnem Gateoxid entwickelt, wie in 2A gezeigt. In dieser Konfiguration sind Drainbereiche 68b auf jeder Seite eines Sourcebereichs 68a in einem Halbleitersubstrat 50 positioniert. Zwei Gatestrukturen sind gleichzeitig auf benachbarten Kanalbereichen auf jeder Seite des mittigen Sourcebereichs 68a ausgebildet. Eine dünne Gateoxidschicht 52 ist auf dem Kanalbereich zwischen dem Sourcebereich 68a und dem Drainbereich 68b vorgesehen. Eine Nitridschicht 54 mit lokaler Länge befindet sich auf der Gateoxidschicht 52 in einem Bereich, welcher der Drainelektrode 68b zugewandt ist. Eine Blockierschicht 58 aus Oxid befindet sich auf der Nitridschicht 54 mit lokaler Länge. Eine Steuergateelektrode 65, die zum Beispiel aus Polysilicium gebildet ist, bedeckt die resultierende ONO-Struktur 62.

In dieser Konfiguration verhindert die Nitrid-Einfangschicht 54 mit lokaler Länge eine laterale Bewegung von Elektronen während eines Entladevorgangs, und daher ist die Zuverlässigkeit der Schwellenspannung verbessert. Außerdem ermöglicht die dünne Gateoxidschicht 52 eine niedrigere Schwellenspannung. Die Betriebscharakteristika der SONOS-Zelle sind jedoch stark abhängig von der Nitridlänge; zum Beispiel kann die Schwellenspannung mit variierender Nitridlänge beträchtlich schwanken. Da die herkömmlichen Prozesse auf photolithographischen Techniken zur Definition der Länge der Nitrid-Einfangschicht beruhen, sind die Prozesse der Gefahr einer Fehljustierung unterworfen. Wie in 2B gezeigt, kann eine leichte Fehljustierung der photolithographischen Masken zur Bildung der Nitrid-Einfangschicht 52 dazu führen, dass benachbarte Bauelemente stark unterschiedliche Nitridschichtlängen L₁, L₂ aufweisen. Dies kann wiederum zu einer signifikanten Variation der Charakteristika der resultierenden Transistoren führen, einschließlich einer signifikanten Variation der Schwellenspannung.

In der Offenlegungsschrift US 2002/0100926 A1 ist ein gattungsgemäßes Halbleiterbauelement offenbart, bei dem das leitfähige Schichtelement eine Auswahlgateelektrode bildet, deren Körperbereich mit einer geradlinigen vertikalen Seitenwand an einen vertikalen Abschnitt einer Gatedielektrikumschicht angrenzt, die ihn lateral von einer die Ladungseinfangschicht beinhaltenden ONO-Schichtfolge beabstandet.

In der Patentschrift US 5.459.091 ist eine Halbleiterbauelementstruktur offenbart, bei der in einem Bereich zwischen zwei dotierten Übergangsbereichen, die in einem Halbleitersubstrat gebildet sind, eine Gateisolationsschicht auf das Halbleitersubstrat aufgebracht ist, auf der eine floa tende Gateelektrode mit L-förmigem Querschnitt gebildet ist, an die sich eine L-förmige Isolationsschicht konform anschließt. Eine anschließende Steuergateschicht schließt an den Boden- und Seitenbereich der L-förmigen Isolationsschicht an.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden lassen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 20.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung stellt insbesondere ein SONOS-Bauelement mit einem Nitrid lokaler Länge und ein zugehöriges Herstellungsverfahren bereit. Eine floatende Gatestruktur aus Nitrid lokaler Länge dient zur Verringerung oder Vermeidung von lateraler Elektronenmigration in die floatende Nitrid-Gateelektrode. Die Struktur umfasst ein dünnes Gateoxid, das Bauelemente mit niedriger Schwellenspannung ermöglicht. Die Nitridschicht lokaler Länge ist zudem selbstjustiert, was Fehljustierungen des Nitrids verhindert und dadurch zu reduzierten Schwellenspannungsschwankungen der Bauelemente führt.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
1 eine Querschnittansicht eines herkömmlichen SONOS-Bauelements,
2A und 2B Querschnittansichten eines herkömmlichen SONOS-Bauelements mit Nitrid lokaler Länge, welche die Schwankung der Nitridschichtlänge als Folge einer Fehljustierung einer photolithographischen Maske darstellen, die zur Platzierung der Nitridschicht verwendet wird,
3A bis 3H Querschnittansichten zur Veranschaulichung eines ersten Verfahrens zur Bildung eines SONOS-Bauelements mit Nitrid lokaler Länge mit einer selbstjustierten Nitridschicht gemäß der Erfindung und
4A bis 4J Querschnittansichten zur Veranschaulichung eines zweiten Verfahrens zur Bildung eines SONOS-Bauelements mit Nitrid lokaler Länge mit einer selbstjustierten Nitridschicht gemäß der Erfindung.
In der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung und in den darauf folgenden Ansprüchen umfasst der Ausdruck "auf" bei Bezugnahme auf Materialschichten, die bei der Fertigung der Halbleiterbauelemente verwendet werden, sowohl den Fall, dass eine Schicht direkt an einer darunterliegenden Schicht angebracht ist, als auch den Fall, dass sich die Schicht über einer darunterliegenden Schicht mit einer oder mehreren optionalen Zwischenschichten dazwischen befindet.
Die 3A bis 3H sind Querschnittansichten eines SONOS-Bauelements mit Nitrid lokaler Länge mit einer selbstjustierten Nitridschicht eines ersten Herstellungsverfahrens in aufeinanderfolgenden Stufen gemäß der Erfindung.
In 3A wird eine erste Opferschicht 205 auf einem Halbleitersubstrat 200 ausgebildet. In einer Ausführungsform beinhaltet das Halbleitersubstrat 200 ein Siliciumsubstrat und die erste Opferschicht 205 beinhaltet eine dielektrische Schicht, zum Beispiel SiN, die durch chemische Gasphasenabscheidung (CVD) mit einer Dicke von 100nm bis 200nm gebildet wird. Dann wird eine zweite Opferschicht 210 auf der ersten Opferschicht 205 gebildet. In einer Ausführungsform beinhaltet die zweite Opferschicht 210 Polysilicium, das durch CVD mit einer Dicke von 100nm bis 300nm gebildet wird. Das Material der zweiten Opferschicht 210 weist vorzugsweise eine hohe Ätzselektivität bezüglich des Materials der ersten Opferschicht 205 auf. Eine Photoresistschicht 215 wird auf der zweiten Opferschicht 210 bereitgestellt, um die zweite Opferschicht 210 zu strukturieren und so eine relativ breite obere Öffnung 222, zum Beispiel in der Größenordnung einer Breite von 0,6µm bis 0,8µm, in der zweiten Opferschicht 210 bereitzustellen.
In 3B wird eine Schicht aus einem ersten dielektrischen Material auf der resultierenden Struktur bereitgestellt. In einer Ausführungsform beinhaltet das dielektrische Material SiO₂, das durch CVD mit einer Dicke von 100nm bis 400nm gebildet wird. Die Schicht aus dielektrischem Material wird dann anisotrop geätzt, um laterale Abstandshalter 220 an inneren Seitenwänden der oberen Öffnung 222 zu bilden. Die Dicke der Abstandshalter 220 und daher die Breite der Öffnung zwischen ihnen ist durch die Ätzbedingungen bestimmt. Danach wird die erste Opferschicht 205 unter Verwendung der resultierenden strukturierten zweiten Opferschicht 210 und den Abstandshaltern 220 als Ätzmaske geätzt. Dies re sultiert in einer relativ schmalen unteren Öffnung, zum Beispiel in der Größenordnung einer Breite von 0,3µm bis 0,6µm, in der ersten Opferschicht 205, die unter der relativ breiten oberen Öffnung 222 in der zweiten Opferschicht 210 ausgebildet ist. Dann wird ein Drainbereich 225 in dem freiliegenden Substrat 200 zum Beispiel unter Verwendung einer Ionenimplantation von Arsen (As) oder Phosphor (P) gebildet.
In 3C wird der freiliegende Bereich über dem Drainbereich 225 in der breiten oberen Öffnung zwischen den Abstandshaltern 220 und der schmalen unteren Öffnung mit einem Deposit 230 aus einem ersten dielektrischen Material, zum Beispiel Oxid, unter Verwendung von CVD gefüllt. Die resultierende Struktur wird dann planarisiert, zum Beispiel unter Verwendung eines Ätzprozesses oder eines chemisch-mechanischen Poliervorgangs (CMP). Als Ergebnis wird eine T-förmige Struktur 235, die aus der ersten dielektrischen Materialfüllung 230 und den Abstandshaltern 220 gebildet ist, auf dem Halbleitersubstrat 200 bereitgestellt.
In 3D werden die erste und die zweite Opferschicht 205, 210 entfernt, um die T-förmige Struktur 235 aus dielektrischem Material freizulegen. Dies wird unter Verwendung von Trocken- oder Nassätztechniken erreicht, zum Beispiel unter Verwendung eines mehrdimensionalen isotropen Nassätzvorgangs. Danach wird eine dünne erste Oxidschicht 240 auf freigelegten Oberflächen des Halbleitersubstrats 200 gebildet. In einer Ausführungsform beinhaltet die erste Oxidschicht 240 thermisch aufgewachsenes SiO₂, das mit einer Dicke von 4nm bis 8nm aufgewachsen wird. Eine Nitridschicht 245 wird auf freigelegten Oberflächen der resultierenden Struktur einschließlich der Oberseite und Seitenflächen 235a der T-förmigen Struktur 235 gebildet. In einer Ausführungsform beinhaltet die Nitridschicht 245 SiN, das durch CVD oder atomare Schichtdeposition (ALD) mit einer Dicke von 4nm bis 12nm gebildet wird.
In 3E wird die resultierende Struktur als nächstes unter Verwendung der T-förmigen Struktur 235 als Maske anisotrop geätzt, um Teile der Nitridschicht 245 und der ersten Oxidschicht 240 von der Oberfläche des Substrats 200 zu entfernen. Während dieses Schritts wird auch die Oberseite des dielektrischen Materials der T-förmigen Struktur 235 geätzt. Dann wird eine zweite Oxidschicht 250 auf der Oberfläche der resultierenden Struktur gebildet, welche die freigelegte Oberseite der dielektrischen, T-förmigen Struktur 235, die Seitenflächen 235a der T-förmigen Struktur 235 mit der Nitridschicht 245, die Oberseite des horizontalen Teils der Nitridschicht 245 auf der ersten Oxidschicht 240 und die verbleibenden freigelegten Oberflächen des Halbleitersubstrats 200 beinhaltet. In einer Ausführungsform beinhaltet die zweite Oxidschicht 250 SiO₂, das durch CVD bei einer Temperatur von 650°C bis 700°C gefolgt von einem raschen thermischen Temperprozess (RTA) bei einer Temperatur von 900°C bis 1100°C gebildet wird. Die jeweiligen Dicken der ersten Oxidschicht 240 und der zweiten Oxidschicht 250 können unterschiedlich sein, abhängig von den bei deren Bildung verwendeten jeweiligen Prozessen.
In 3F werden Steuergateelektroden 260 an Seiten der resultierenden T-förmigen Struktur 235 gebildet, wie gezeigt. Auf der resultierenden Struktur wird eine Schicht aus einem leitfähigen Material gebildet. In einer Ausführungsform beinhaltet die Schicht aus leitfähigem Material Polysilicium, das durch CVD mit einer Dicke von 200nm bis 400nm gebildet wird. Die resultierende Polysiliciumschicht wird dann anisotrop geätzt, um laterale leitfähige Gateelektroden 260 an äußeren Seitenwänden der T-förmigen Struktur zu bilden. Die resultierenden leitfähigen Gateelektroden 260 beinhalten einen Hauptkörper 260a, eine Außenfläche 260b und einen lateralen Fortsatz 260c. Der laterale Fortsatz 260c erstreckt sich unter dem relativ breiten oberen Bereich der T-förmigen Struktur 235 und über dem horizontalen Bereich der zweiten Oxidschicht 250, der über der Nitridschicht 245 und der ersten Oxidschicht 240 liegt, um eine SONOS-Struktur zu bilden, wie nachstehend beschrieben.
In 3G wird die zweite Oxidschicht 250 unter Verwendung der resultierenden Struktur als Ätzmaske entfernt, und Sourcebereiche 265 werden in dem freigelegten Substrat 200 benachbart zu den Steuergateelektroden 260 gebildet, zum Beispiel unter Verwendung einer Ionenimplantation von Arsen (As) oder Phosphor (P).
In 3H wird eine Zwischenschichtdielektrikum(ILD)-Materialschicht 270 auf der resultierenden Struktur aufgebracht. In einem Beispiel beinhaltet die ILD-Schicht 270 SiO₂, das durch CVD mit einer Dicke gebildet wird, die zur Beschichtung der resultierenden Struktur ausreichend ist. Die ILD-Schicht 270 wird dann geätzt, um Öffnungen für einen Zugriff auf den Drainbereich 225 und die Sourcebereiche 265 zu bilden, und eine Metalldeposition wird durchgeführt, um Metallstifte 276 in den Öffnungen zu bilden. Ein Metallkontakt 275 wird dann auf der ILD-Schicht 270 über den Metallstiften 276 unter Verwendung herkömmlicher Mittel strukturiert.
Wie vorstehend erwähnt, beinhaltet das resultierende Bauelement eine SONOS-Struktur, wie in dem umrahmt hervorgehobenen Bereich von 3H dargestellt. Die SONOS-Struktur beinhaltet das Silicium des Halbleitersubstrats 200, das Oxid der ersten Oxidtunnelschicht 240, das Nitrid der Schicht 245 mit Nitrid lokaler Länge, die als Ladungseinfangschicht wirkt, das Oxid der zweiten Oxidschicht 250 und das Silicium des lateralen Fortsatzes 260c der Polysilicium-Steuergateelektrode 260. Die jeweiligen horizontalen Längen der resultierenden Teile der Schicht 245 mit Nitrid lokaler Länge auf entgegengesetzten Seiten der T-förmigen Struktur 235 werden durch die Geometrie der T-förmigen Struktur 235 selbst gesteuert. Die Geometrie und Symmetrie der T-förmigen Struktur wird basierend auf der Fähigkeit bestimmt, symmetrische Abstandshal ter 220 zu bilden, die bis zu einem hohen Grad an Präzision gesteuert werden können, basierend auf dem anisotropen Ätzprozess zur Bildung der Abstandshalter. Auf diese Weise sind die resultierenden horizontalen Längen der entgegengesetzten Teile der Schicht 245 mit Nitrid lokaler Länge vorhersagbar und symmetrisch. Als ein Ergebnis der Strukturen mit Nitrid lokaler Länge wird eine laterale Elektronenbewegung abgeschwächt oder verhindert, und da die Nitridstrukturen selbstjustiert sind, sind ihre Längen konsistenter und vorhersagbarer; daher wird die Schwankung der Schwellenspannungen der resultierenden Bauelemente reduziert.
Die 4A bis 4J sind Querschnittansichten eines SONOS-Bauelements mit Nitrid lokaler Länge mit einer selbstjustierten Nitridschicht in aufeinanderfolgenden Stufen eines zweiten Herstellungsverfahrens gemäß der Erfindung.
In 4A wird eine erste Opferschicht 105 auf einem Halbleitersubstrat 100 gebildet. In einer Ausführungsform beinhaltet das Halbleitersubstrat 100 ein Siliciumsubstrat, und die erste Opferschicht 105 beinhaltet eine dielektrische Schicht, zum Beispiel SiO₂, das durch chemische Gasphasenabscheidung (CVD) mit einer Dicke von 100nm bis 200nm gebildet wird. Dann wird eine zweite Opferschicht 110 auf der ersten Opferschicht 105 gebildet. In einer Ausführungsform beinhaltet die zweite Opferschicht 110 Polysilicium, das durch CVD mit einer Dicke von 100nm bis 300nm gebildet wird. Das Material der zweiten Opferschicht 110 weist vorzugsweise eine hohe Ätzselektivität bezüglich des Materials der ersten Opferschicht 105 auf. Eine Photoresistschicht 115 wird auf der zweiten Opferschicht 110 bereitgestellt, um die zweite Opferschicht 110 zu strukturieren und so eine relativ breite obere Öffnung 122, zum Beispiel in der Größenordnung einer Breite von 0,6µm bis 0,8µm, in der zweiten Opferschicht 110 bereitzustellen.
In 4B wird eine Schicht aus einem ersten dielektrischen Material auf der resultierenden Struktur bereitgestellt. In einer Ausführungsform beinhaltet das dielektrische Material SiN, das durch CVD mit einer Dicke von 100nm bis 400nm gebildet wird. Die Schicht aus dielektrischem Material wird dann anisotrop geätzt, um laterale Abstandshalter 120 an inneren Seitenwänden der oberen Öffnung 122 zu bilden. Die Dicke der Abstandshalter 120 und daher die Breite der Öffnung zwischen denselben ist durch die Ätzbedingungen bestimmt. Danach wird die erste Opferschicht 105 unter Verwendung der resultierenden strukturierten zweiten Opferschicht 110 und der Abstandshalter 120 als Ätzmaske geätzt. Dies resultiert in einer relativ schmalen unteren Öffnung, zum Beispiel in der Größenordnung einer Breite von 0,3µm bis 0,6µm, in der ersten Opferschicht 105, die unter der relativ breiten oberen Öffnung 122 in der zweiten Opferschicht 110 ausgebildet ist.
In 4C wird die Öffnung 122, die den breiten Bereich zwischen den Abstandshaltern 120 und die schmale untere Öffnung beinhaltet, mit einem Deposit 130 aus einem ersten dielektrischen Material, zum Beispiel SiN, unter Verwendung von CVD gefüllt. Die resultierende Struktur wird dann planarisiert, zum Beispiel unter Verwendung eines Ätzprozesses oder eines chemisch-mechanischen Poliervorgangs (CMP). Dadurch wird eine T-förmige Struktur 135, die aus der Füllung 130 aus einem ersten dielektrischen Material und den Abstandshaltern 120 gebildet ist, auf dem Halbleitersubstrat 100 bereitgestellt.
In 4D werden die erste und die zweite Opferschicht 105, 110 entfernt, um die T-förmige Struktur 135 aus dielektrischem Material freizulegen. Dies wird unter Verwendung von herkömmlichen Trocken- oder Nassätztechniken erreicht, zum Beispiel unter Verwendung eines mehrdimensionalen isotropen Nassätzvorgangs. Danach wird eine dünne erste Oxidschicht 140 auf der resultierenden Struktur gebildet, welche die Oberseite und Seitenflächen 135a der T-förmigen Struktur 135 umfasst.
In einer Ausführungsform beinhaltet die erste Oxidschicht 140 SiO₂, das durch CVD oder atomare Schichtdeposition (ALD) mit einer Dicke von 4nm bis 8nm gebildet wird. Dann wird eine Nitridschicht 145 auf freigelegten Oberflächen der resultierenden Struktur gebildet, welche die Oberseite und die Seitenflächen 135a der T-förmigen Struktur 135 beinhaltet. In einer Ausführungsform beinhaltet die Nitridschicht 145 SiN, das durch CVD oder atomare Schichtdeposition (ALD) mit einer Dicke von 4nm bis 12nm gebildet wird.
In 4E wird die resultierende Struktur als nächstes unter Verwendung der T-förmigen Struktur 135 als Maske anisotrop geätzt, um Teile der Nitridschicht 145 und der ersten Oxidschicht 140 von der Oberfläche des Substrats 100 zu entfernen. Während dieses Schritts wird auch die Oberseite des dielektrischen Materials der T-förmigen Struktur 135 geätzt.
In 4F wird dann eine zweite Oxidschicht 150 auf der Oberfläche der resultierenden Struktur gebildet, welche die freigelegte Oberseite der dielektrischen T-förmigen Struktur 135, die Seitenflächen 135a der T-förmigen Struktur 135 mit der Nitridschicht 145, die Oberseite des horizontalen Bereichs der Nitridschicht 145, die auf der ersten Oxidschicht 140 ausgebildet ist, und die verbleibenden freigelegten Oberflächen des Halbleitersubstrats 100 beinhaltet. In einer Ausführungsform beinhaltet die zweite Oxidschicht 150 SiO₂, das durch CVD bei einer Temperatur von 650°C bis 700°C gefolgt von einem schnellen thermischen Temperprozess (RTA) bei einer Temperatur von 900°C bis 1100°C gebildet wird. Die jeweiligen Dicken der ersten Oxidschicht 140 und der zweiten Oxidschicht 150 können sich unterscheiden, abhängig von den jeweiligen Prozessen, die bei ihrer Bildung verwendet werden.
In 4G werden Steuergateelektroden 160 an Seiten der resultierenden T-förmigen Struktur 135 gebildet, wie gezeigt. Auf der resultieren den Struktur wird eine Schicht aus leitfähigem Material gebildet. In einer Ausführungsform beinhaltet die Schicht aus leitfähigem Material Polysilicium, das durch CVD mit einer Dicke von 200nm bis 400nm gebildet wird. Die resultierende Polysiliciumschicht wird dann anisotrop geätzt, um laterale leitfähige Gateelektroden 160 an äußeren Seitenwänden der T-förmigen Struktur zu bilden. Die resultierenden leitfähigen Gateelektroden 160 beinhalten einen Hauptkörper 160a, eine Außenfläche 160b und einen lateralen Fortsatz 160c. Der laterale Fortsatz 160c erstreckt sich unterhalb des relativ breiten oberen Bereichs der T-förmigen Struktur 135 und über dem horizontalen Bereich der zweiten Oxidschicht 150, der über der Nitridschicht 145 und der ersten Oxidschicht 140 liegt, um eine SONOS-Struktur zu bilden, wie nachstehend beschrieben.
In 4H wird die zweite Oxidschicht 150 unter Verwendung der resultierenden Struktur als Ätzmaske entfernt. Während der Entfernung der zweiten Oxidschicht 150 von der Oberfläche des Substrats 100 wird auch der Teil dieser Schicht 150 auf der Oberseite der T-förmigen Struktur 135 entfernt.
In 4I wird das dielektrische Material der T-förmigen Struktur 135 entfernt. In einer Ausführungsform wird die T-förmige Struktur unter Verwendung einer H₃PO₄-Lösung nassgeätzt. Dies resultiert darin, dass das Substrat in dem Hohlraum zwischen den resultierenden Steuergatestrukturen 160 freigelegt wird. Dann werden ein Drainbereich 165b und Sourcebereiche 165a in dem freigelegten Substrat 100 zum Beispiel unter Verwendung einer Ionenimplantation von Arsen (As) oder Phosphor (P) gebildet. Ein Vorteil dieser Ausführungsform besteht darin, dass ein einziger Ionenimplantationsprozess sowohl zur Bildung des Drainbereichs 165b als auch der Sourcebereiche 165a verwendet wird, was zu einer größeren Effizienz des Fertigungsprozesses führt.
In 4J wird auf der resultierenden Struktur eine Zwischenschichtdielektrikum(ILD)-Materialschicht 170 aufgebracht, die den T-förmigen Hohlraum zwischen den Steuergateelektroden 160 füllt. In einem Beispiel beinhaltet die ILD-Schicht 170 SiO₂, das durch CVD mit einer Dicke gebildet wird, die zur Beschichtung der resultierenden Struktur ausreichend ist. Die ILD-Schicht 170 wird dann geätzt, um Öffnungen für einen Zugriff auf den Drainbereich 165b und die Sourcebereiche 165a zu bilden, und es wird eine Metalldeposition durchgeführt, um Metallstifte 176 in den Öffnungen zu bilden. Dann wird ein Metallkontakt 175 auf der ILD-Schicht 170 über den Metallstiften 176 unter Verwendung herkömmlicher Mittel strukturiert.
Wie vorstehend erwähnt, beinhaltet das resultierende Bauelement eine SONOS-Struktur, wie in dem umrahmt hervorgehobenen Bereich von 4J dargestellt. Die SONOS-Struktur beinhaltet das Silicium des Halbleitersubstrats 100, das Oxid der ersten Oxidtunnelschicht 140, das Nitrid der Schicht 145 mit Nitrid lokaler Länge, die als Ladungseinfangschicht wirkt, das Oxid der zweiten Oxidschicht 150 und das Silicium des lateralen Fortsatzes 160c der Polysilicium-Steuergateelektrode 160. Die jeweiligen horizontalen Längen der resultierenden Teile der Schicht 145 mit Nitrid lokaler Länge auf entgegengesetzten Seiten der T-förmigen Struktur 135 werden durch die Geometrie der T-förmigen Struktur 135 selbst gesteuert. Außerdem werden auch die entsprechende Länge L des Steuergatefortsatzes 160c und die kombinierte Dicke H der ONO-Schicht 155 durch die Geometrie der T-förmigen Struktur 135 bestimmt. Wie in der ersten Ausführungsform sind die Geometrie und Symmetrie der T-förmigen Struktur basierend auf der Fähigkeit bestimmt, die symmetrischen Abstandshalter 120 zu bilden, die zu einem hohen Grad an Präzision gesteuert werden können, basierend auf dem anisotropen Ätzprozess zur Bildung der Abstandshalter. Auf diese Weise sind die resultierenden horizontalen Längen der entgegengesetzten Schichten 145 mit Nitrid lokaler Länge vorhersagbar und symmetrisch. Als ein Er gebnis der Strukturen mit Nitrid lokaler Länge wird eine laterale Elektronenbewegung abgeschwächt oder verhindert, und da die Nitridstrukturen selbstjustiert sind, sind ihre Längen konsistenter und vorhersagbarer; daher wird eine Schwankung der Schwellenspannungen der resultierenden Bauelemente reduziert.

Claims

Halbleiterbauelement mit – einem Halbleitersubstrat (200), – einem ersten und einem zweiten Übergangsbereich (225, 265), die voneinander beabstandet in dem Halbleitersubstrat (200) bereitgestellt sind, – dielektrischem Schichtmaterial (240, 250) auf dem Halbleitersubstrat (200) zwischen dem ersten und dem zweiten Übergangsbereich (225, 265) und – einer Ladungseinfangschicht (245) über einem ersten Bereich (240) des dielektrischen Schichtmaterials und – einem leitfähigen Schichtmaterial (260) mit einem Körperbereich (260a), der auf einem zweiten Bereich (250) des dielektrischen Schichtmaterials ausgebildet ist, dadurch gekennzeichnet, dass – das leitfähige Schichtelement (260) einen lateralen Fortsatz (260c) über der Ladungseinfangschicht (245) aufweist, wobei sich der laterale Fortsatz (260c) von einer ersten Seitenwand des Körperbereichs (260a) aus unterhalb einer Oberseite der ersten Seitenwand erstreckt und der Körperbereich (260a) und der laterale Fortsatz (260c) von der Ladungseinfangschicht (245) beabstandet sind.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Körperbereich (260a) des leitfähigen Schichtelements (260) eine zweite, äußere gekrümmte Seitenwand (260b) entgegengesetzt zu der ersten Seitenwand aufweist.
Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet, dass der Körperbereich (260a) des leitfähigen Schichtelements (260) durch einen anisotropen Ätzprozess gebildet ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass Ladungseinfangschicht (245) den lateralen Fortsatz (260c) des leitfähigen Schichtelements (260) umgibt.
Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass sich die Ladungseinfangschicht (245) entlang eines Bereichs der Unterseite des lateralen Fortsatzes (260c) des leitfähigen Schichtelements (260), einer Seite des lateralen Fortsatzes (260c) des leitfähigen Schichtelements (260) und eines Teils der Oberseite des lateralen Fortsatzes (260c) des leitfähigen Schichtelements (260) erstreckt.
Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass sich die Ladungseinfangschicht (245) des Weiteren entlang eines Bereichs der ersten Seitenwand des leitfähigen Schichtelements (260) erstreckt.
Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass sich der laterale Fortsatz (260c) von einem unteren Bereich der Seitenwand aus erstreckt.
Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der erste Bereich des dielektrischen Schichtmaterials (240) Siliciumoxid beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die eine Ladungseinfangschicht eine zweite dielektrische Schicht (245) beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Ladungseinfangschicht (245) Siliciumnitrid beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das leitfähige Schichtelement (260) eine Steuergateelektrode beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das leitfähige Schichtelement (260) Polysilicium beinhaltet.
Halbleiterbauelement nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der erste Übergangsbereich (225) einen Drainbereich und der zweite Übergangsbereich (265) einen Sourcebereich oder umgekehrt beinhalten.
Halbleiterbauelement nach einem der Ansprüche 1 bis 12, weiter gekennzeichnet durch eine dritte dielektrische Schicht (250) zwischen dem Körperbereich (260a) und dem lateralen Fortsatz (260c) des leitfähigen Schichtelements (260) einerseits und der Ladungseinfangschicht (245) andererseits.
Halbleiterbauelement nach Anspruch 14, dadurch gekennzeichnet, dass die dritte dielektrische Schicht (250) ein Material beinhaltet, welches das gleiche wie jenes des zweiten Bereichs des dielektrischen Schichtmaterials ist.
Halbleiterbauelement nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass der erste Bereich des dielektrischen Schichtmaterials (240) eine Oxidschicht beinhaltet, die Ladungseinfangschicht (245) eine Nitridschicht beinhaltet und die dritte dielektrische Schicht (250) eine Oxidschicht beinhaltet, wodurch eine ONO-Struktur (255) gebildet ist, die zwischen einer Oberseite des Substrats (200) und einer Unterseite des lateralen Fortsatzes (260c) des leitfähigen Schichtelements (260) positioniert ist.
Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass die ONO-Struktur (255) eine Dicke aufweist, die zwischen etwa 10nm und etwa 30nm liegt, und sich der laterale Fortsatz (260c) des leitfähigen Schichtelements (260) auf der ONO-Struktur (255) befindet.
Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die ONO-Struktur (255) eine Dicke von etwa 14nm aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass der laterale Fortsatz (260c) des leitfähigen Schichtelements (260) eine Länge aufweist, die zwischen etwa 100nm und etwa 200nm beträgt.
Halbleiterbauelement nach Anspruch 19, dadurch gekennzeichnet, dass der laterale Fortsatz (260c) des leitfähigen Schichtelements (260) eine Länge von etwa 150nm aufweist.
Verfahren zur Herstellung eines Halbleiterbauelements, mit folgenden Schritten: – Bilden einer ersten Opferschicht (205) auf einem Halbleitersubstrat (200), – Bilden einer zweiten Opferschicht (210) auf der ersten Opferschicht (205), – Strukturieren der zweiten Opferschicht (210), um eine Öffnung (222) in der zweiten Opferschicht (210) zu bilden, die einen Teil der ersten Opferschicht (205) freilegt, – Bilden von Abstandshaltern (220) aus einem ersten dielektrischen Material an Seitenwänden der Öffnung (222) der zweiten Opferschicht (210), – Ätzen der ersten Opferschicht (205) unter Verwendung der zweiten Opferschicht (210) und der Abstandshalter (220) als Maske, um einen Teil des Halbleitersubstrats (200) freizulegen, – Füllen des freigelegten Bereichs zwischen den Abstandshaltern (220) mit dem ersten dielektrischen Material, um eine T-förmige Struktur (235) aus dem ersten dielektrischen Material auf dem Halbleitersubstrat (200) zu bilden, – Entfernen der ersten und der zweiten Opferschicht (205, 210), so dass die T-förmige Struktur (235) auf dem Halbleitersubstrat (200) verbleibt, – Erzeugen einer ersten Oxidschicht (240) auf dem Halbleitersubstrat (200), – Erzeugen einer Nitridschicht (245) auf der ersten Oxidschicht (240), – Ätzen der Nitridschicht (245) und der ersten Oxidschicht (240) unter Verwendung der T-förmigen Struktur (235) als Maske derart, dass eine Struktur aus der Nitridschicht (245) und aus der ersten Oxidschicht (240) unter darüberliegenden Überlappungsbereichen der T-förmigen Struktur (235) verbleibt, – Erzeugen einer zweiten Oxidschicht (250) auf dem Halbleitersubstrat (200) und der Nitridschichtstruktur (245), – Erzeugen von Steuergateelektroden (260) benachbart zu der zweiten Oxidschicht (250) und – Bilden von Übergangsbereichen (265a, 165b) in dem Halbleitersubstrat (200) unter Verwendung der Steuergateelektroden (260) als Maske.
Verfahren nach Anspruch 21, weiter gekennzeichnet durch folgende Schritte: – Bilden einer Kontaktöffnung in einem dielektrischen Material zwischen den Steuergateelektroden (260) und – Erzeugen eines Metallstifts (276) in der Kontaktöffnung, der eine Oberseite des Halbleitersubstrats kontaktiert.
Verfahren nach Anspruch 22, weiter gekennzeichnet durch das Bilden eines ersten Übergangsbereichs (165b) in der Oberseite des Halbleitersubstrats (200) nach dem Bilden der Kontaktöffnung und vor dem Bereitstellen des Metallstifts (276) in der Öffnung.
Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass das erste dielektrische Material ein Oxidmaterial beinhaltet.
Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass das erste dielektrische Material ein Nitridmaterial beinhaltet.
Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass die Steuergateelektroden (260) ein Polysiliciummaterial beinhalten.
Verfahren nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass jede der Steuergateelektroden (260) einen Körperbereich (260a), der auf der zweiten Oxidschicht (250) ausgebildet ist, und einen lateralen Fortsatz (260c) auf der zweiten Oxidschicht (250) über der Nitridschichtstruktur (245) aufweist, wobei sich der laterale Fortsatz (260c) von einer ersten Seitenwand des Körperbereichs (260a) unter einer Oberseite der ersten Seitenwand erstreckt und der Körperbereich (260a) und der laterale Fortsatz (260c) durch die zweite Oxidschicht (250) von der Nitridschichtstruktur (245) beabstandet sind.
Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass sich die Nitridschichtstruktur (245) entlang eines Bereichs der Unterseite des lateralen Fortsatzes (260c) der Steuergateelektroden (260), einer Seite des lateralen Fortsatzes (260c) der Steuergateelektroden (260) und eines Bereichs einer Oberseite des lateralen Fortsatzes (260c) der Steuergateelektroden (260) erstreckt.
Verfahren nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, dass das Erzeugen der Steuergateelektroden (260) folgende Schritte beinhaltet: – Erzeugen einer Schicht aus einem leitfähigen Material auf dem Substrat und der T-förmigen Struktur (235) nach dem Erzeugen der zweiten Oxidschicht (250) und – anisotropes Ätzen der Schicht aus leitfähigem Material, um die Steuergateelektroden (260) an lateralen Bereichen der T-förmigen Struktur (235) zu bilden.
Verfahren nach einem der Ansprüche 21 bis 29, dadurch gekennzeichnet, dass die erste Oxidschicht (240) des Weiteren an Seitenwänden und einem oberen Bereich der T-förmigen Struktur (235) erzeugt wird.
Verfahren nach einem der Ansprüche 21 bis 30, dadurch gekennzeichnet, dass die erste Opferschicht (205) ein dielektrisches Material beinhaltet.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass das dielektrische Material der ersten Opferschicht (205) ein Nitrid beinhaltet.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass das dielektrische Material der ersten Opferschicht (205) ein Oxid beinhaltet.
Verfahren nach einem der Ansprüche 21 bis 33, dadurch gekennzeichnet, dass die zweite Opferschicht (210) ein Polysiliciummaterial beinhaltet.
Verfahren nach einem der Ansprüche 21, 22 und 24 bis 34, weiter gekennzeichnet durch das Bilden eines ersten Übergangsbereichs (225) in dem freigelegten Bereich des Halbleitersubstrats (200) nach dem Ätzen der ersten Opferschicht (205).
Verfahren nach einem der Ansprüche 21 bis 35, weiter gekennzeichnet durch ein Entfernen der T-förmigen Struktur (235) nach dem Bereitstellen der Steuergateelektroden (260), um das Halbleitersubstrat (200) zwischen den Steuergateelektroden (260) freizulegen.
Verfahren nach Anspruch 36, weiter gekennzeichnet durch das Bilden eines ersten Übergangsbereichs (165a) in dem freigelegten Halbleitersubstrat (200) zwischen den Steuergateelektroden (260) nach dem Entfernen der T-förmigen Struktur (235).
Verfahren nach Anspruch 37, weiter gekennzeichnet durch das Bilden von zweiten Übergangsbereichen (165a) in dem Halbleitersubstrat (200) benachbart zu äußeren Seitenwänden der Steuergateelektroden (260) gleichzeitig mit dem Bilden des ersten Übergangsbereichs (165b).
Verfahren nach einem der Ansprüche 21 bis 38, dadurch gekennzeichnet, dass sich die Nitridschichtstruktur (245) entlang eines Bereichs der Unterseite des lateralen Fortsatzes (260c) der Steuergateelektroden (260), einer Seite des lateralen Fortsatzes (260c) der Steuergateelektroden (260) und eines Bereichs einer Oberseite des lateralen Fortsatzes (260c) der Steuergateelektroden (260) erstreckt.