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Die
vorliegende Erfindung liegt auf dem technischen Gebiet der elektisch
schreib- und löschbaren,
nichtflüchtigen
Halbleiterspeicher und betrifft insbesondere ein mittels Feldeffekt
steuerbares Charge-Trapping-Halbleiterspeicherelement
mit einem mehrschichtigen Gate-Dielektrikum
zum Einfangen von Ladungsträgern.
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Eine
Halbleiterspeicherzelle, die auf dem Prinzip des Ladungseinfangs
basiert, weist einen Speichertranistor auf, der an einer Oberseite
eines Halbleiterkörpers
(Substrat) bzw. einer Halbleiterschicht mit einer Gate-Elektrode
versehen ist, die zwischen in dem Halbleitermaterial ausgebildeten Source-
und Drain-Bereichen angeordnet ist. Die Gate-Elektrode ist dabei
durch ein dielektrisches Material von dem Halbleitermaterial isoliert.
Speziell bei einer Ladungseinfang-Speicherzelle ist wenigstens zwischen
der Gate-Elektrode und dem Source-Bereich und der Gate-Elektrode
und dem Drain-Bereich eine Schichtenfolge vorhanden, die eine für das Einfangen
von Ladungsträgern
(Elektronen oder Löcher) vorgesehene
Speicherschicht zwischen Begrenzungsschichten umfasst. Das Material
der Speicherschicht ist so gewählt,
dass es eine kleinere Energiebandlücke (Lücke zwischen Valenzband und
Leitungsband) aufweist, als das Material der Begrenzungsschichten,
so dass die Ladungen auf der Speicherschicht lokalisiert bleiben.
Gewöhnlich
wird als Material für
die Begrenzungsschichten ein Oxid gewählt, insbesondere Siliziumdioxid,
während
als Material für
die Speicherschicht ein Nitrid, insbesondere Siliziumnitrid, gewählt wird.
Ein solcher Aufbau ist auch als "ONO"-Struktur von "SONOS"-Transistoren bekannt.
Derartige Ladungseinfang-Speicherzellen sind
hinlänglich
bekannt und in einer Vielzahl von Druckschriften beschrieben, beispielsweise
in der deutschen Patentanmeldung
DE 199 03 598 A1 der gleichen Anmelderin.
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Feldeffekt-Transistoren
vom oben beschriebenen SONOS-Typ werden in der Silizium-Halbleiterspeichertechnologie
bevorzugt als nichtflüchtige Speicherelemente
(EEPROM) eingesetzt. Gründe hierfür sind,
dass sie gegenüber
anderen Transistortypen, wie beispielsweise solche mit einem Floating-Gate,
eine einfachere Zellstruktur, die zudem kostengünstig herzustellen ist, und
eine geringere Defektdichte aufweisen. Wie sich auch gezeigt hat, ist
bei Transistoren mit einer solchen Transistorstruktur die Auswirkung
von Defekten auf die Funktion des Speicherelements im Allgemeinen
geringer. Darüber hinaus
besitzen Speicherzellen mit einem Aufbau vom SONOS-Typ den entscheidenden
Vorteil, dass benachbarte Speicherzellen geringer miteinander Wechselwirken,
was insbesondere Folge einer geringeren kapazitiven Kopplung ist.
Gerade eine solche kapazitive Kopplung stellt jedoch im Zuge einer
immer weiter fortschreitenden Miniaturisierung ein ernsthaftes Problem
dar, welches bei Speicherzellen mit Floating-Gate, insbesondere
in Form von Multi-Level-Transistoren,
als sog. Floating-Gate/Floating-Gate-Interferenz Gegenstand intensiver Forschung
ist.
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Aufgrund
der oben genannten vorteilhaften Eigenschaften von Ladungseinfang-Speicherzellen werden
große
Anstrengungen unternommen, diese Speichertechnologie weiter zu verbessern,
wobei im Hinblick auf eine weitere Verkleinerung der Speichertransistoren
ein Schwerpunkt auf einer Verbesserung der Datenhaltigkeit (Retentionszeit)
und einer Erhöhung
der Einfangwahrscheinlichkeit von Ladungsträgern im Einfangdielektrikum
liegt. Hierzu werden derzeit eine Reihe von verschiedenen Lösungsansätzen verfolgt.
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Ein
Lösungsansatz
zur Verbesserung der Ladungseinfang-Speicherzellen vom SONOS-Typ besteht
darin, das sog. Topdielektrikum, d. h. die vom Substrat abwandte
dielektrische Begrenzungsschicht der dielektrischen Speicherschicht,
durch ein Material mit einer höheren
Dielektrizitätskonstanten
und das Material der Gate-Elektrode durch ein Material mit einer
höheren
Elektronen-Austrittsarbeit
zu ersetzen (siehe oben genannte deutsche Patentanmeldung; C. H.
Lee et al. IEDM 2003; C. H. Lee et al. US-Patentanmeldung US 2003/0123307
A1).
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Was
speziell die Datenhaltigkeit von Ladungseinfang-Speicherzellen angeht, ist wesentlich, dass
die injizierten Ladungsträger
in tiefen (d. h. energetisch tief in der Bandlücke zwischen Valenz- und Leitungsband
liegenden). Störstellen
gefangen werden. In dieser Hinsicht stellt die üblich als Speicherschicht eingesetzte
Si3N4/SiN-Schicht,
in der die Ladungsträger
in tiefen Störstellen
eingefangen werden müssen,
wegen einer nur vergleichsweise geringen Anzahl von tiefen Störstellen
und einer vergleichsweise geringen Effizienz für den Einfang von Ladungsträgern und
demzufolge nur eingeschränkten Datenhaltigkeit,
insbesondere im Hinblick auf den Wunsch nach einer stetigen Verkleinerung
der minimalen Merkmalsgröße, ein
Problem dar.
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Bisherige
Versuche, die Effizienz für
den Ladungseinfang zu erhöhen,
zielten unter anderem darauf ab, durch Silizium-reichere Phase in
dem durch typischerweise mittels einer Low Pressure Chemical Vapor
Deposition (LPCVD)-Technik
abgeschiedenen SiN die Bandlücke
zwischen Valenz- und
Leitungsband so zu modifizieren, dass die Anzahl der erreichbaren
Einfangzentren für
die injizierten Ladungen vergrößert ist
(siehe T. -S. Chen et al., Electr. Dev. Lett., IEEE Vol. 25, Nr.
4 (2004) Seite 205). Offen bleibt bei diesem Lösungsansatz aber, ob durch
die Si-reicheren
Phasen tatsächlich
weitere tiefe Störstellen
erzeugt werden, da diese Phasen ebenso zu Si-Si-Bindungen führen können. Weiterhin
können diese
Si-reicheren Phasen zu einer Erhöhung
des Leckstroms führen.
Die mit dieser Methode erreichte Datenhaltigkeit ist zudem unbefriedigend.
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In
einem weiteren Lösungsansatz
wird versucht, diesen Problemen mit einer SiC:O-Einfangschicht zu
begegnen (siehe T. C. Chang et al., Appl. Phys. Lett. Vol. 84, Nr.
12, (2004) Seite 2094). Derartige Vesuche führen aber eher zu einer Verringerung des
Speicherfensters, weil die Sauerstoffdotierung die tiefen Störstellen
absättigt.
Außerdem
erscheint eine Schichtdicke von 20 nm als erheblich zu groß, wenn
in Betracht gezogen wird, dass in den kommenden Jahren die minimalen
Strukturbreiten der Speicherelemente in den Bereich von 60 nm skaliert
werden sollen.
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Derzeitige
SONOS-Halbleiterspeicherzellen (oder SANOS-Halbleiterspeicherzellen) bestehen aus
einem ca. 2,5 nm dicken Tunneloxid, gefolgt von einem ca. 6–8 nm dicken
LPCVD-SiN und einer Deckoxidschicht mit einer Dicke von ca. 6 nm.
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Ein
weiteres Beispiel für
die Ausbildung einer Ladungseinfang-Speicherschicht innerhalb eines
Dielektrikums ist in der
US
6 706 599 B1 gezeigt. Gemäß der genannten Druckschrift
kann die Ladungseinfang-Speicherschicht beispielsweise aus diskreten
Ladungsspeicherelementen aus Silziumcarbid bestehen. Die gezeigte
Ladungseinfang-Speicherschicht ist in ein Dielektrikum aus zwei
Oxidschichten eingebettet.
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Ein
weiteres Beispiel einer Ladungseinfang-Speicherschicht ist in der
US 2004/0136240 A1 gegeben.
Auch hier wird als Ladungseinfang-Speicherschicht eine Monoschicht
eingesetzt, beispielsweise aus Siliziumnitrid.
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Schließlich ist
in der
US 2003/0049900
A1 eine dielektrische Schicht über einem zwischen zwei Dotierungsbereichen
liegenden Kanalbereich angegeben, welche einen Verbund aus einer
Siliziumoxidschicht und einer Siliziumcarbidschicht umfasst.
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Als
weiterer Stand der Technik ist die
EP 1 168 437 A2 bekannt, gemäß der sich über einem Halbleitersubstrat
eine Verbundschicht aus Siliziumnitrid, das zwischen zwei Siliziumoxidschichten
gesetzt ist, aufweist.
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Demgegenüber liegt
eine Aufgabe der vorliegenden Erfindung darin, eine mittels Feldeffekt
steuerbare Halbleiterspeicher-Element
mit Einfangdielektrikum anzugeben, das eine gegenüber herkömmlichen
Halbleiterspeicherelementen mit Einfangdielektrikum verbesserte
Datenhaltigkeit und Effizienz für den
Ladungsträgereinfang
aufweist und insbesondere geeignet ist, eine weitere Miniaturisierung
von Ladungseinfang-Speicherzellen
zu ermöglichen.
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Diese
Aufgabe wird nach dem Vorschlag der Erfindung durch ein mittels
Feldeffekt steuerbares Halbleiterspeicherelement gemäß dem Anspruch
1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind durch die Unteransprüche angegeben.
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Demnach
ist erfindungsgemäß ein mittels Feldeffekt
steuerbares Halbleiterspeicherelement gezeigt, das ein Halbleitersubstrat,
vorzugsweise Silizium, eines ersten Leitungstyps mit im Halbleitersubstrat
angeordneten ersten und zweiten Dotierungsbereichen eines zweiten
Leitungstyps umfasst. Zwischen dem ersten und dem zweiten Dotierungsbereich
ist ein Kanalbereich vorgesehen, sowie ferner ein benachbart zu
dem Kanalbereich angeordnetes, mehrschichtiges Gate-Dielektrikum
und ein über dem
Gate-Dielektrikum angeordneter Gate-Anschluss. Das Gate-Dielektrikum
ist mehrschichtig ausgebildet und umfasst wenigstens eine Ladungseinfang-Speicherschicht
zum Einfangen von Ladungsträgern.
Erfindungsgemäß ist die
Ladungseinfang-Speicherschicht
selbst als ein Schichtensystem ausgebildet und umfasst wenigstens
eine Schichtenfolge von einander angrenzenden Schichten, welche Schichtenfolge
aus einer amorphen Siliziumkarbidschicht und einer amorphen Siliziumnitridschicht
besteht.
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Wesentlich
hierbei ist, dass in der Schichtenfolge aus einer amorphen Siliziumkarbidschicht
und einer amorphen Siliziumnitridschicht die Schichten einander
angrenzen, d. h. ein Schichtenübergang vorliegt.
Auf diese Weise kann in besonders einfacher Weise aufgrund der nur
unzureichenden Netzwerkanpassung ("mismatch") der amorphen Siliziumkarbidschicht
und der amorphen Siliziumnitridschicht und der dadurch erzeugten
zusätzlichen
tiefen Störstellen
im Grenzbereich zwischen den beiden Schichten die Dichte an tiefen
Störstellen,
zusätzlich zu
den ohnehin vorhandenen tiefen Störstellen in Volumen der beiden
Schichten, stark erhöht
werden. Genauer, an der Grenzfläche
der beiden amorphen Netzwerke der amorphen Siliziumkarbidschicht
und der amorphen Siliziumnitridschicht werden sog. "dangling bonds" erzeugt, d. h. offene,
nicht abgesättigte
Siliziumbindungsstellen bzw. abgerissene Siliziumbindungen, die
aufgrund der fehlenden Netzwerkanpassung auftreten. Aufgrund der
thermischen Beständigkeit
des Siliziumkarbids können
diese tiefen Störstellen
in der Beweglichkeitslücke
(entspricht dem Ausdruck "Bandlücke" bei amorphen Materialien)
nicht ausgeheilt werden. Die Stabilität des amorphen Siliziumkarbidnetzwerks
beeinflusst zusätzlich die
Stabilität
der Ladungsspeicherung in den tiefen Störstellen positiv.
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Erfindungsgemäß kann somit
in äußerst vorteilhafter
Weise die Dichte von tiefen Störstellen
in der Beweglichkeitslücke
zwischen dem Valenz- und Leitungsband der Ladungseinfang-Speicherschicht erhöht werden.
Dabei lassen sich mit dem Siliziumkarbid/Siliziumnitrid-Wechselschichtsystem,
d. h. der Abfolge einer Siliziumkarbid- und Siliziumnitridschicht,
mit den zusätzlich
im Volumen vorhandenen tiefen Störstellen Dichten
von tiefen Störstellen
im Bereich von einigen 1019 cm–3 in
der Ladungseinfang-Speicherschicht erzeugen. Hierdurch kann die Datenhaltigkeit
und Effizienz des Ladungseinfangs gegenüber herkömmlichen Ladungseinfang-Speicherelementen
deutlich erhöht
werden. Dabei sind amorphe Siliziumkarbid-Schichten aufgrund ihrer elektrischen
Eigenschaften, wie Leckströme
im Bereich von 10–13 A, einem spezifischen
elektrischen Widerstand bis zu 1015 Ohmcm
und einer Durchschlagsfeldstärke
im Bereich von 5 × 106 V/cm, geeignet für die Verwendung als Ladungseinfang-Speicherschicht,
insbesondere in einer Kombination mit einer Siliziumnitridschicht.
Besonders vorteilhaft erweist sich dabei die Temperaturstabilität der amorphen
Siliziumkarbidschicht, die erst bei vergleichsweise hohen thermischen
Belastungen, z. B. 900°C für einen
Zeitraum von 3 Stunden, zu beta-Siliziumkarbid zu rekristallisieren
beginnt. Aufgrund der Stabilität
des amorphen Siliziumkarbidnetzwerks ist zu erwarten, dass die Datenhaltigkeit
in den tiefen Störstellen
ebenfalls verbessert wird, da zur Reorganisation des Netzwerks bzw.
der Absättigung
der an der Grenzfläche
generierten tiefen Störstellen
vergleichsweise hohe thermische Energien erforderlich sind.
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Bei
einer vorteilhaften Ausgestaltung des erfindungsgemäßen Speicherelements
besteht die Ladungseinfang-Speicherschicht lediglich aus einer amorphen
Siliziumkarbidschicht und einer dieser angrenzenden, d. h. auf diese
geschichteten, amorphen Siliziumnitridschicht. Insbesondere in diesem
Fall ist es vorteilhaft, wenn in der Schichtenfolge aus einer amorphen
Siliziumkarbidschicht und einer amorphen Siliziumnitridschicht die
beiden Schichten jeweils einen relativen Anteil von ca. 50 Volumenprozent
aufweisen. Die amorphe Siliziumkarbidschicht und die amorphe Siliziumnitridschicht
weisen dabei vorteilhaft eine im Wesentlichen gleiche Schichtdicke
auf.
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Das
mehrschichtige Gate-Dielektrikum des erfindungsgemäßen Speicherelements
weist weiterhin vorteilhaft Grenzschichten aus Siliziumdioxid auf, zwischen
denen die Ladungseinfang-Speicherschicht
eingebettet ist. Die substratseitige Grenzschicht ist dabei als
eine Tunnelschicht mit entsprechender Schichtdicke ausgebildet.
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Erfindungsgemäß ist es
vorteilhaft, wenn die Schichtenfolge aus einer amorphen Siliziumkarbidschicht
und einer amorphen Siliziumnitridschicht eine Gesamtschichtdicke
im Bereich von ca. 6–7
nm aufweist. Trotz der vergleichsweise geringen Gesamtschichtdicke
sind die erhöhten
prozesstechnischen Anforderungen aufgrund der vergleichsweise niedrigen
Abscheideraten für
die Ladungseinfang-Speicherschicht mit einem erfindungsgemäß weiter
unten beschriebenen Prozessschema beherrschbar.
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Bei
einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Speicherelements
ist die amorphe Siliziumkarbidschicht innerhalb der Schichtenfolge
aus der Siliziumkarbidschicht und der Siliziumnitridschicht substratseitig
angeordnet. Die Beweglichkeitslücke
(Bandlücke)
des amorphen Siliziumkarbids liegt bei nahezu stöchiometrischem Siliziumkarbid
bei ca. 3,2 bis 3,5 eV, und somit niedriger als die Beweglichkeitslücke (Bandlücke) des
amorphen Siliziumnitrids (Si3N4 bzw.
SiN), welche bei ca. 4,5 eV liegt. Aufgrund der substratseitig angeordneten
amorphen Siliziumkarbidschicht kann somit die Einfangwahrscheinlichkeit
für die
Ladungsträgerinjektion
in die Ladungsträger-Speicherschicht
in vorteilhafter Weise erhöht
werden.
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Die
Bildung von tiefen Volumenstörstellen
in der Ladungseinfang-Speicherschicht des erfindungsgemäßen Speicherelements
wird besonders dann begünstigt,
wenn ein Plasma Enhanced Chemical Vapor Deposition (PECVD)-Abscheideverfahren,
insbesondere mit SiH4 und NH3 als
Reaktivgasen, (anstelle eines High Temperature Low Pressure Chemical
Vapor Deposition (HT-LPCVD)-Abscheideverfahrens
mit einem SiH2Cl2-
und NH3-Precursor)
zum Abscheiden der Speicherschicht eingesetzt wird. Erfindungsgemäß ist es
deshalb bevorzugt, wenn die Speicherschicht durch ein (PECVD)-Abscheideverfahren,
insbesondere mit SiH4 und NH3 als
Reaktivgasen, abgeschieden ist.
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Die
erfindungsgemäßen Speicherelemente werden
vorteilhaft in einem Charge-Trapping-Halbleiterspeicher (MOS-Feldeffekttransistor
in Siliziumtechnologie) eingesetzt, wobei die Speicherzellen der
Speicherelemente vorteilhaft in einer NAND-Speicherzellenanordnung
angeordnet sind.
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Die
Erfindung wird nun anhand eines Ausführungsbeispiels näher erläutert, wobei
Bezug auf die beigefügten
Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente
sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.
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1 zeigt
in schematischer Weise einen vertikalen Schnitt durch ein herkömmliches
Halbleiter- Speicherelement
einer SONOS-Flash-Speicherstruktur;
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2 zeigt
in schematischer Weise einen vertikalen Schnitt durch ein erfindungsgemäßes Halbleiter-Speicherelement,
bei welchem das Gate-Dielektrikum
einen Vierfachschichtaufbau aufweist;
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3 zeigt
ein Energiebandschema (Bändermodell)
des Vierfachschichtaufbaus des Gate-Dielektrikums des erfindungsgemäßen Halbleiter-Speicherelements
von 2;
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4A–4D zeigen
in schematischer Weise Zwischenprodukte bei der Herstellung der
erfindungsgemäßen Halbleiter-Speicherelemente.
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Zunächst sei
Bezug auf 1 genommen, worin in schematischer
Weise ein vertikaler Schnitt durch ein herkömmliches Halbleiter-Speicherelement einer
SONOS-Flash-Speicherstruktur
in planarer Geometrie gezeigt ist. Demnach sind in einem p-dotierten
Siliziumsubstrat 1 n-dotierte
Source-/Drainbereiche 2 an einer Oberfläche des Siliziumsubstrats 1 ausgebildet.
Zwischen den n-dotierten Source-/Drainbereichen 2 liegt
ein Kanalbereich 13. Oberhalb des Kanalbereichs 13 befindet
sich ein mehrschichtiges Gate-Dielektrikum 3 in Form eines Schichtenstapels.
Das Gate-Dielektrikum 3 besteht aus einer Bodenoxidschicht 4,
welche eine Tunnelschicht ist, einer Nitrid-Speicherschicht 5 zum Einfangen
von Ladungsträgern
aus dem Substrat 1 und einer Deckoxidschicht 6.
Oberhalb der Deckoxidschicht 6 ist ein Gate-Anschluss vorgesehen,
der ein Polysilizium-Gate 7 umfasst. Meist wird das Polysili zium-Gate 7 mit
einer Gate-Versorgungsspannung verbunden, während gleichzeitig das Substrat 1 auf Masse
gelegt ist.
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Es
wird nun Bezug auf 2 genommen, worin in schematischer
Weise ein vertikaler Schnitt durch ein erfindungsgemäßes Halbleiter-Speicherelement,
bei welchem das Gate-Dielektrikum einen Vierfachschichtenaufbau
aufweist, gezeigt ist. Um unnötige
Wiederholungen zu vermeiden, werden lediglich die Unterschiede zu
dem Halbleiter-Speicherelement
von 1 beschrieben.
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In
dem erfindungsgemäßen Halbleiter-Speicherelement
von 2 ist im Unterschied zu dem herkömmlichen
Halbleiter-Speicherelement von 1 in dem
mehrschichtigen Gate-Dielektrikum 3 die Speicherschicht
aus vier Schichten in Form eines Schichtenstapels aufgebaut. Demnach
besteht die Speicherschicht aus einer Bodenoxidschicht 4 (Siliziumoxid),
welche eine Tunneloxidschicht ist, einer substratseitig angeordneten
Siliziumkarbidschicht 8 auf der Bodenoxidschicht 4,
einer Siliziumnitridschicht 9 auf der Siliziumkarbidschicht 8 und
einer Deckoxidschicht 6 (Siliziumoxid) auf der Siliziumnitridschicht 9.
Auf der Deckoxidschicht 6 befindet sich ein Gate-Elektrodenmaterial 7,
z. B. Polysilizium, auf welchem eine Metallschicht 10,
sowie eine Hartmaske 10 mit den Seitenwand-Spacern 12 abgeschieden ist.
In dem gezeigten Beispiel beträgt
die Dicke der Bodenoxidtunnelschicht 4 ca. 3 nm, die Dicke
der Siliziumkarbidschicht 8 beträgt ca. 2,5 nm, die Dicke der
Siliziumnitridschicht 9 beträgt ca. 4 nm, und die Dicke
der Deckoxidschicht 6 beträgt ca. 6 nm.
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3 zeigt
ein Energiebandschema (Bändermodell)
des feldfreien Vierfachschichtenaufbaus des Gate-Dielektrikums 3 des erfindungsgemäßen Halbleiter- Speicherelements
von 2, wobei jeweils die Beweglichkeitslücke (Bandlücke) zwischen Valenz-
und Leitungsband eingezeichnet ist. Jeweilige Pfeile stellen den
Zusammenhang mit den jeweiligen Schichten des Schichtenaufbaus her.
Wie aus 3 ersichtlich ist, liegt im
Siliziumkarbid das Leitungsband höher als im Siliziumsubstrat,
während das
Valenzband tiefer liegt als im Siliziumsubstrat. Entsprechendes
gilt für
das Siliziumnitrid. Zudem liegt das Leitungsband des Siliziumnitrids
höher als das
Leitungsband des Siliziumkarbids, während das Valenzband des Siliziumnitrids
niedriger liegt als das Valenzband des Siliziumkarbids. Dies spiegelt
sich in den Beweglichkeitslücken
wider: wie weiter oben bereits ausgeführt wurde, beträgt die kleinere
Beweglichkeitslücke
des Siliziumkarbids ca. 3,2–3,5
eV, während
jene von Siliziumnitrid ca. 4,5 eV beträgt. Durch die kleinere Bandlücke des
Siliziumkarbids, das substratseitig angeorndet ist, kann somit die
Einfangwahrscheinlichkeit für
Ladungsträger
erhöht werden.
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Es
wird nun Bezug auf die 4A bis 4D genommen,
worin zur Darstellung eines bevorzugten Herstellungsvefahrens, welches
auf der NOR- und NAND-Flash-Speicher-Technologie beruht, in schematischer
Weise Zwischenprodukte bei der Herstellung erfindungsgemäßer Halbleiter-Speicherelemente
gezeigt sind. In den 4A–4C sind
vertikale Schnitte von Zwischenprodukten dargestellt, während in 4D eine
perspektivische Ansicht eines Zwischenprodukts, entlang einer Wortleitung
WL, dargestellt ist.
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Demnach
wird in der Prozessfolge zur Herstellung erfindungsgemäßer Halbleiter-Speicherelemente
zunächst
ein zumindest zur Oberfläche
hin p-dotiertes Siliziumsubstrat 1 bereit gestellt. Die
Bereitstellung eines Substrats 1 mit aktiven Strukturen ist
hinlänglich
bekannt und muss deshalb hier nicht näher erläutert werden.
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Auf
der Oberfläche
des Substrats 1 wird anschließend eine Vierfachschichtenfolge 15 abgeschieden,
welche in dieser Reihenfolge aus einer Siliziumoxidtunnelschicht 16,
einer Siliziumkarbidschicht 17, einer Siliziumnitridschicht 18 und
einer Siliziumoxidschicht 19 besteht. Die Siliziumoxidtunnelschicht 16 wird
mittels thermischer Oxidation hergestellt, wobei deren Schichtdicke
ca. 2,5–3
nm beträgt. Alternativ
hierzu kann auch ein Standard-Hochtemperatur-LPCVD-Verfahren,
basierend auf einer thermischen Zersetzung von Tetraethylorthosilikat, TEOS
bei ca. 700°C,
eingesetzt werden. Für
die Abscheidung der SiC/SiN-Schichtenfolge lässt sich grundsätzlich das
LPCVD- und das PECVD-Verfahren einsetzen. Obwohl allgemein das LPCVD-Verfahren
für die
Abscheidung der Einfang-Speicherschicht benutzt
wird, erweist sich die Verwendung der PECVD-Abscheidetechnik für die Abscheidung
der SiC/SiN-Schichtenfolge demgegenüber als vorteilhaft im Hinblick
auf die erzielbare Dichte an tiefen Störstellen. Hierzu wird eine
Substrattemperatur von 350° gewählt und
als Reaktivgase werden SiH4, CH4, H2, NO2 und NH3 eingesetzt, wobei das Gesamtgasgemisch
einen Druck von etwa 0,05 Torr erreicht. Die HF-Leistung und die
Gaskonzentration werden so gewählt,
dass eine Abscheiderate von ca. 0,75 A/sec für die Schichten erzielt wird.
Im Allgemeinen werden mittels PECVD Abscheideraten für dichte,
amorphe SiC- bzw. SiN-Schichten mit guten dielektrischen Eigenschaften
bis zu 1,5 A/sec erreicht, so dass für die Abscheidung der Schichtenfolge
(Wechselschichten) bei einer Schichtdicke von ca. 6 nm bis ca. 7
nm mit der favorisisierten Rate ca. 80 bis ca. 90 Sekunden zur Verfügung stehen.
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Es
wird zunächst
ein PECVD-Verfahren bei 350°C
mit den Reaktivgasen CH4/SiH4/H2 zur Erzeugung einer Siliziumkarbidschicht
mit einer Schichtdicke von ca. 2,5 nm durchgeführt, gefolgt von einem PECVD-Verfahren
bei 350°C
mit den Reaktivgasen CH4/NH3 zur
Erzeugung einer Siliziumnitridschicht mit einer Schichtdicke von
ca. 3,5 nm.
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Weiterhin
beginnt die Abscheidung des amorphen Wechselschichtsystems (Schichtenfolge aus
amorpher Siliziumkarbidschicht 17 und amorpher Siliziumnitridschicht 18)
mit einer nicht näher dargestellten,
dünnen
SiC:N-Schicht, um eine möglichst
geringe Zustandsdichte an der Grenzfläche zur Siliziumdioxidtunnelschicht
zu erzielen. Diese Grenzflächenbelegung
wird dabei durch ein 15 Sekunden lang durchgeführtes PECVD-Verfahren bei 350°C mit den
Reaktivgasen CH4/SiH4/H2 erzeugt.
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Die
anschließend
auf die Ladungseinfang-Speicherschicht 17, 18 abgeschiedene
Siliziumdioxid-Deckoxidschicht 19 wird beispielsweise mit
einem Hochtemperatur-LPCVD-Verfahren
mittels thermischer Zersetzung von TEOS bei 700°C abgeschieden. Alternativ kann
diese Schicht auch mit einem HTO (Hochtemperaturoxid) ausgeführt werden.
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In
anschließenden
Prozessschritten werden gewöhnlich
Stellen, an denen vorher das mehrschichtige Gate-Dielektrikum (Ladungseinfang-Speicherschicht
und daran angrenzende Begrenzungsschichten) ganz oder teilweise
durch Ätzschritte
entfernt wurde weitere Siliziumdioxid-Gateoxide mit einer unterschiedlichen
Schichtdicke mittels thermischer Oxidation in feuchtem oder trockenem
Sauerstoff bei einer Temperatur zwischen 800°C und 1050°C abgeschieden. Diese Prozessbedingungen sorgen
dafür,
dass die Deckoxidschicht der ONO-Struktur qualitativ verbessert
bzw. verdichtet wird. Sollten diese weiteren Gateo xide nach der
Abscheidung der ONO-Struktur nicht vorgesehen sein, muss ein solcher
Verdichtungsschritt des Deckoxides gesondert erfolgen. Besonders
wichtig ist in diesem Zusammenhang, dass die Ladungs-Einfang-Wechselschicht, bestehend
aus amorphem SiC/SiN von diesen Prozessbedingungen nicht geschädigt wird. Diese
Bedingung ist durch die hohe Temperaturstabilität des amorphen Siliziumkarbids
auch erfüllt.
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Auf
der Deckoxidschicht 19 (bzw. den mehreren Deckoxidschichten)
wird ferner eine Hartmaskenschicht 14 abgeschieden. Nach
Strukturierung der Hartmaskenschicht 14 werden in paralleler
Ausrichtung und voneinander beabstandet STI-Gräben 20 (STI = shallow
trench isolation) in das Substrat 1 geätzt. Diese Prozessschritte
zur Ausbildung der STI-Gräben 20 sind
dem Fachmann hinlänglich
bekannt, weshalb sich eine weitergehende Beschreibung erübrigt.
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Anschließend wird
nach einer Planarisierung die Hartmaskenschicht entfernt. Es wird
eine Elektrodenmaterialschicht 21, bestehend beispielsweise aus
Polysilizium, Tantalnitrid oder Nickelsilicid, abgeschieden, gefolgt
von einem Abscheiden einer weiteren Metallisierung 22 und
einer Hartmaskenschicht 23. Dieser Worleitungsschichtstapel
wird mit Hilfe einer Lackmaske und geeigneten Trockenätzschritten zu
Gate-Elektroden der Speicherzellen strukturiert. Anschließend werden
in herkömmlicher
Weise durch Ionenimplantation selbstjustierte Source-/Drain-Gebiete ausgebildet,
wobei auch Spacerschichten zur Definition des Abstands eingesetzt
werden können. Mit
zur Wortleitung selbstjustierten Source-/Drain-Implantationen entstehen
Speicherzellen, deren Kanalbereiche durch STI-Isolation begrenzt sind. Diese Standard-Prozessschritte sind
dem Fachmann hinlänglich
bekannt und müssen
deshalb nicht näher
erläutert
werden.
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- 1
- Halbleitersubstrat
- 2
- Source-/Drain-Bereich
- 3
- Gate-Dielektrikum
- 4
- Bodenoxidschicht
- 5
- Speicherschicht
- 6
- Deckoxidschicht
- 7
- Gate-Elektrode
- 8
- Siliziumkarbidschicht
- 9
- Siliziumnitridschicht
- 10
- Metallschicht
- 11
- Hartmaske
- 12
- Seitenwand-spacer
- 13
- Kanalbereich
- 14
- Hartmaskenschicht
- 15
- Vierfach-Gate-Dielektrikum
- 16
- Siliziumdioxidtunnelschicht
- 17
- Siliziumkarbidschicht
- 18
- Siliziumnitridschicht
- 19
- Siliziumdioxid-Deckoxidschicht
- 20
- STI-Grabenisolation
- 21
- Gate-Elektrode
- 22
- Metallisierung
- 23
- Hartmaskenschicht