DE112004000380B4 - Speicherarray mit Abstandselementen zwischen Bitleitungskontakten und Randwortleitung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Speicherarray (100) mit: einem Substrat (222); mehreren Bitleitungen (224) mit Bitleitungskontaktlöchern (240), wobei die Bitleitungen (224) in dem Substrat (222) gebildet sind; mehreren Speicherzellen (200), wobei jede Speicherzelle zwischen zwei Bitleitungen (224) angeordnet ist und ein ladungsträgereinfangendes dielektrisches Material (209) aufweist, das über dem Substrat (222) ausgebildet ist; mehreren Wortleitungen (202), die über dem ladungsträgereinfangenden dielektrischen Material (209) ausgebildet sind; und zwei Randwortleitungen (201) die über dem ladungsträgereinfangenden dielektrischen Material (209) ausgebildet sind und benachbart zu den Bitleitungskontaktlöchern (240) ausgebildet sind; dadurch gekennzeichnet, dass mindestens ein Abstandselement (234), das zwischen den Bitleitungskontakten (240) und der Randwortleitung (201) benachbart zu den Bitleitungskontakten (240) angeordnet ist, wobei die längliche Ausdehnung des Abstandselements (234) kleiner als die Breite der Bitleitung (224) ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und deren Herstellung und betrifft insbesondere ein Bauelement mit verringerter Beeinträchtigung, die sich aus der Herstellung von Bitleitungskontakten ergibt.
  • Beschreibung des Stands der Technik
  • Ein Flash-Speicher ist eine Art eines elektronisches Speichermediums, das wiederbeschrieben werden kann und seinen Inhalt ohne Anliegen einer Versorgungsspannung beibehält. Flash-Speichereinrichtungen besitzen im Allgemeinen eine Lebensdauer von 100000 bis 300000 Schreibzyklen. Anders als dynamische Speicherchips mit wahlfreiem Zugriff (DRAM) und statische Speicherchips mit wahlfreiem Zugriff (SRAM), in denen ein einzelnes Byte gelöscht werden kann, wird ein Flash-Speicher typischerweise in festgelegten Mehrfachbitblöcken oder Sektoren beschrieben und gelöscht. Der Flash-Speicher ist aus der Chiptechnologie für elektrisch löschbare Nur-Lesespeicher (EEPROM) hervorgegangen, ist aber weniger teuer und weist eine größere Dichte auf. Diese neue Kategorie an EEPROMS hat sich als eine wichtige nicht flüchtige Speicherart erwiesen, in der die Vorteile der Dichte der EEPROMS mit der elektrischen Löschbarkeit von EEPROMS vereinigt ist.
  • Konventionelle Flash-Speichereinrichtungen sind in einer Zellenstruktur aufgebaut, wobei ein einzelnes Bit an Information in jeder Zelle gespeichert ist. In derartigen Einzelbit-Speicherarchitekturen enthält jede Zelle typischerweise eine Metall-Oxid-Halbleiter-(MOS)Transistorstruktur mit einem Source, einem Drain und einem Kanal in einem Substrat oder einem p-Potentialtopf sowie eine gestapelte Gatestruktur, die über dem Kanal angeordnet ist. Das Stapelgate kann eine dünne Gatedielektrikumsschicht (die manchmal als Tunneloxid bezeichnet wird) aufweisen, die auf der Oberfläche des p-Potentialtopfs ausgebildet ist. Das Stapelgate umfasst ferner ein schwebendes bzw. potentialfreies Polysiliziumgate, das über dem Tunneloxid angeordnet ist, und eine dielektrische Zwischenschicht, die über dem schwebenden Gate angeordnet ist. Die dielektrische Zwischenschicht ist häufig ein Mehrschichtisolator, etwa eine Oxid-Nitrid-Oxid-(ONO)Schicht mit zwei Oxidschichten, die eine Nitridschicht einschließen. Schließlich liegt ein Polysiliziumsteuergate über der dielektrischen Zwischenschicht.
  • Das Steuergate ist mit einer Wortleitung verbunden, die mit einer Reihe aus derartigen Zellen verbunden ist, um damit Sektoren derartiger Zellen in einer typischen NOR-Konfiguration zu bilden. Des weiteren sind die Draingebiete der Zellen miteinander mittels einer leitenden Bit-Leitung verbunden. Der Kanal der Zelle leitet Strom zwischen dem Source und dem Drain entsprechend einem elektrischen Feld, das sich in dem Kanal mittels der gestapelten Gatestruktur aufbaut. In der NOR-Konfiguration ist jeder Drainanschluss der Transistoren in einer einzelnen Spalte mit der gleichen Bit-Leitung verbunden. Des weiteren ist in jeder Flash-Zelle der entsprechende Stapelgateanschluss mit einer anderen Wortleitung verbunden, während die Source-Anschlüsse aller Flash-Zellen in dem Array mit einem gemeinsamen Source-Anschluss verbunden sind. Während des Betriebs werden individuelle Flash-Zellen mittels der entsprechenden Bitleitung und Wortleitung unter Anwendung peripherer Dekodier- und Steuerschaltungen zum Programmieren (Schreiben), Lesen oder Löschen adressiert.
  • Derartige Einzel-Bit-Stapelgate-Flashspeicherzellen werden durch Anlegen einer Spannung an das Steuergate und durch Verbinden des Source mit Masse und des Drains mit einem vorbestimmten Potential, das höher als das Sourcepotential ist, programmiert. Ein sich einstellendes hohes elektrisches Feld entlang dem Tunneloxid verursacht ein Phänomen, das als „Fowler-Nordheim”-Tunneln bezeichnet wird. Während dieses Prozesses wandern Elektronen in dem Kernzellenkanalsbereich durch das Gateoxid in das schwebende Gate und werden dort in dem schwebenden Gate eingefangen, da das schwebende Gate von der dielektrischen Zwischenschicht und dem Tunneloxid umgeben ist. Als Folge der eingefangenen Elektronen steigt die Schwellwert- bzw. Einsetzspannung der Zelle an. Diese Änderung der Schwellwertspannung (und damit der Kanalleitfähigkeit der Zelle), die durch die eingefangenen Elektronen hervorgerufen wird, führt dazu, dass die Zelle programmiert wird.
  • Um eine typische Einzelbit-Stapelgateflashspeicherzelle zu löschen, wird eine Spannung an das Source angelegt, und das Steuergate wird auf einem negativen Potential gehalten, während das Drain schwebend bzw. nicht angeschlossen bleibt. Mit diesen Bedingungen stellt sich ein elektrisches Feld in dem Tunneloxid zwischen dem schwebenden Gate und dem Source ein. Die Elektronen, die in dem schwebenden Gate eingefangen sind, wandern in Richtung des Bereichs des schwebenden Gates, der über dem Sourcegebiet liegt und sammeln sich dort an und werden dann aus dem schwebenden Gate herausgelöst und wegen des Fowler-Nordheim-Tunnelungseffekts durch das Tunneloxid in das Sourcgebiet geführt. Wenn die Elektronen aus dem schwebenden Gate entfernt sind, ist die Zelle gelöscht.
  • In konventionellen Einzel-Bit-Flash-Speicher-Bauelementen wird eine Verifizierung des Löschens ausgeführt, um zu bestimmen, ob jede Zelle in einem Block oder in einer Ansammlung derartiger Zellen korrekt gelöscht worden ist. Gegenwärtige Verfahren zur Einzelbit-Löschverifizierung sorgen für eine Verifizierung einer Bit- oder Zellenlöschung und es werden ergänzende Löschpulse an einzelne Zellen angelegt, die die anfängliche Verifizierung nicht erfolgreich durchlaufen. Danach wird der gelöschte Status der Zelle erneut verifiziert und der Prozess dauert an, bis die Zelle oder das Bit erfolgreich gelöst wird, oder die Zelle wird als unbrauchbar markiert.
  • In jüngerer Zeit werden Doppelbit-Flash-Speicherzellen häufig eingesetzt. Die Doppelbit-Speicherzellen sind in der Lage, 2 Bits an Information in einer einzelnen Speicherzelle zu speichern. In jüngerer Zeit wurden Doppelbit-Flash-Speicher-Strukturen eingeführt, die kein schwebendes Gate verwenden, etwa ein Ladungsträgereinfang-Flashspeicherbauteil, in welchem eine Polysiliziumschicht über der ladungsträgereinfangenden dielektrischen Materialschicht vorgesehen ist, um Wortleitungsverbindungen bereitzustellen. Konventionelle Techniken berücksichtigen nicht die Eigenschaften, die mit dieser Art von Bauelementen verknüpft sind.
  • Wenn ladungsträgereinfangende Speicherzellen in einem Speicherarray verwendet sind, wird ein ladungsträgereinfangendes dielektrisches Material über dem Substrat gebildet und es werden mehrere Bitleitungen in dem Substrat hergestellt. Zwischen den Bitleitungen und über der ladungsträgereinfangenden dielektrischen Materialschicht sind mehrere Wortleitungen, die im Allgemeinen aus Polysilizium hergestellt sind, ausgebildet. Wenn die Zelle korrekt funktioniert, werden Ladungen in dem ladungsträgereinfangenden dielektrischen Material eingefangen. Wenn jedoch Kontaktlöcher in den Bitleitungen mittels Kontaktätzanlagen herzustellen sind, kann die Plasmaaufladung die dielektrische ladungsträgereinfangende Materialschicht in der Nähe der Kontaktlöcher schädigen. Zu einem derartigen Schädigen können das Erzeugen von ladungsträgereinfangenden Bereichen gehören, an Stellen, an denen keine beabsichtigt sind. Somit kann das ladungsträgereinfangende dielektrische Material in der Nähe der Kontaktlöcher Ladungsträger unter Umständen nicht in der gleichen Weise ansammeln, wie ein dielektrisches Material, das weiter von den Kontaktlöchern entfernt ist.
  • Aus der US 2002/0 020 890 A1 ist eine Speicherzelle bekannt, die von anderen Speicherzellen durch Flachgrabenisolationsstrukturen getrennt ist. Die US 6 524 913 B1 offenbart ein Verfahren zur Herstellung eines nichtflüchtigen Speichers. Ferner wird auf die WO 02/ 097 890 A2 , US 6 275 414 B1 , US 6 674 138 B1 , US 5 869 373 A und US 6 479 348 B1 verwiesen.
  • Daher gibt es ein bisher nicht gelöstes Problem im Stand der Technik im Hinblick auf neue und verbesserte Speicherarrays, in denen ladungsträgereinfangende Speicherzellen verwendet sind und die resistent sind für Beeinträchtigungen, die sich aus der Herstellung der Kontaktlöcher ergeben.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Erfindungsgemäß wird ein Speicherarray mit einem Substrat und mehreren Bitleitungen mit Bitleitungskontaktlöchern bereitgestellt. Zwischen den Bitleitungen sind mehrere ladungsträgereinfangende Speicherzellen mit ladungsträgereinfangendem dielektrischen Material über dem Substrat ausgebildet. Mehrere Wortleitungen sind über dem ladungsträgereinfangenden dielektrischen Material ausgebildet. Abstandselemente sind zwischen den Bitleitungskontaktlöchern und den Wortleitungen benachbart zu den Bitleitungskontaktlöchern ausgebildet. Zwei Randwortleitungen sind über dem ladungsträgereinfangenden dielektrischen Material und benachbart zu den Bitleitungskontaktlöchern ausgebildet. Mindestens ein Abstandselement ist zwischen den Bitleitungskontakten und der Randwortleitung benachbart zu den Bitleitungskontakten angeordnet, wobei die längliche Ausdehnung des Abstandselements kleiner als die Breite der Bitleitung ist.
  • Gemäß der vorliegenden Erfindung wird auch ein Verfahren zur Herstellung eines Speicherarrays bereitgestellt. Gemäß dem Verfahren wird ein Substrat bereitgestellt und es wird ein ladungsträgereinfangendes dielektrisches Material über dem Substrat gebildet. Es werden mehrere Bitleitungen mit Bitleitungskontaktlochpositionen in dem Substrat hergestellt und Wortleitungen werden über dem ladungsträgereinfangenden dielektrischen Material gebildet. Ferner werden zwei Randwortleitungen über dem ladungseinfangenden dielektrischen Material und benachbart zu den Bitleitungskontaktlochpositionen gebildet. Es werden dann Abstandselemente zwischen den Bitleitungskontaktlochpositionen und der Randwortleitung benachbart zu den Bitleitungskontaktlochpositionen hergestellt, wobei die ländliche Ausdehnung des Abstandselements kleiner als die Breite der Bitleitung ist. Die Bitleitungskontaktlöchern werden dann an den Bitleitungskontaktlochpositionen gebildet.
  • In einer weiteren Ausführungsform betrifft die vorliegende Erfindung einen Prozess zum Herstellen eines Halbleiterbauelements mit den Schritten: Bereitstellen eines Halbleitersubstrats; Bilden einer Oxidschicht auf dem Halbleitersubstrat, wobei die Oxidschicht und das Halbleitersubstrat eine Substrat-Oxid-Grenzfläche bilden, und wobei die Grenzfläche Silizium-Wasserstoff-Bindungen und/oder freie Siliziumbindungen aufweist; Beaufschlagen der Grenzfläche mit Ultraviolettstrahlung mit einer Energie, die ausreicht, um Silizium-Wasserstoff-Bindungen aufzubrechen, mit einer Atmosphäre mit mindestens einem Gas, das wenigstens eine Atomsorte aufweist, die in der Lage ist, Silizium-Atom-Bindungen zu bilden, und mit einer Temperatur, im Bereich von ungefähr 500°C bis ungefähr 1100°C unter Bedingungen, die ausreichend sind, um mindestens einen Teil der Silizium-Wasserstoff-Bindungen und/oder freien Siliziumbindungen zu Silizium-Atom-Bindungen umzuwandeln; und Bilden einer dielektrischen Ladungsspeicherschicht auf der Oxidschicht, wobei das mindestens eine reaktive Gas mindestens eines der folgenden Gase aufweist: Deuterium, Sauerstoff, Stickstoffmonoxid, Stickstoffoxid, Ozon, atomarer Sauerstoff; und wobei das inerte Gas ein oder mehrere Edelgase und/oder Stickstoff aufweist, und wobei die Atmosphäre ungefähr 5 Volumenprozent bis ungefähr 95 Volumenprozent des mindestens einen reaktiven Gases und ungefähr 95 Gewichtsprozent bis ungefähr 5 Gewichtsprozent des mindestens einen inerten Gases aufweist.
  • Somit stellt die vorliegende Erfindung eine Lösung für das Problem der durch die Injektion energiereicher bzw. heißer Ladungsträger hervorgerufenen Belastung an der Grenzfläche zwischen einem Substrat und einer darüber liegenden Oxidschicht auf Grund der Anwesenheit von Silizium-Wasserstoff-Bindungen, die in freie Siliziumbindungen umgewandelt werden können; und/oder von freien Siliziumbindungen, bereit.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Draufsicht eines Arrays eines ladungseinfangenden Speichers mit Bitleitungen und Wortleitungen gemäß der vorliegenden Erfindung;
  • 2a bis 2b zeigen Querschnittsansichten einer beispielhaften ladungseinfangenden Speicherzelle, in der diverse Aspekte der vorliegenden Erfindung eingerichtet sind mittels einer gemäß der vorliegenden Erfindung hergestellten Struktur;
  • 3 bis 6 zeigen im Querschnitt Prozessschritte zur Herstellung einer ladungsträgereinfangenden dielektrischen Materialstruktur und einer Wortleitungsstruktur, die darüber angeordnet ist, gemäß der vorliegenden Erfindung;
  • 7 zeigt im Querschnitt einen Prozessschritt zur Herstellung eines Abstandselements gemäß der vorliegenden Erfindung.
  • 8 im Querschnitt einen Prozessschritt zur Herstellung einer Ätzstoppschicht gemäß der Erfindung; und
  • 9 ist ein schematisches Flussdiagramm, das im Wesentlichen Schritte der vorliegenden Erfindung einschließlich der Ausbildung des Abstandselements zeigt.
  • Es sollte beachtet werden, dass aus Gründen der Einfachheit und der Klarheit der Darstellung in den Figuren gezeigte Elemente nicht notwendigerweise maßstabsgetreu dargestellt sind. Beispielsweise sind die Abmessungen einiger der Elemente im Vergleich untereinander zur deutlicheren Darstellung übertrieben. Ferner wurden bei Bedarf Bezugszeichen in den Figuren wiederholt, um entsprechende Element zu bezeichnen.
  • ART BZW. ARTEN ZUM AUSFÜHREN DER ERFINDUNG
  • Es sollte beachtet werden, dass die nachfolgend beschriebenen Prozessschritte und Strukturen keinen vollständigen Prozessablauf zur Herstellung integrierter Schaltungen bilden. Die vorliegende Erfindung kann in Verbindung mit Herstellungstechniken für integrierte Schaltungen, wie sie momentan im Stand der Technik angewendet werden, verwirklicht werden, und es werden lediglich die üblicherweise praktizierten Prozessschritte in dem Maße mit eingeschlossen, wie sie für ein Verständnis der vorliegenden Erfindung erforderlich sind. Ferner sollte beachtet werden, dass, obwohl die vorliegende Erfindung im Hinblick auf Doppelbit-Ladungsträgereinfangbauteile beschrieben ist, die vorliegende Erfindung nicht auf ein derartiges Bauteil eingeschränkt ist, sondern die Erfindung ist auch auf alle ladungseinfangende Speicherzellen anwendbar, die in einem Speicherarray mit einer Bit-Leitungs- und Wortleitungsarchitektur verwendet sind. Es sollte selbstverständlich sein, dass, obwohl die vorliegende Erfindung hinsichtlich vergrabener Bitleitungen beschrieben ist, die Erfindung auch auf andere Bitleitungskonfigurationen anwendbar ist.
  • 1 zeigt ein Speicherarray mit einer Bitleitungs- und Wortleitungsarchitektur, wobei ladungseinfangende Speicherzellen verwendet sind. Dass Array 100 ist in einer Draufsicht von oben gezeigt. Wie gezeigt, ist das Array 100 ein Beispiel eines 64 K-Arrays 100 mit beispielsweise 8 Bit-Eingängen/Ausgängen (I/O). Der Fachmann erkennt, dass die I/O-Anschlüsse als 16 Bit, 32 Bit, 64 Bit oder mehr ausgeführt sein können. Ferner erkennt man, dass das Array ein Speicherblock mit einer Größe von 2(n+1) K sein kann, wobei N größer als Null ist, etwa 128 K, 256 K, etc. Das Array 100 kann ein Speicherblock sein, d. h. ein Sektor oder ein Bereich. Beispielsweise kann ein Sektor durch einen oder mehrere Blöcke mit Kontakten 240 gebildet sein, die gemeinsame Metallbitleitungen 224 verbinden.
  • Ein ladungsträgereinfangender dielektrischer Stapel 209 kann sich über die Länge des Speicherarrays 100 erstrecken. Das Array 100 umfasst 16 I/0-Anschlüsse oder Gruppen von Spalten 224. Jedes „Wort” oder Gruppe aus I/O-Anschlüssen ist aus 8 Transistoren oder 8 normalen Bits und 8 komplementären Bits aufgebaut. Jeder I/O umfasst eine Wortleitung 201 oder 202, die aus Polysilizium hergestellt sein kann, um die Zeilen der Speicherzellen zu adressieren. Mehrere Bitleitungen 225 verlaufen unterhalb des ladungsträgereinfangenden dielektrischen Stapels 209, um das Lesen, Beschreiben und Löschen einzelner Bits der Speicherzellen 200 zu ermöglichen. Jede Bitleitung 224 ist mit einem ersten Kontakt 240 und Metallbitleitungen (nicht gezeigt) an einem Ende einer Gruppe aus 16 Zeilen und einen zweiten Kontakt 240 an dem anderen Ende der Gruppe verbunden. Wie in 1 gezeigt ist, sind 5 Bitleitungen so dargestellt, dass eine Bitleitung mit einem Ende jedes zweiten Transistors in einer Spalte verbunden ist, und es können zwei Auswahltransistoren verwendet werden, um zwischen 4 Bits zweier Transistoren zum Auslesen, Beschreiben und Löschen auszuwählen. Zwischen jeder Randwortleitung 201 und jedem Kontakt 240 ist ein Abstandselement 234 vorgesehen. In einer Ausführungsform verläuft das Abstandselement 234 entlang der gesamten Randwortleitung 201. In einer Ausführungsform ist das Abstandselement 234 lediglich im Wesentlichen nur über den Bitleitungen 224 angeordnet. In einer Ausführungsform erstreckt sich das Abstandselement 234 über die Randwortleitung 201 entsprechend einer Strecke hinaus, die von ungefähr 25 nm (Nanometer) bis ungefähr 130 nm reicht, und kann sich so erstrecken, dass im Wesentlichen der gesamte Abstand zwischen der Randwortleitung 201 und dem Kontakt 240 überbrückt wird.
  • Es sei nun auf die 2a und 2b verwiesen; hier ist schematisch im Querschnitt eine Speicherzelle gezeigt, in der ein oder mehrere der diversen Aspekte der Erfindung verwirklicht sind. Die Speicherzelle 10 umfasst einen ladungsträgereinfangenden dielektrischen Stapel 209, der aus einer ladungsträgereinfangenden Schicht 206 aufgebaut ist, die von einer oberen dielektrischen Schicht 204 und einer unteren dielektrischen Schicht 208 eingeschlossen ist. Eine Polysiliziumschicht 201 oder 202 liegt über den ladungsträgereinfangenden dielektrischen Stapel 209 und stellt eine Wortleitungsverbindung zu der Speicherzelle 200 bereit. Eine erste Bitleitung 224a verläuft unterhalb des ladungsträgereinfangenden dielektrischen Stapels 209 unter einem ersten Gebiet 203, und eine zweite Bitleitung 224b verläuft unterhalb des ladungstragereinfangenden dielektrischen Stapels 209 unter einem zweiten Gebiet 207. Die Bitleitungen 224a und 224b sind aus einem leitenden Bereich 230 und optional aus einem Oxidbereich 228 gebildet.
  • In einer Ausführungsform sind Borkernimplantationen 232 an beiden Enden jeder Bitleitung 224a und 224b, an denen die Bitleitungen auf die untere dielektrische Schicht 208 treffen, oder entlang dem gesamten Transistor vorgesehen. Die Borkernimplantationsgebiete sind stärker dotiert als ein p-artiges Substrat und helfen bei der Steuerung der Schwellwertspannung der Speicherzelle 200. In einer Ausführungsform ist die Zelle 200 in einem p-artigen Substrat 222 ausgebildet, wobei der leitende Bereich 230 der Bitleitungen 224a und 224b aus einem n+ Arsenimplantationsgebiet gebildet ist, so dass ein Kanal 220 zwischen den Bitleitungen 224a und 224b und über das p-artige Substrat hinweg gebildet ist. Die Speicherzelle 200 umfasst Source- und Drainkomponenten, deren Rolle austauschbar ist, und die aus den n+- Arsenimplantationsbereichen 230 gebildet sind, die auf dem p-artigen Substrat-Gebiet 222 liegen, wobei ein Gate als ein Teil einer Polysiliziumwortleitung 201 oder 202 ausgebildet ist. Obwohl die erste und die zweite Bitleitung 224a und 224b als ein leitender Bereich 230 und ein optionaler Oxidbereich 228 dargestellt sind, sollte beachtet werden, dass Bitleitungen auch aus nur einem leitenden Bereich gebildet sein können.
  • In einer Ausführungsform ist die ladungsträgereinfangende Schicht 206 aus Siliziumnitrid aufgebaut. Das Programmieren der Zelle wird erreicht, indem Spannungen an das Drain und an das Gate angelegt werden und indem das Source geerdet wird. Die Spannungen erzeugen elektrische Felder entlang des Kanals, wodurch die Elektronen beschleunigt werden und von der Substratschicht 222 in die ladungsträgereinfangende Schicht übergehen. Dieser Übergang ist als Injektion heißer bzw. energiereicher Elektronen bekannt. Da die Elektronen die meiste Energie an dem Draingebiet erhalten, werden diese Elektronen bevorzugt eingefangen und bleiben in der ladungstragereinfangenden Schicht 206 in der Nähe des Drains gespeichert. Die Zelle 200 ist im Wesentlichen uniform und das Drain und das Source sind austauschbar. Da die ladungsträgereinfangende Schicht nicht leitend ist, kann eine erste Ladung 234a in die ladungsträgereinfangende Schicht 206 in der Nähe eines ersten Endes des zentralen Gebiets 205 eingeführt werden, und eine zweite Ladung 234b kann in die ladungsträgereinfangende Schicht 206 in der Nähe eines zweiten Endes des zentralen Gebiets 205 eingebracht werden. Auf diese Weise kann mehr als eine Ladung in der ladungsträgereinfangenden Schicht 206 gespeichert werden, wodurch eine Doppelbitspeicherzelle 200 geschaffen wird. Es sollte beachtet werden, dass mehr als zwei Ladungen in der ladungsträgereinfangenden Schicht 206 in der gleichen Weise gespeichert werden können, wodurch eine Speicherzelle 200 geschaffen wird, die mehr als zwei Bit aufweist.
  • Wie zuvor ausgeführt ist, kann die erste Ladung 234a in der ladungsträgereinfangenden Schicht 206 an dem ersten Ende des zentralen Gebiets 205 gespeichert werden, und die zweite Ladung 234b kann an dem zweiten Ende des zentralen Gebiets 205 gespeichert werden, so dass zwei Bits in der Speicherzelle 200 enthalten sind. Die Doppelbit-Speicherzelle 200 ist im Wesentlichen symmetrisch, so dass das Drain und das Source in ihrer Rolle austauschbar sind. Somit kann die erste Bitleitung 224a als der Drainanschluss dienen und die zweite Bitleitung 224b kann als der Sourceanschluss dienen, wenn das linke Bit programmiert wird. In ähnlicher Weise kann die zweite Bitleitung 224b als der Drainanschluss dienen und die erste Bitleitung 224a kann als der Sourceanschluss dienen, wenn das rechte Bit programmiert wird.
  • Der Fachmann erkennt, dass für die korrekte Funktionsweise eines Speicherzellenarrays der zuvor beschriebenen Art die elektrischen Ladungen 234a, 234b vorzugsweise in den Gebieten der ladungsträgereinfangenden Schicht 206 getrennt bleiben, in die sie ursprünglich eingeführt wurden. Ferner wird der Fachmann auf dem Gebiet annehmen, dass eine Schädigung des ladungsträgereinfangenden dielektrischen Stapels 209 und/oder der Gateelektrode 201 während des Prozesses zur Herstellung des Kontaktloches 240 auftritt. Es wird angenommen, dass ein derartiger Schaden durch eine Plasmaaufladung von Ätzanlagen verursacht wird. Eine derartige Schädigung kann bewirken, dass Ladungen in der unteren dielektrischen Schicht 208 eingefangen werden, so dass Ladungen nicht in die ladungsträgereinfangende Schicht 206 injiziert werden, wodurch bewirkt wird, dass die Speicherzellen 200 benachbart zu dem Kontaktloch 240 eine nicht korrekte Funktion aufweisen.
  • Mit Bezug zu den 3 bis 8 wird nun eine Beschreibung der vorliegenden Erfindung gegeben. Die 3 bis 6 zeigen im Querschnitt Prozessschritte für die Herstellung eines ladungsträgereinfangenden dielektrischen Schichtstapels 209 einer Struktur einer Randwortleitung 201, die darüber ausgebildet ist, gemäß der vorliegenden Erfindung. 7 bis 8 zeigen im Querschnitt Prozessschritte für die Herstellung eines Abstandselements und einer Ätzstoppschicht gemäß der vorliegenden Erfindung. 9 ist ein schematisches Flussdiagramm, das im Wesentlichen Schritte von Prozessen gemäß der vorliegenden Erfindung darstellt.
  • In dem ersten Schritt der vorliegenden Erfindung, der schematisch in 9 als Schritt 902 gezeigt ist, wird ein Halbleitersubstrat 221 bereitgestellt, wie dies in 3 gezeigt ist. Das Halbleitersubstrat 222 kann ein beliebig ausgewähltes Substrat, wie es im Stand der Technik bekannt ist, sein. Zu geeigneten Halbleitersubstraten gehören beispielsweise Siliziumhalbleitervollsubstrate, Silizium-auf-Isolator-(SOI)Halbleitersubstrate, Germanium-auf-Isolator(GOI)Substrate, Silizium-auf-Saphir-(SOS)Halbleitersubstrate und Halbleitersubstrate, die aus anderen bekannten Materialien hergestellt sind. Die vorliegende Erfindung ist nicht auf eine spezielle Art des Halbleitersubstrats 222 eingeschränkt. Ferner ist in 3 die Herstellung der unteren dielektrischen Schicht 208 gezeigt. Dieser Schritt ist in 9 schematisch als Schritt 904 gezeigt. Erfindungsgemäß wird eine untere dielektrische Schicht 208 über dem Halbleitersubstrat 222 gebildet. In einer Ausführungsform ist die untere dielektrische Schicht 208 aus Siliziumdioxid gebildet. Der Fachmann erkennt jedoch, dass die untere dielektrische Schicht 208 nicht auf Siliziumdioxid beschränkt ist. In einer Ausführungsform weist die untere dielektrische Schicht 208 ein dielektrisches Material mit großem ε, ein zusammengesetztes dielektrisches Material oder ein Material, das im Wesentlichen kein dielektrisches Material mit großem ε aufweist, auf. Im hierin verwendeten Sinne bezeichnet der Begriff „dielektrisches Material mit großem ε” ein dielektrisches Material mit einem ε von ungefähr 10 oder höher. Zu derartigen dielektrischen Materialien mit großem ε gehören beispielsweise HfO2, ZrO2 und andere, von denen einige im Folgenden benannt sind. Im Allgemeinen umschließt der Begriff „dielektrisches Material mit großem ε” binäre, ternäre und mehrkomponentige Oxide und ferroelektrische Materialien mit einem ε von ungefähr 10 oder mehr. Zudem gehören zu den dielektrischen Materialien mit großem ε beispielsweise dielektrische Verbundmaterialien, etwa Hafniumsilikat, das ein ε von ungefähr 14 aufweist, und Hafnium-Silizium/Oxynitrid, das ein ε von ungefähr 16 aufweist, abhängig von dem relativen Sauerstoff und Stickstoffanteil, und Hafnium-Siliziumnitrid, das ein ε von ungefähr 18 besitzt.
  • Zu geeigneten dielektrischen Materialien mit großem ε gehören ZrO2, HfO2, Al2O3,Y2O3, La2O3, Silikate von einem oder mehreren von ZrO2, HfO2, Al2O3, Y2O3, La2O3 oder Aluminate von einem oder mehreren von ZrO2, HfO2, Y2O3, Al2O3. Zu geeigneten dielektrischen Materialien mit großem ε gehören u. a. auch Tantaloxid (Ta2O5), Bariumtitanat (BaTiO3), Titandioxid (TiO2), Ceroxid (CeO2), Lanthanum-Oxid (La2O3) Lanthanum-Aluminium-Oxid (LaAlO3), Bleititanat (PbTiO3), Strontiumtitanat (SrTiO3), Bleizirkunat (PbZrO3), Wolframoxid (WO3), Yttriumoxid (Y2O3), Wismutsiliziumoxid (Bi4Si2O12), Bariumstrontiumtitanat (BST) (Ba1-xSrxTiO3), PMN(PbMgxNb1-xO3), PZT (PbZrxTi1-xO3), PZN (PbZnxNb1-xO3) und PST (PbScxTa1-xO3). Ferner können zusätzlich zu den vorhergehenden Dielektrika mit großem ε andere dielektrische Materialien mit großem ε in der vorliegenden Erfindung verwendet werden, beispielsweise ferroelektrische dielektrische Materialien mit großem ε, etwa Bleilanthanumtitanat, Strontiumwismuttantalat, Wismuttitanat und Bariumzerkoniumtitanat. Ferner können andere dielektrische Materialien mit großem ε, die im Stand der Technik bekannt sind, und zu denen beispielsweise binäre und ternäre Oxide mit einem ε-Wert von ungefähr 10 oder mehr gehören, in der vorliegenden Erfindung verwendet werden.
  • Im hierin verwendeten bezeichnet der Begriff „dielektrisches Verbundmaterial” ein dielektrisches Material, das Elemente mindestens zweier anderer dielektrischer Materialien aufweist. Ein dielektrisches Verbundmaterial besitzt im Allgemeinen eine ε-Wert von mehr als 10, wie dies zuvor für ein dielektrisches Material mit großem ε definiert ist. Ein dielektrisches Verbundmaterial kann beispielsweise ein Mischmetalloxid, ein Metallsilikat, ein Metallaluminat oder eine Mischung aus Metallaluminat-Silikat sein. Somit kann beispielsweise unter Verwendung von Hafnium als das beispielhafte Metall das dielektrische Verbundmaterial ein Hafnium-Zerkonium-Oxid (HfxZr1-xO2, wobei x im Bereich zwischen 0 und 1 liegt), Hafnium-Silikat (HfSiO4), Hafnium-Aluminat (HfAl2O5) oder eine Mischung aus Hafnium-Aluminat/Silikat HfO2/SiO2/Al2O3, das eine Formel etwa Hf2Si2Al2O11 besitzen kann, sein. Ein dielektrisches Verbundmaterial kann durch eine gemeinsame Abscheidung seiner Elementkomponenten gebildet werden, oder durch sequenzielles Abscheiden, an die sich ein Behandlungsschritt anschließt, beispielsweise eine Wärmebehandlung, um die Elemente zu kombinieren, um damit das dielektrische Verbundmaterial zu bilden. Zu geeigneten Metallen für die Mischmetalloxide, Metallsilikate, Metallaluminate oder Mischungen aus Metallaluminat/Silikat gehören beispielsweise Hafnium, Zirkonium, Yttrium, Cer, Tantal, Titan, Lanthanum, Wolfram, Wismut, Barium, Strontium, Skandium, Niob oder Blei oder Mischungen davon. Andere Metalloxide, die, wenn sie mit einem weiteren Metalloxid, Siliziumdioxid oder Aluminiumoxid oder einer Mischung davon kombiniert werden, ein Material mit einem ε-Wert größer als der von Siliziumdioxod ergeben, sind ebenso geeignet. Beispielsweise sind Mischmetalloxid, Metallsilikat, Metallaluminat oder die Metallaluminat-Silikat-Mischung geeigneterweise Verbindungen, die im Wesentlichen nicht mit Silizium (oder Polysilizium oder Polysilizium-Germanium) bei Temperaturen von ungefähr 600 bis 800°C reagieren.
  • Im hierin verwendeten Sinne bezeichnet der Begriff „Polysilizium-Germanium” eine Mischung aus Polysilizium und Germanium, in der der Germanium-Anteil von etwas mehr als 0 bis ungefähr 60 Gewichtsprozent der Mischung variiert. Somit kann der Anteil an Germanium eine Menge entsprechend einer Dotierung bis zu ungefähr 60 Gewichtsprozent der Mischung erreichen. Das Polysilizium-Germanium kann durch bekannte Verfahren hergestellt werden, d. h. beispielsweise durch Dotieren von Polysilizium mit Germanium oder durch gemeinsames Abscheiden.
  • In einer Ausführungsform wird die untere dielektrische Schicht 208 durch Oxidation der Oberfläche des Halbleitersubstrats 222 gebildet. Die Oxidation wird in geeigneter Weise durch einen beliebigen geeigneten Oxidationsprozess, der im Stand der Technik bekannt ist, etwa in einer Vorrichtung für einen raschen thermischen Prozess (RTP) einer beliebigen bekannten Bauart, ausgeführt. Beispielsweise kann die RTP-Vorrichtung eine Einzelscheiben-Verbundanlage sein. Die untere dielektrische Schicht 208 kann auch durch einen Abscheideprozess, etwa ein chemischen Dampfabscheideprozess mit schneller thermischer Behandlung (RTCVD) gebildet werden. In einer Ausführungsform ist die RTP-Vorrichtung ein Teil einer Einzelscheiben-Verbundanlage. Die untere dielektrische Schicht 208 kann auch durch Abscheiden des dielektrischen Material in einem Mehrscheibenofen mittels eines chemischen Dampfabscheideprozesses bei geringem Druck (LPCVD) gebildet werden. In einer Ausführungsform kann die untere dielektrische Schicht 208 durch ein weiteres geeignetes Verfahren, etwa PCVD, ALD (ALCVD), PDL, MLD oder MOCVD abgeschieden werden. Das CVD-Verfahren kann ein beliebiges geeignetes CVD-Verfahren sein, das im Stand der Technik bekannt ist.
  • Die untere dielektrische Schicht 208 kann eine Dicke von ungefähr 2 bis ungefähr 15 nm aufweisen. In einer Ausführungsform besitzt die untere dielektrische Schicht 208 eine Dicke von ungefähr 10 nm. Wie der Fachmann erkennt, können andere bekannte Verfahren zum Abscheiden der unteren dielektrischen Schicht 208 eingesetzt werden. Als Ergebnis des vorhergehenden Schrittes 904 ist somit mittels eines geeigneten Verfahrens die untere dielektrische Schicht 208 gebildet.
  • In dem nächsten Schritt der vorliegenden Erfindung, wie er schematisch in 9 als Schritt 906 gezeigt ist, wird eine ladungsträgereinfangende Schicht 206 über der unteren dielektrischen Schicht 208 gebildet. Wie in 4 gezeigt ist, wird nach der Herstellung der unteren dielektrischen Schicht 208 die ladungsträgereinfangende Schicht 206 über der unteren dielektrischen Schicht 208 abgeschieden. In einer Ausführungsform weist die ladungsträgereinfangende Schicht 206 Siliziumnitrid auf. In einer weiteren Ausführungsform weist die ladungsträgereinfangende Schicht 206 ein geeignetes dielektrisches Material mit großem ε auf. In einer weiteren Ausführungsform weist die ladungsträgereinfangende Schicht 206 sowohl ein dielektrisches Material mit großem ε und ein standardmäßiges dielektrisches Material mit normalem ε, etwa Siliziumnitrid auf. In einer Ausführungsform weist die Schicht 206 ein dielektrisches Verbundmaterial auf, das eine Mischung oder Reaktionsprodukten zweier oder mehrerer dielektrischer Materialien aufweisen kann, wovon eines ein dielektrisches Material mit großem ε und das andere ein dielektrisches Material mit einem standardmäßigen ε-Wert, etwa Siliziumnitrid, sein kann. Somit ersetzt in einer Ausführungsform das dielektrische Material mit großem ε vollständig Siliziumnitrid in der ladungsträgereinfangenden Schicht 206. In einer weiteren Ausführungsform wird dem dielektrische Material mit großem ε Siliziumnitrid hinzugefügt oder mit diesem kombiniert, um eine ladungsträgereinfangende Schicht 206 zu bilden. In einer weiteren Ausführungsform enthält die ladungsträgereinfangende Schicht 206 ein dielektrisches Verbundmaterial, das Siliziumnitrid ersetzt. Geeignete dielektrische Materialien mit großem ε zur Verwendung in einer ladungsträgereinfangenden Schicht mit hohem ε sind in der anhängigen US-Anmeldung 10/036,757 offenbart, die am 31. Dezember 2001 eingereicht und deren Offenbarung und Lehre hinsichtlich von dielektrischen Materialien mit großem ε zur Verwendung in einer ladungsträgereinfangenden Schicht 206 eines ladungsträgereinfangenden dielektrischen Stapels 209 durch Bezugnahme mit eingeschlossen ist.
  • Zu geeigneten Verfahren zum Abscheiden einer dielektrischen Materialschicht mit großem ε gehören RTCVD, andere chemische Dampfabscheideverfahren (CVD) oder andere geeignete Verfahren. Das CVD-Verfahren kann ein beliebiges im Stand der Technik bekanntes CVD-Verfahren zur Abscheidung eines Materials mit großem ε sein. Beispielsweise kann das CVD-Verfahren ein ALD (ALCVD), PECVD, MOCVD oder MLD-Verfahren zusätzlich zu dem zuvor erwähnten RTCVD sein.
  • Anschließend an die Abscheidung der ladungsträgereinfangenden Schicht 206 wird im nächsten Schritt des Prozesses zum Herstellen des Speicherarrays 100, wie er in 9 schematisch als Schrift 908 gezeigt ist, eine obere dielektrische Schicht 204 über der ladungsträgereinfangenden Schicht 206 mittels einer geeigneten Technik hergestellt. Die obere dielektrische Schicht 204 kann ein beliebiges der zuvor für die untere dielektrische Schicht 208 aufgeführten Materialien aufweisen. Beispielsweise kann die obere dielektrische Schicht 204 Siliziumdioxid, ein dielektrisches Material mit großem ε oder ein im hierin definierten Sinne dielektrisches Verbundmaterial aufweisen.
  • Wie in 5 gezeigt ist, wird nach dem Abscheiden der ladungsträgereinfangenden Schicht 206 die obere dielektrische Schicht 204 über der ladungsträgereinfangenden Schicht 206 gebildet. Die obere dielektrische Schicht 204 kann durch ein beliebiges geeignetes Verfahren, das im Stand der Technik bekannt ist, gebildet werden. In einer Ausführungsform wird die obere dielektrische Schicht 204 durch eine in-situ-Dampferzeugungsoxidation (ISSG) der oberen Oberfläche der ladungsträgereinfangenden Schicht 206 gebildet. In einer Ausführungsform wird die obere dielektrische Schicht 204 mittels einer HTO-Abscheidung, etwa den zuvor beschriebenen RTCVD oder LPCVD-Verfahren hergestellt. In einer Ausführungsform wird die obere dielektrische Schicht 204 mittels weiterer geeigneter Verfahren, etwa PECVD, ALD (ALCVD), PLD, MLD oder MOCVD gebildet. Das CVD-Verfahren kann ein beliebiges geeignetes, im Stand der Technik bekanntes CVD-Verfahren sein. Somit ist das ladungsträgereinfangende dielektrische Material 209 gebildet. Es soll beachtet werden, dass die Ausdrücke „ladungsträgereinfangendes dielektrisches Material”, „ladungsträgereinfangender dielektrischer Stapel” und „ladungsträgereinfangende dielektrische Struktur” als gleichbedeutend verwendet sind.
  • Wie in 9 als Schritt 908 gezeigt ist, wird anschließend an die Herstellung des ladungsträgereinfangenden dielektrischen Materials 209 gemäß der vorliegenden Erfindung eine Wortleitungsschicht 201 oder 202 über der oberen dielektrischen Schicht 204 gebildet. Der gleiche Herstellungsprozess ist in äquivalenter Weise auf beide Wortleitungen 202 und Randwortleitungen 201 anwendbar. Die Schicht, die die Wortleitung 201 oder 202 bildet, kann ein beliebiges im Stand der Technik für eine derartige Anwendung bekanntes Material aufweisen. Beispielsweise kann die Wortleitungsschicht 201 oder 202 Polysilizium, Polysilizium-Germanium, ein Metallsilizid, ein Metall oder ein anderes im Stand der Technik bekanntes geeignetes Material aufweisen. Es kann dann ein lithographischer Strukturierungs- und Ätzprozess ausgeführt werden, um das ladungsträgereinfangende dielektrische Material 209 und die Wortleitung 201 oder 202 zu definieren. Der Fachmann erkennt, dass diverse Gatebildende Materialien verwendet werden können, um die Wortleitung 201 oder 202 herzustellen. Beispielsweise kann die Wortleitung 201 oder 202 mit polykristallinem Silizium, amorphem Silizium, einem hochschmelzenden Metallsilizid, einem Metall und dergleichen hergestellt werden.
  • Nach der Herstellung der Randwortleitung 201 wird ein schützendes Abstandselement 234 über dem ladungsträgereinfangenden dielektrischen Material 209 und zwischen der Randwortleitung 201 und der künftigen Position des Kontakts 204 gebildet, wie dies im Schritt 912 aus 9 bezeichnet ist. Während der Herstellung des Kontaktloches 240 kann ein Plasma von Ätzanlagen einen Schaden an dem ladungsträgereinfangenden dielektrischen Material 209 und an der Randwortleitung 201 verursachen. Daher wird vor der Ausbildung des Kontaktloches 240 das schützende Abstandselement 234 gebildet, um verhindern zu helfen, dass ein Schaden, etwa von einem Plasma, auftritt. In einer Ausführungsform ist das Abstandselement 234 als ein Nitritabstandselement vorgesehen. Das Nitridabstandselement kann eine Stöchiometrie gemäß der Formel Si3N4 aufweisen. Des weiteren können andere Materialien für das Abstandselement 234, etwa Siliziumnitrid, siliziumreiches Nitrid, SiON, etc. verwendet werden. Das Abstandselement 234 schützt die Randtransistoren vor UV-Strahlung während der Kontaktätzung. Dies verhindert eine Beschädigung bei der Kontaktätzung im Hinblick auf die Randwortleitungen.
  • In einer Ausführungsform wird das Abstandselement 234 mittels eines RTCVD oder LPCVD-Verfahrens hergestellt. In einer Ausführungsform wird das Abstandselement 234 mittels einer anderen geeigneten Technik, etwa PECVD, ALD (ALCVD), PLO, MLD oder MOCVD gebildet. Das CVD-Verfahren kann ein beliebiges geeignetes CVD-Verfahren sein, das im Stand der Technik bekannt ist. In einer Ausführungsform kann ein lithographischer Strukturierungs- und Ätzprozess sodann ausgeführt werden, um das Abstandselement 234 zu strukturieren. In einer Ausführungsform reichen die Abstandselemente 234 von ungefähr 250 Angstrom bis ungefähr 1300 Angstrom und in einer Ausführungsform von ungefähr 750 Angstrom bis ungefähr 1200 Angstrom. In einer Ausführungsform besitzen die Abstandselemente 234 die gleiche Höhe wie das Material, das über dem ladungsträgereinfangenden dielektrischen Material abgeschieden ist, um die Randwortleitung 201 zu bilden.
  • In einer Ausführungsform ist das Abstandselement 234 so hergestellt, dass es mit der Wortleitung 201 bündig abschießt, und in einer Ausführungsform ist das Abstandselement 234 von der Wortleitung 201 getrennt. In einer Ausführungsform erstreckt sich ein einzelnes Abstandselement 234 so, dass es die Randwortleitung 201 von den Kontakten 240 von mehr als einer Bitleitung 224, die die Randwortleitung 201 schneiden, trennt. In einer Ausführungsform wird, wie in 8 gezeigt ist, eine Ätzstoppschicht 802 über der Wortleitung 201 und dem Abstandselement 234 vor dem Einfüllen des Kontaktmaterials hergestellt. Das Kontaktmaterial kann ein beliebiges Kontaktmaterial sein, wie es dem Fachmann geläufig ist, etwa Kobaltsilizid, CoSi2 oder Titansilizid, TiSi2. Des weiteren kann die Ätzstoppschicht aus einem beliebigen geeigneten Material aufgebaut sein. Des weiteren kann das ladungsträgereinfangende dielektrische Material 209 von dem Kontaktloch 240 durch dielektrisches Material, etwa einer Oxidschicht, getrennt sein, um eine weitere Isolierung hinsichtlich von Schäden bereitzustellen, die während der Ausbildung des Kontaktloches aufgetreten sind.
  • Erfindungsgemäß wird ein ladungsträgereinfangendes Speicherarray bereitgestellt, das resistent gegen Schäden ist, die während der Ausbildung von Kontakten auftreten können, und ferner wird ein Verfahren zur Herstellung dieser Struktur bereitgestellt. Die vorliegende Erfindung stellt damit ein Speicherarray mit schützenden Abstandselementen bereit, die zwischen Randwortleitungen und Bitleitungskontakten ausgebildet sind. Dies führt zu einem Speicherarray, das geringere Bitleitungsleckströme aufweist.
  • INDUSTRIELLE ANWENDBARKEIT
  • In Speicherarrays mit Bitleitungen und Wortleitungen können Schäden durch die Kontaktlochherstellung entstehen. Erfindungsgemäß wird ein System und ein Verfahren bereitgestellt, um Schäden in Speicherarrays während der Ausbildung von Kontaktlöchern zu reduzieren, wodurch das Leistungsverhalten von Speicherarrays verbessert wird. Obwohl die Erfindung mit Bezugnahme zu speziellen anschaulichen Ausführungsformen beschrieben und dargestellt ist, ist nicht beabsichtigt, dass die Erfindung auf diese anschaulichen Ausführungsformen eingeschränkt ist. Der Fachmann erkennt, dass Variationen und Modifizierungen durchgeführt werden können, ohne von dem Grundgedanken der Erfindung abzuweichen. Beispielsweise können die Dicken der einzelnen Schichten, die die Ladungsspeicherstruktur bilden, abweichend sein zu den hierin beschriebenen Dicken.

Claims (9)

  1. Speicherarray (100) mit: einem Substrat (222); mehreren Bitleitungen (224) mit Bitleitungskontaktlöchern (240), wobei die Bitleitungen (224) in dem Substrat (222) gebildet sind; mehreren Speicherzellen (200), wobei jede Speicherzelle zwischen zwei Bitleitungen (224) angeordnet ist und ein ladungsträgereinfangendes dielektrisches Material (209) aufweist, das über dem Substrat (222) ausgebildet ist; mehreren Wortleitungen (202), die über dem ladungsträgereinfangenden dielektrischen Material (209) ausgebildet sind; und zwei Randwortleitungen (201) die über dem ladungsträgereinfangenden dielektrischen Material (209) ausgebildet sind und benachbart zu den Bitleitungskontaktlöchern (240) ausgebildet sind; dadurch gekennzeichnet, dass mindestens ein Abstandselement (234), das zwischen den Bitleitungskontakten (240) und der Randwortleitung (201) benachbart zu den Bitleitungskontakten (240) angeordnet ist, wobei die längliche Ausdehnung des Abstandselements (234) kleiner als die Breite der Bitleitung (224) ist.
  2. Speicherarray (100) nach Anspruch 1, wobei das ladungsträgereinfangende dielektrische Material (209) umfasst: eine untere dielektrische Schicht (208), die über dem Substrat (222) gebildet ist; eine ladungsträgereinfangende Schicht (206), die über der unteren dielektrischen Schicht (208) gebildet ist; und eine obere Schicht (204), die über der ladungsträgereinfangenden Schicht (206) gebildet ist.
  3. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei das mindestens eine Abstandselement (234) über der oberen dielektrischen Schicht (204) gebildet ist.
  4. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei ein einzelnes Abstandselement (234) die Randwortleitung (201) von den Kontakten (240) von mehr als einer Bitleitung (224) separiert.
  5. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei die Abstandselemente (234) einen Bereich von ungefähr 25 Nanometer bis ungefähr 130 Nanometer umfassen.
  6. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei die Abstandselemente (234) eines oder mehrere der folgenden Materialien aufweisen: Siliziumnitrid, siliziumreiches Nitrid und SiON.
  7. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei die ladungsträgereinfangenden Speicherzellen (200) Doppelbit-Speicherzellen sind.
  8. Speicherarray (100) nach einem der vorhergehenden Ansprüche, wobei das Array (100) ein Speicherblock ist mit einer Größe von 2(n+1) K, wobei n eine Ganzzahl größer als 0 ist.
  9. Verfahren zur Herstellung eines Speicherarrays mit den Schritten: Bereitstellen eines Substrats (222); Bilden eines ladungsträgereinfangenden dielektrischen Materials (209) über dem Substrat (222); Bilden mehrerer Bitleitungen (224) mit Bitleitungskontaktlochpositionen in dem Substrat (222); Bilden von Wortleitungen (202) über dem ladungsträgereinfangenden dielektrischen Material (209); Bilden von zwei Randwortleitungen (201) über dem ladungsträgereinfangenden dielektrischen Material (209) und benachbart zu den Bitleitungskontaktlochpositionen; Bilden von Abstandselementen (234) zwischen den Bitleitungskontaktlochpositionen und der Randwortleitung (201) benachbart zu Bitleitungskontaktlochpositionen, wobei die längliche Ausdehnung des Abstandselements (234) kleiner als die Breite der Bitleitung (224) ist; und Bilden von Bitleitungskontaktlöchern (240) an den Bitleitungskontaktlochpositionen.
DE112004000380.6T 2003-03-05 2004-01-08 Speicherarray mit Abstandselementen zwischen Bitleitungskontakten und Randwortleitung und Verfahren zu deren Herstellung Expired - Lifetime DE112004000380B8 (de)

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