JP2000174235A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極に自己整合で素子分離膜をエッチ
ングしてソースラインを形成する半導体装置の製造方法
に関し、コントロールゲートの高抵抗化及びシリコン基
板のエッチングを防止する半導体装置及びその製造方法
を提供する。 【解決手段】 半導体基板上に、第１の方向に延在する
素子分離膜を形成する工程と、第２の方向に延在して形
成され、第１の絶縁膜を介してフローティングゲートと
コントロールゲートとが積層されてなり、その上面が素
子分離膜の膜厚よりも厚い第２の絶縁膜で覆われたゲー
ト電極を形成する工程と、ゲート電極間の領域を交互に
覆うレジスト膜を形成する工程と、レジスト膜及び第２
の絶縁膜をマスクとして素子分離膜をエッチングする工
程と、ゲート電極に自己整合で不純物拡散領域を形成す
る工程とにより構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有する半導体装置の製造方法に係り、特に、ゲー
ト電極に自己整合で素子分離膜をエッチングしてソース
ラインを形成する半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＮＯＲ型のフラッシュメモリでは、通
常、一括消去を行う各ビットのソースを接続するための
ソースラインが必要とされる。ソースラインは複数のメ
モリセルトランジスタのソース領域を兼ねる連続的な不
純物拡散層によって構成されるのが一般的であり、典型
的なソースラインの形成方法では、ソースライン領域に
素子領域を残存するように素子分離膜を形成した後、ソ
ースライン領域に不純物を注入することによりソースラ
インを形成していた。

【０００３】一方、近年では、セルサイズを縮小可能な
ソースラインの形成技術として、コントロールゲートの
形成後に素子分離膜をゲート電極に自己整合でパターニ
ングすることによりソースラインを形成する方式（以
下、ＳＡＳ（Self-Aligned Source）方式という）が提
案されている。ＳＡＳ方式を用いた従来の半導体装置の
製造方法について図８乃至図１３を用いて説明する。図
８乃至図１３は従来の半導体装置の製造方法を示す工程
断面図である。なお、従来の半導体装置の製造方法によ
り製造される半導体装置の平面構造は後述の本発明に係
る半導体装置と概略同じであり、平面構造については図
１を参照されたい。また、図８は図１（ａ）のＡ−Ａ′
線断面に相当する工程断面図、図９乃至図１１は図１
（ａ）のＢ−Ｂ′線断面に相当する工程断面図、図１２
及び図１３は図１（ａ）のＣ−Ｃ′線断面に相当する工
程断面図である。

【０００４】まず、シリコン基板１００上に、例えば熱
酸化法により、膜厚約２５ｎｍのパッド酸化膜１０２を
形成する。次いで、パッド酸化膜１０２上に、例えばＣ
ＶＤ法により、膜厚約１７０ｎｍのシリコン窒化膜１０
４を堆積する。次いで、通常のリソグラフィー技術及び
エッチング技術により、素子領域となる領域にのみシリ
コン窒化膜１０４が残存するようにシリコン窒化膜１０
４をパターニングする。シリコン窒化膜１４のパターン
は、一方向に延在する縞状のパターンとする（図８
（ａ））。

【０００５】次いで、シリコン窒化膜１０４をマスクと
してシリコン基板を熱酸化し、膜厚約２００ｎｍの素子
分離膜１０６を局所的に形成する（図８（ｂ））。次い
で、シリコン窒化膜１０４及びパッド酸化膜１０２を除
去した後、例えば熱酸化法により、膜厚約１０ｎｍのト
ンネルゲート絶縁膜１０８を形成する。次いで、全面
に、例えばＣＶＤ法により、膜厚約１００ｎｍのフロー
ティングゲートとなるポリシリコン膜１１０を堆積す
る。

【０００６】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、素子分離膜１０６により画定され
る素子領域上を覆う縞状のパターンにポリシリコン膜１
１０をパターニングする（図８（ｃ））。次いで、全面
に、例えば、膜厚１０ｎｍのボトム酸化膜と、膜厚約１
０ｎｍのシリコン窒化膜と、膜厚約４ｎｍのトップ酸化
膜とを順次形成し、フローティングゲートとコントロー
ルゲートとを容量結合するためのＯＮＯ膜１１２を形成
する。

【０００７】次いで、全面に、例えばＣＶＤ法により、
膜厚約１５０ｎｍのポリシリコン膜１１４と、膜厚約１
５０ｎｍのタングステンシリサイド膜１１６と、膜厚約
１０ｎｍのポリシリコン膜１１８と、膜厚約１００ｎｍ
のシリコン窒化酸化膜１２０とを順次堆積する（図８
（ｄ））。ポリシリコン膜１１４及びタングステンシリ
サイド膜１１６はポリサイド構造のコントロールゲート
を形成するための膜であり、ポリシリコン膜１１８は後
工程でソースライン上の素子分離膜１０６をエッチング
する際にコントロールゲートがダメージを受けるのを抑
えるための膜であり、シリコン窒化酸化膜１２０はコン
トロールゲートのパターニングの際のリソグラフィー工
程における反射防止膜として機能する膜である。

【０００８】次いで、素子分離膜１０６のパターンと交
差する方向に延在するコントロールゲートのパターンを
有するレジスト（図示せず）をマスクとして、シリコン
窒化酸化膜１２０、ポリシリコン膜１１８、タングステ
ンシリサイド膜１１６、ポリシリコン膜１１４、ＯＮＯ
膜１１２、ポリシリコン膜１１０とを順次エッチング
し、上面がシリコン窒化酸化膜１２０及びポリシリコン
膜１１８に覆われたポリサイド構造のコントロールゲー
ト１２４と、コントロールゲート１２４の下部に形成さ
れたフローティングゲート１２２とを形成する。

【０００９】次いで、コントロールゲート１２４及びフ
ローティングゲート１２２をマスクとしてイオン注入を
行い、コントロールゲート１２４の両側のシリコン基板
１００に、ソース拡散層１２６及びドレイン拡散層１２
８を形成する（図９（ａ）、図１２（ａ））。次いで、
全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し
た後にエッチバックし、コントロールゲート１２４及び
フローティングゲート１２２の側壁にサイドウォール絶
縁膜１３０を形成する。

【００１０】次いで、通常のリソグラフィー技術によ
り、ソース領域を露出し、ドレイン領域を覆うレジスト
１３２を形成する（図９（ｂ）、図１２（ｂ））。次い
で、レジスト１３２をマスクとして、ソース領域に露出
する素子分離膜１０６をエッチングする。これにより、
ソース領域には連続した活性領域が形成される。この
際、コントロールゲート１２４上のシリコン窒化酸化膜
１２０は一部除去されるが、シリコン窒化酸化膜１２０
の下層にはシリコン酸化膜とはエッチング特性の異なる
ポリシリコン膜１１８が形成されているため、コントロ
ールゲートにエッチングダメージが導入されることはな
い（図９（ｃ）、図１２（ｃ））。

【００１１】次いで、レジスト１３２を除去した後、熱
酸化法により、シリコン基板１００の表面にシリコン酸
化膜１３４を形成する（図１０（ａ）、図１３
（ａ））。シリコン酸化膜１３４は、後工程のイオン注
入の際のチャネリングやダメージを軽減するためのもの
である。次いで、コントロールゲート１２４を含む積層
膜及び素子分離膜１０６をマスクとしてイオン注入を行
い、複数のメモリセルトランジスタのソース領域を共通
接続するソース拡散層１３６を形成する（図１０
（ｂ）、図１３（ｂ））。

【００１２】次いで、全面に、例えばＣＶＤ法により、
シリコン酸化膜１３８及びＢＰＳＧ膜１４０を堆積し、
これら膜よりなる層間絶縁膜１４２を形成する（図１１
（ｃ）、図１３（ｃ））。次いで、通常のリソグラフィ
ー技術及びエッチング技術により、層間絶縁膜１４２
に、ドレイン領域に開口されるコンタクトホール１４４
を形成する（図１１（ａ））。

【００１３】次いで、全面に、例えばスパッタ法により
アルミ膜を堆積してパターニングし、コンタクトホール
１４４を介してシリコン基板１００に接続される配線層
１４６を形成する（図１１（ｂ））。こうして、ＳＡＳ
方式を用いて半導体装置が製造されていた。

【００１４】

【発明が解決しようとする課題】このように、上記従来
の半導体装置の製造方法では、ソースライン上の素子分
離膜１０６のエッチングの際のコントロールゲートの膜
減りによるゲート抵抗の増加を防止すべく、ポリサイド
構造のコントロールゲートの上面にポリシリコン膜１１
８を形成することが行われていた。

【００１５】しかしながら、コントロールゲート１２４
と同一導電層よりなる周辺回路用トランジスタのゲート
電極１４８（或いはコントロールゲート１２４）を露出
するコンタクトホール１５０をシリコン基板１００を露
出するコンタクトホール１４４と同時に形成する場合、
ゲート電極１４８と配線層（図示せず）との間のコンタ
クト抵抗を低減すべくゲート電極１４８上のポリシリコ
ン膜１１８を除去し、露出したシリサイド膜と配線層
（図示せず）とのコンタクトをとることが行われるが、
コンタクトホール１４４、１５０の形成の際にポリシリ
コン膜１１８まで除去することとすると、シリコン基板
１００と配線層１４６とを接続するためのコンタクトホ
ール１４４では、コンタクトホール１４４内に露出した
シリコン基板１００が同時にエッチングされることとな
る（図１４）。

【００１６】一方、シリコン基板１００のエッチングを
避けるためには、ポリシリコン膜１１８のエッチング前
に、コンタクトホール１４４が形成された領域をレジス
トでっておき、コンタクトホール１５０内のポリシリコ
ン膜１１８を選択的に除去するなどの措置を講ずる必要
があり、エッチングプロセスが複雑になってしまう。本
発明の目的は、ＳＡＳ方式を用いた半導体装置の製造方
法において、コントロールゲートの高抵抗化及びシリコ
ン基板のエッチングを防止しうる半導体装置及びその製
造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的は、半導体基板
上に、第１の方向に延在する素子分離膜を形成する工程
と、前記素子分離膜が形成されていない領域の前記半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜が形成された前記半導体基板上に、前記第１の方
向と交わる第２の方向に延在して形成され、第１の絶縁
膜を介してフローティングゲートとコントロールゲート
とが積層されてなり、その上面が前記素子分離膜の膜厚
よりも厚い第２の絶縁膜で覆われた複数のゲート電極を
形成する工程と、前記複数のゲート電極間の領域を交互
に覆うレジスト膜を形成する工程と、前記レジスト膜及
び前記第２の絶縁膜をマスクとして前記素子分離膜をエ
ッチングする工程と、前記ゲート電極をマスクとして不
純物を導入し、前記ゲート電極の両側の前記半導体基板
に不純物拡散領域を形成する工程とを有することを特徴
とする半導体装置の製造方法によって達成される。

【００１８】また、上記の半導体装置の製造方法におい
て、前記素子分離膜をエッチングする工程では、前記素
子分離膜が所定の膜厚だけ残存するように前記素子分離
膜をエッチングするようにしてもよい。また、上記の半
導体装置の製造方法において、前記所定の膜厚は、前記
不純物拡散層を形成する際に、前記不純物が前記素子分
離膜を突き抜けて前記半導体基板に導入される膜厚とす
るようにしてもよい。

【００１９】また、上記の半導体装置の製造方法におい
て、前記ゲート電極を形成する工程では、前記素子分離
膜の膜厚と、前記素子分離膜及び前記第２の絶縁膜のエ
ッチングレートの比とから換算した膜厚よりも厚い前記
第２の絶縁膜により覆われた前記ゲート電極を形成する
ようにしてもよい。また、上記の半導体装置の製造方法
において、前記ゲート電極を形成する工程では、前記第
２の絶縁膜上に形成した反射防止膜を用いて前記ゲート
電極をパターニングするようにしてもよい。

【００２０】また、上記の半導体装置の製造方法におい
て、前記反射防止膜としては、アモルファスカーボン膜
を適用することができる。また、上記の半導体装置の製
造方法において、前記第２の絶縁膜としては、前記ゲー
ト電極をパターニングする際の反射防止膜として機能す
る膜を適用することができる。

【００２１】また、上記の半導体装置の製造方法におい
て、前記第２の絶縁膜としては、シリコン窒化酸化膜を
適用することができる。また、上記の半導体装置の製造
方法において、前記不純物拡散領域を形成する工程の後
に、全面に第３の絶縁膜を形成する工程と、前記第３の
絶縁膜に、前記半導体基板に達する第１のコンタクトホ
ールと前記ゲート電極に達する第２のコンタクトホール
とを形成する工程とを有し、前記コンタクトホールを形
成する工程では、一のレジストマスクにより前記第１の
コンタクトホール及び前記第２のコンタクトホールを形
成するようにしてもよい。

【００２２】

【発明の実施の形態】本発明の一実施形態による半導体
装置の製造方法について図１乃至図７を用いて説明す
る。図１は本実施形態による半導体装置の製造方法によ
り製造される半導体装置の概略平面図、図２乃至図７は
本実施形態による半導体装置の製造方法を示す工程断面
図である。

【００２３】まず、本実施形態による半導体装置の製造
方法により製造される半導体装置の概略について図１を
用いて説明する。なお、図１（ａ）はメモリセル領域に
おける部分平面図、図１（ｂ）は周辺回路領域に形成さ
れた代表的なトランジスタを示す平面図である。メモリ
セル領域には、図面縦方向に延在する素子分離膜１６が
形成されている。また、図面横方向に延在するコントロ
ールゲートを兼ねるワード線３２が形成されている。ワ
ード線３２間の領域は、交互にソース領域とドレイン領
域をなしている。ソース領域の素子分離膜１６は除去さ
れており、このように形成された活性領域によってソー
スラインが構成されている。ドレイン領域上には、ビッ
ト線（図示せず）が接続されるビット線コンタクトホー
ル５２が形成されている（図１（ａ））。

【００２４】周辺回路領域には、ワード線３２と同一導
電層よりなる導電層をゲート電極３４とする周辺回路用
トランジスタが形成されている。周辺回路用トランジス
タのゲート電極３４上には、配線（図示せず）を接続す
るためのコンタクトホール５４が形成されている（図１
（ｂ））。次に、本実施形態による半導体装置の製造方
法について図２乃至図７を用いて説明する。なお、図２
は図１（ａ）のＡ−Ａ′線断面及び図１（ｂ）のＤ−
Ｄ′線断面における工程断面図を、図３乃至図５は図１
（ａ）のＢ−Ｂ′線断面及び図１（ｂ）のＤ−Ｄ′線断
面における工程断面図を、図６及び図７は図１（ａ）の
Ｃ−Ｃ′線断面における工程断面図をそれぞれ示してい
る。

【００２５】まず、シリコン基板１０上に、例えば熱酸
化法により、膜厚約２５ｎｍのパッド酸化膜１２を形成
する。次いで、パッド酸化膜１２上に、例えばＣＶＤ法
により、膜厚約１７０ｎｍのシリコン窒化膜１４を堆積
する。次いで、通常のリソグラフィー技術及びエッチン
グ技術により、素子領域となる領域にのみシリコン窒化
膜１４が残存するようにシリコン窒化膜１４をパターニ
ングする。シリコン窒化膜１４のパターンは、一方向に
延在する縞状のパターンとする（図２（ａ））。

【００２６】次いで、シリコン窒化膜１４をマスクとし
てシリコン基板を熱酸化し、膜厚約２００ｎｍの素子分
離膜１６を局所的に形成する（図２（ｂ））。次いで、
シリコン窒化膜１４及びパッド酸化膜１２を除去した
後、例えば熱酸化法により、膜厚約１０ｎｍのトンネル
ゲート絶縁膜１８を形成する。次いで、全面に、例えば
ＣＶＤ法により、膜厚約１００ｎｍのフローティングゲ
ートとなるポリシリコン膜２０を堆積する。

【００２７】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、素子分離膜１６により画定される
素子領域上を覆う縞状のパターンにポリシリコン膜２０
をパターニングする。この際、周辺回路領域のポリシリ
コン膜２０は全て除去しておく（図２（ｃ））。次い
で、全面に、例えば、膜厚１０ｎｍのボトム酸化膜と、
膜厚約１０ｎｍのシリコン窒化膜と、膜厚約４ｎｍのト
ップ酸化膜とを順次形成し、フローティングゲートとコ
ントロールゲートとを容量結合するためのＯＮＯ膜２２
を形成する。

【００２８】次いで、全面に、例えばＣＶＤ法により、
膜厚約１５０ｎｍのポリシリコン膜２４と、膜厚約１５
０ｎｍのタングステンシリサイド膜２６と、膜厚約２３
０ｎｍのシリコン窒化酸化膜２８とを順次堆積する（図
２（ｄ））。ポリシリコン膜２４及びタングステンシリ
サイド膜２６は、ポリサイド構造のコントロールゲート
を構成するための膜であり、シリコン窒化酸化膜２８
は、コントロールゲートをパターニングする際の反射防
止膜として機能する膜である。

【００２９】ここで、本実施形態による半導体装置の製
造方法は、反射防止膜として用いるシリコン窒化膜２８
が、素子分離膜１６の膜厚よりも厚いことに特徴があ
る。このようにシリコン窒化膜２８の膜厚を素子分離膜
１６の膜厚よりも厚くすることにより、後工程でソース
ラインを形成する際の素子分離膜１６のエッチングにお
いてコントロールゲートが露出することがなく、コント
ロールゲートが高抵抗化するのを防止することができ
る。また、こうすることにより、従来のようにマスク膜
として用いるポリシリコン膜をコントロールゲート上に
形成する必要はないので、コンタクトホール開口の際に
シリコン基板がエッチングされるという不都合もない。

【００３０】次いで、素子分離膜１６のパターンと交差
する方向に延在するコントロールゲートのパターンを有
するレジスト（図示せず）をマスクとして、シリコン窒
化酸化膜２８、タングステンシリサイド膜２６、ポリシ
リコン膜２４、ＯＮＯ膜２２、ポリシリコン膜２０とを
順次エッチングし、上面がシリコン窒化酸化膜２８に覆
われたポリサイド構造のコントロールゲート３２と、コ
ントロールゲートの下部に形成され、コントロールゲー
ト３２と容量結合されたフローティングゲート３０とを
形成する。

【００３１】なお、コントロールゲート３２及びフロー
ティングゲート３０を形成する過程では、ＯＮＯ膜２２
を除去した後、周辺回路領域をレジスト（図示せず）に
より覆い、ポリシリコン膜２０のエッチングの際にシリ
コン基板１０がエッチングされないようにしておく。こ
のエッチングにより、周辺回路領域には、上面がシリコ
ン窒化酸化膜２８により覆われ、ポリシリコン膜２４及
びタングステンシリサイド膜２６よりなるポリサイド構
造のゲート電極３４が形成される（図３（ａ）、図６
（ａ））。

【００３２】次いで、コントロールゲート３２及びフロ
ーティングゲート３０を形成するためのレジスト及び周
辺回路領域を覆うレジストをマスクとしてイオン注入を
行い、コントロールゲート３２の両側のシリコン基板１
０に、ソース拡散層３６及びドレイン拡散層３８を形成
する（図３（ｂ））。次いで、全面に、例えばＣＶＤ法
によりシリコン酸化膜を堆積した後にエッチバックし、
コントロールゲート３２、フローティングゲート３０、
ゲート電極３４の側壁にサイドウォール絶縁膜４０を形
成する。

【００３３】次いで、通常のリソグラフィー技術によ
り、ソース領域を露出し、ドレイン領域を覆うレジスト
４２を形成する（図３（ｃ）、図６（ｂ））。次いで、
レジスト４２をマスクとして、ソース領域に露出する素
子分離膜１６をエッチングする。この際、コントロール
ゲート３２上のシリコン窒化膜２８の膜厚は素子分離膜
１６の膜厚よりも厚いので、このエッチングによって全
てのシリコン窒化膜が除去されることはない。したがっ
て、コントロールゲート３２に与えるエッチングダメー
ジを軽減することができる（図４（ａ）、図６
（ｃ））。

【００３４】なお、素子分離膜１６をエッチングする際
には、図６（ｃ）に示すように、素子分離膜１６を完全
に除去せずに、約２０〜３０ｎｍ程度残存させることが
望ましい。このように素子分離膜１６をソースライン上
に残存させることにより、ソースラインを形成するため
のイオン注入工程において注入イオンのチャネリングを
抑止でき、また、ダメージ防止用酸化膜の形成工程を削
減することができる。また、素子分離膜を残存させる膜
厚は、このイオン注入工程において注入する不純物が素
子分離膜１６を突き抜けてシリコン基板１０に十分導入
される膜厚とする。

【００３５】なお、本実施形態による半導体装置の製造
方法では、サイドウォール絶縁膜４０を形成した後にソ
ース領域の素子分離膜１６をエッチングしているが、こ
れは次の理由による。すなわち、予めサイドウォール絶
縁膜４０を形成しておくことにより、メモリセルトラン
ジスタの消去領域に相当するソース側のゲートエッジが
保護され、素子分離膜１６のエッチングの際のプラズマ
ダメージを低減できるからである。これにより、消去特
性の劣化を防止することができる。

【００３６】次いで、ゲート電極３２、３４及び素子分
離膜１６をマスクとしてイオン注入を行い、複数のメモ
リセルトランジスタのソース領域を共通接続するソース
拡散層４４を形成する。例えば、砒素イオンを、加速エ
ネルギーを６０ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2と
してイオン注入を行い、ソース拡散層４４を形成する
（図４（ｂ）、図７（ａ））。

【００３７】次いで、全面に、例えばＣＶＤ法により、
膜厚約１００ｎｍのシリコン酸化膜４６、膜厚約９００
ｎｍのＢＰＳＧ膜４８を堆積し、シリコン酸化膜４６及
びＢＰＳＧ膜４８よりなる層間絶縁膜５０を形成する
（図４（ｃ）、図７（ｂ））。次いで、通常のリソグラ
フィー技術及びエッチング技術により、ドレイン領域に
開口されるコンタクトホール５２、ゲート電極３４上に
開口されるコンタクトホール５４等を形成する（図５
（ａ））。この際、エッチングされる膜はすべてシリコ
ン膜やタングステンシリサイド膜に対してエッチング選
択性を確保しうるシリコン酸化膜系の膜であるので、こ
のエッチング過程においてシリコン基板１０やゲート電
極３４がエッチングされることはない。

【００３８】次いで、全面に、例えばスパッタ法により
アルミ膜を堆積してパターニングし、コンタクトホール
５２、５４を介して接続される配線層５６を形成する
（図５（ｂ））。このように、本実施形態によれば、コ
ントロールゲート上に素子分離膜の膜厚よりも厚い反射
防止膜を形成しておき、ソースライン上の素子分離膜の
エッチングの際にこの反射膜をマスクとして素子分離膜
をエッチングするので、コントロールゲートに与えるエ
ッチングダメージを低減することができる。

【００３９】また、マスク膜としてシリコン膜を用いな
いので、ゲート電極上にコンタクトホールを形成する場
合であっても、シリコン基板がエッチングされることは
ない。したがって、コンタクトホール形成のエッチング
プロセスを簡略化することができる。本発明は、上記実
施形態に限らず種々の変形が可能である。

【００４０】例えば、上記実施形態では反射防止膜とし
て機能するシリコン窒化酸化膜２８の膜厚を素子分離膜
１６の膜厚よりも厚くすることによりソースライン形成
の際のエッチングによってコントロールゲート３２がダ
メージを受けることを防止したが、本発明は、ソースラ
イン上の素子分離膜１６のエッチングの際にコントロー
ルゲート３２上に形成した絶縁膜がすべてエッチングさ
れないように絶縁膜の膜厚を制御することに特徴があ
る。したがって、素子分離膜１６と反射防止膜とのエッ
チングレートが異なる場合には、素子分離膜１６のエッ
チング量及びエッチングレートの比から反射防止膜がエ
ッチングされる膜厚を算出し、これ以上の膜厚の反射防
止膜を形成すればよい。したがって、反射防止膜の膜厚
は、必ずしも素子分離膜の膜厚よりも厚くする必要はな
い。

【００４１】また、上記実施形態では、反射防止膜とし
てシリコン窒化酸化膜２８を用いたが、必ずしもシリコ
ン窒化酸化膜である必要はなく、例えば、シリコン窒化
膜を適用することもできる。反射防止膜として機能する
膜であり、且つ、シリコンに対してエッチング選択性を
得ることができる膜であれば、反射防止膜として適用す
ることができる。

【００４２】また、上記実施形態では、反射防止膜の膜
厚を厚くすることによりソースライン形成の際のエッチ
ングによってコントロールゲート３２がダメージを受け
ることを防止したが、本実施形態の反射防止膜に代え
て、シリコンに対してエッチング選択性のある膜と、反
射防止効果を有する膜とからなる積層膜によってコント
ロールゲート３２上を覆ってもよい。こうすることによ
り、エッチング耐性と反射防止効果とを別途独立して制
御することが可能となる。シリコンに対してエッチング
選択性のある膜としては、例えばシリコン窒化膜やシリ
コン酸化膜などを適用することができる。また、反射防
止膜としては、アモルファスカーボン膜などを適用する
ことができる。

【００４３】また、上記実施形態では、フラッシュＥＥ
ＰＲＯＭを例に説明したが、フローティングゲート構造
を有する他の不揮発性メモリデバイス、例えば、ＥＥＰ
ＲＯＭやＥＰＲＯＭにも同様に適用することができる。

【００４４】

【発明の効果】以上の通り、本発明によれば、半導体基
板上に、第１の方向に延在する素子分離膜を形成する工
程と、素子分離膜が形成されていない領域の半導体基板
上にゲート絶縁膜を形成する工程と、ゲート絶縁膜が形
成された半導体基板上に、第１の方向と交わる第２の方
向に延在して形成され、第１の絶縁膜を介してフローテ
ィングゲートとコントロールゲートとが積層されてな
り、その上面が素子分離膜の膜厚よりも厚い第２の絶縁
膜で覆われた複数のゲート電極を形成する工程と、複数
のゲート電極間の領域を交互に覆うレジスト膜を形成す
る工程と、レジスト膜及び第２の絶縁膜をマスクとして
素子分離膜をエッチングする工程と、ゲート電極をマス
クとして不純物を導入し、ゲート電極の両側の半導体基
板に不純物拡散領域を形成する工程とにより半導体装置
を製造するので、素子分離膜をエッチングする工程にお
いてコントロールゲートに与えるエッチングダメージを
低減することができる。

【００４５】また、コントロールゲート上は絶縁膜のみ
によって覆われておりマスク膜としてシリコン膜を用い
ないので、ゲート電極上にコンタクトホールを形成する
場合であっても、半導体基板が同時にエッチングされる
ことはない。したがって、コンタクトホール形成のエッ
チングプロセスを簡略化することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の製造方
法により形成される半導体装置の構造を説明する平面図
である。

【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。

【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。

【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。

【図５】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。

【図６】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その５）である。

【図７】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その６）である。

【図８】従来の半導体装置の製造方法を示す工程断面図
（その１）である。

【図９】従来の半導体装置の製造方法を示す工程断面図
（その２）である。

【図１０】従来の半導体装置の製造方法を示す工程断面
図（その３）である。

【図１１】従来の半導体装置の製造方法を示す工程断面
図（その４）である。

【図１２】従来の半導体装置の製造方法を示す工程断面
図（その５）である。

【図１３】従来の半導体装置の製造方法を示す工程断面
図（その６）である。

【図１４】従来の半導体装置の製造方法における課題を
説明する図である。

【符号の説明】

１０…シリコン基板 １２…パッド酸化膜 １４…シリコン窒化膜 １６…素子分離膜 １８…トンネルゲート絶縁膜 ２０…ポリシリコン膜 ２２…ＯＮＯ膜 ２４…ポリシリコン膜 ２６…タングステンシリサイド膜 ２８…シリコン窒化酸化膜 ３０…フローティングゲート ３２…コントロールゲート ３４…ゲート電極 ３６…ソース拡散層 ３８…ドレイン拡散層 ４０…サイドウォール絶縁膜 ４２…レジスト ４４…ソース拡散層 ４６…シリコン酸化膜 ４８…ＢＰＳＧ膜 ５０…層間絶縁膜 ５２…コンタクトホール ５４…コンタクトホール ５６…配線層 １００…シリコン基板 １０２…パッド酸化膜 １０４…シリコン窒化膜 １０６…素子分離膜 １０８…トンネルゲート絶縁膜 １１０…ポリシリコン膜 １１２…ＯＮＯ膜 １１４…ポリシリコン膜 １１６…タングステンシリサイド膜 １１８…ポリシリコン膜 １２０…シリコン窒化酸化膜 １２２…フローティングゲート １２４…コントロールゲート １２６…ソース拡散層 １２８…ドレイン拡散層 １３０…サイドウォール絶縁膜 １３２…レジスト １３４…シリコン酸化膜 １３６…ソース拡散層 １３８…シリコン酸化膜 １４０…ＢＰＳＧ膜 １４２…層間絶縁膜 １４４…コンタクトホール １４６…配線層 １４８…ゲート電極 １５０…コンタクトホール

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA32 AA43 AA60 AB02 AB08 AC01 AD12 AD19 AD62 AD93 AD94 AE08 AG07 AG28 5F083 EP55 EP56 EP77 ER22 GA02 GA27 JA04 JA32 JA35 JA36 JA53 LA16 LA20 NA02 PR12 PR21 PR22 PR36 PR43 PR53

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１の方向に延在する
   素子分離膜を形成する工程と、 前記素子分離膜が形成されていない領域の前記半導体基
   板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜が形成された前記半導体基板上に、前
   記第１の方向と交わる第２の方向に延在して形成され、
   第１の絶縁膜を介してフローティングゲートとコントロ
   ールゲートとが積層されてなり、その上面が前記素子分
   離膜の膜厚よりも厚い第２の絶縁膜で覆われた複数のゲ
   ート電極を形成する工程と、 前記複数のゲート電極間の領域を交互に覆うレジスト膜
   を形成する工程と、 前記レジスト膜及び前記第２の絶縁膜をマスクとして前
   記素子分離膜をエッチングする工程と、 前記ゲート電極をマスクとして不純物を導入し、前記ゲ
   ート電極の両側の前記半導体基板に不純物拡散領域を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記素子分離膜をエッチングする工程では、前記素子分
   離膜が所定の膜厚だけ残存するように前記素子分離膜を
   エッチングすることを特徴とする半導体装置の製造方
   法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記所定の膜厚は、前記不純物拡散層を形成する際に、
   前記不純物が前記素子分離膜を突き抜けて前記半導体基
   板に導入される膜厚とすることを特徴とする半導体装置
   の製造方法。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体装置の製造方法において、 前記ゲート電極を形成する工程では、前記素子分離膜の
   膜厚と、前記素子分離膜及び前記第２の絶縁膜のエッチ
   ングレートの比とから換算した膜厚よりも厚い前記第２
   の絶縁膜により覆われた前記ゲート電極を形成すること
   を特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体装置の製造方法において、 前記ゲート電極を形成する工程では、前記第２の絶縁膜
   上に形成した反射防止膜を用いて前記ゲート電極をパタ
   ーニングすることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記反射防止膜は、アモルファスカーボン膜であること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項１乃至４のいずれか１項に記載の
   半導体装置の製造方法において、 前記第２の絶縁膜は、前記ゲート電極をパターニングす
   る際の反射防止膜として機能することを特徴とする半導
   体装置の製造方法。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   半導体装置の製造方法において、 前記第２の絶縁膜は、シリコン窒化酸化膜であることを
   特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
   半導体装置の製造方法において、 前記不純物拡散領域を形成する工程の後に、全面に第３
   の絶縁膜を形成する工程と、前記第３の絶縁膜に、前記
   半導体基板に達する第１のコンタクトホールと前記ゲー
   ト電極に達する第２のコンタクトホールとを形成する工
   程とを有し、 前記コンタクトホールを形成する工程では、一のレジス
   トマスクにより前記第１のコンタクトホール及び前記第
   ２のコンタクトホールを形成することを特徴とする半導
   体装置の製造方法。