JP2006519505A - 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ - Google Patents

Abstract

本発明は、基板（２２２）と、コンタクト（２４０）を有する複数のビットライン（２２４）と、ビットライン（２２４）と交差する複数のワードライン（２０１、２０２）とを有するメモリアレイ（１００）に関する。ビットラインコンタクト（２４０）の形成の間に生じるダメージを防ぐため、ビットラインコンタクト（２４０）に隣接するワードライン（２０１）からビットラインコンタクト（２４０）を分離するために保護スペーサ（２３４）が用いられる。また、本発明はこのメモリアレイを製造方法に関する。

Description

本発明は半導体装置およびその製造方法に関し、特にビットラインコンタクトの形成に起因する劣化を抑制した装置に関する。

フラッシュメモリは電力供給なしにその内容を再書き込みおよび保持することが可能な電子記憶媒体の１つである。一般に、フラッシュメモリ装置は１００Ｋから３００ｋの書き込み回数の耐用期間を有する。単バイトで消去できるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）チップと異なり、典型的なフラッシュメモリは固定された多ビットブロックまたはセクタ内で消去および書き込みが行われる。電子消去可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）チップ技術を適用し、フラッシュメモリはより安価にかつ高密度になってきている。このＥＥＰＲＯＭの新しい範疇は、ＥＰＲＯＭの高密度化の利点とＥＥＰＲＯＭの電子的消去可能性とを兼ね備えた重要な不揮発性メモリでとして登場してきた。

通常のフラッシュメモリは、各々のセルに単ビットの情報が記憶されるセル構造で構成されている。このような単ビットメモリ構造においては、典型的には、各セルは、チャネルに重なるスタックゲート構造だけでなく、ソース、ドレイン、基板またはＰウェル内のチャネルを有するメタル・オキサイド・セミコンダクタ（ＭＯＳ）トランジスタ構造を含んでいる。スタックゲートはＰウェルの表面上に形成された薄いゲート誘電膜（以下、トンネル酸化膜と言うこのもある）を含むこともできる。また、スタックゲートは、トンネル酸化膜に重なるポリシリコン・フローティング・ゲートおよびフローティング・ゲートに重なるポリ間誘電層を含む。該ポリ間誘電層は、しばしば窒化膜を挟む２層の酸化膜を有する酸化膜−窒化膜−酸化膜（ＯＮＯ）層のような多層絶縁膜である。ポリシリコン・コントロール・ゲートはポリ間誘電体層に重なっている。

コントロール・ゲートは、典型的なＮＯＲ型構成内のセルのセクタを形成するためのセルのロウに対応するワードラインに接続する。加えて、セルのドレイン領域は導電性ビットラインにより互いに接続される。セルのチャネルはスタックゲート構造によりチャネル中に生じた電界に対応しソースとドレインとの間に電流を導通させる。ＮＯＲ型構成においては、１つのコラム中のトランジスタの各ドレイン端子は同じビットラインに接続される。加えて、各フラッシュセルは、異なるワードラインに接続されたスタックゲート端子を有する。一方、アレイ内の全てのフラッシュセルは共通のソース端子に接続されたソース端子を有する。動作時においては、周辺のデコーダおよびプログラミング（書き込み）、読み出しまたは消去動作のための制御回路を用い、個々のフラッシュセルは、それぞれのビットラインおよびワードラインを介しアドレスされる。

コントロール・ゲートに電圧が印加され、ソースがグランドに接続され、ドレインがソースに対し所定の電位が印加されることにより、シングルスタックゲート型フラッシュメモリセルはプログラミングされる。その結果高電界がトンネル酸化膜に加わり、「Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ」トンネリングと呼ばれる現象が生じる。この現象の間、コアセルチャネル領域の電子は、ゲート酸化膜を通過しフローティング・ゲート内にトンネルする。そして、フローティング・ゲートは、ポリ間誘電体層およびトンネル酸化膜に囲まれているため、この電子は、フローティング・ゲート内に捕獲される。捕獲された電子により、セルの閾値電圧は増加する。捕獲された電子により生じるこのようなセルの閾値電圧（およびチャネルのコンダクタンス）の変化がプログラムされるべきセルに生じる。

典型的なシングルビット・スタックゲート型フラッシュメモリセルを消去とするため、ソースに電圧が印加され、コントロール・ゲートは負電位に保たれ、ドレインはフローティングにされる。このような条件下で、電界はフローティング・ゲートとソースとの間のトンネル酸化膜に交差し生じる。フローティング・ゲートに捕獲されている電子は、ソース領域と重なるフローティング・ゲートの部分に流れて集まる。そして、その電子は、トンネル酸化膜を通過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより、フローティング・ゲートからソース領域に引き抜かれる。電子はフローティング・ゲートから消滅するため、セルは消去となる。

通常のシングルビット・フラッシュメモリ装置においては、消去のベリファイは、セルのブロックまたはセット内の各セルが適切に消去されたか判断するために実行される。最新のシングルビット消去ベリファイ法は、ビットまたはセルの消去のベリファイと、最初のベリファイでフェイルした個々のセルへの補足的な消去パルスの印加とを有している。その後、セルの消去状態が再びベリファイされ、この処理は、ビットまたはセルの消去が成功するかセルの使用不可能がマークされるまで続けられる。

近年、デュアルビット・フラッシュメモリセルが普及してきた。デュアルビット・メモリセルは、１つのメモリセルに２ビットの情報を記憶する能力がある。近年、ワードライン接合のため電荷捕獲誘電体膜上にポリシリコンを用いる電荷捕獲フラッシュメモリ装置のようなデュアルビット・フラッシュメモリ構造が登場している。通常の技術は、これらの種類の装置に関する特性についついて取り組まれていない。

電荷捕獲メモリセルがメモリセルアレイに用いられる場合、電荷捕獲誘電体膜は基板上に形成され、複数のビットラインは基板内に形成される。ビットライン間の電荷捕獲誘電体膜上には通常ポリシリコンの複数のワードラインが形成される。セルが適切に動作しているとき、電荷は電荷蓄積誘電体膜に捕獲される。しかしながら、コンタクト形成手段により、コンタクトホールがビットライン内に形成されるとき、プラズマチャージングがコンタクホール近傍の電荷蓄積誘電体膜にダメージを与えることがある。そのようなダメージには、意図しない電荷捕獲エリアの生成が含まれる。このため、コンタクトホール近傍の電荷蓄積誘電体膜は、コンタクトホールから遠い誘電体膜と同じように電荷が捕獲されない可能性がある。

このように、電荷蓄積メモリセルを用い、かつコンタクトホール形成による劣化を抑制する新しく改良されたメモリセルアレイはこの分野で対処されていないニーズである。

本発明によれば、メモリセルアレイ基板とコンタクトを有する複数のビットラインを有するメモリセルアレイが提供される。ビットラインの間は、基板上に形成された電荷捕獲誘電体膜を有する電荷捕獲メモリセルである。複数のワードラインは電荷捕獲誘電体膜上に形成される。窒化膜スペーサがビットラインコンタクトとビットラインコンタクトに隣接したワードラインとの間に形成される。

本発明によれば、メモリアレイの製造方法が提供される。この製造方法によれば、基板が設けられ、基板上に電荷捕獲誘電体材料が形成される。コンタクト位置を有する複数のビットラインが形成され、電荷捕獲誘電体材料上に複数のワードラインが形成される。その後、保護スペーサがビットラインコンタクト位置とビットラインコンタクト位置に隣接するワードラインとの間に形成される。その後、ビットラインコンタクトがビットラインコンタクト位置に形成される。

他の実施例において、半導体基板を設ける工程と、酸化膜と半導体基板とが基板−酸化膜界面を形成し、界面は少なくともシリコン−水素のボンドまたはダングリングボンドを備えるように半導体基板上に酸化膜層を形成する工程と、シリコン原子間のボンドを形成する能力のある原子の１つを少なくとも有するガスの少なくとも１つを備える雰囲気で、約５００℃から約１１００℃の範囲の温度で、シリコン−水素ボンドまたはシリコンダングリングボンドの少なくとも１つの少なくとも一部をシリコン原子間のボンドに変更するのに十分な条件で、前記界面にシリコン−水素ボンドを切断するのに十分なエネルギーの紫外線を照射する工程と、前記酸化膜上に誘電体電荷記憶膜を形成する工程と、を有し、反応性ガスの少なくとも１つは、重水素、酸素、一酸化窒素、亜酸化窒素、オゾンまたは一重項酸素を１つ以上有し、不活性ガスは希ガスまたは窒素を１つ以上有し、雰囲気は体積比約５％から体積比約９５％の少なくとも1つの反応性ガスと重量比約９５％から重量比約５％の少なくとも1つの不活性ガスを有する。

これにより、本発明は、シリコンダングリングボンドに置き換わることができるシリコン−水素結合とシリコンダングリングボンドとのいずれかまたは両方に起因する、基板と重なる酸化膜との界面でのストレスにより導入されるホットキャリア注入の問題の解を提供する。

当然のことながら、以下に説明するプロセス工程および構造は、集積回路の製造のための完全なプロセスフローではない。本発明は、従来のこの分野で用いられている集積回路製造技術と共に用いることにより実施することができる。そして、本発明の理解のため必要なものは、普通に実施される工程の限られた工程である。さらに、当然のことながら、本発明は、デュアルビット電荷捕獲メモリセルとして記述されているが、そのようなデバイスに限られず、当然、ビットラインおよびワードライン構成を有するメモリセルにおいて用いられる全ての電荷捕獲メモリセルに適用することができる。また、本発明は埋め込みビットラインについて記述されているが、当然に、他のビットライン構造にも適用可能である。

図１は電荷蓄積メモリセルで用いられるビットラインおよびワードラインの構成を有するメモリアレイを示している。アレイ１００は上面あるいは平面図で示されている。示されるように、アレイ１００は、例えば８ビット入力／出力（Ｉ／Ｏ）の６４Ｋアレイ１００である。当業者には当然のことながら、Ｉ／Ｏは１６ビット、３２ビット、６４ビットおよびそれ以上とすることができる。加えて、当然のことながら、アレイは２^{（ｎ＋１）}Ｋの大きさのメモリブロックとすることができる。ここで、ｎは０より大きく、例えば１２８Ｋ、２５６Ｋ等である。アレイ１００はセクタまたはその一部であるメモリブロックとすることもできる。例えば、セクタは共通金属ビットライン２２４と接続するコンタクト２４０を有する１以上のブロックにより形成することもできる。

電荷捕獲誘電体積層２０９はメモリアレイ１００の長さ方向に延在することができる。アレイ１００は１６個のＩ／Ｏまたはコラム２２４のグループを有している。各「ワード」またはＩ／Ｏのグループは８つのトランジスタまたは８つのノーマルビットおよび８つのコンプリメンタリビットを備えている。各Ｉ／Ｏは、ポリシリコンでありセルのロウをアドレスするワードライン２０１または２０２を含んでいる。複数のビットライン２２４は、メモリセル２００の個々のビットの読み出し、書き込みおよび消去を可能にするため電荷蓄積誘電体多層膜の下に延在する。各ビットライン２２４は１６本のロウのグループの一端で、第１のコンタクト２４０と金属ビットライン（図示せず）とに接続し、ロウのグループの他端で第２コンタクト２４０に接続する。図１に示されるように、５本のビットラインは以下のように示されている。すなわち、１つのビットラインが1つのコラム内の１つ置きのトランジスタの端に結合し、２つの選択トランジスタが読み出し、書き込みおよび消去のための２つのトランジスタの４つのビットラインを選択するために用いられうる。各端部ワードライン２０１とコンタクト２４０の間にはスペーサ２３４がある。一実施例において、スペーサ２３４は全ての端部ワードライン２０１沿って延在する。一実施例において、スペーサ２３４は概ビットライン２３４の上にのみ設けられる。一実施例において、スペーサ２３４は約２５０オングストロンムから約１３００オングストロンムの範囲の距離で端部ワードライン２０１を超えて延在する。スペーサ２３４は、端部ワードライン２０１とコンタクト２４０との全ての距離に実質的に及ぶように延在することもできる。

図２（ａ）および図２（ｂ）に移り、本発明の１以上の様々な態様が実施できるメモリセルの断面図を図示している。メモリセル１０は、トップ誘電体層２０４とボトム誘電体層２０８との間に挟まれた電荷捕獲層２０６で構成される電荷捕獲誘電体積層２０９を備えている。ポリシリコン層２０１または２０２は、電荷捕獲誘電体積層２０９上にあり、メモリセル２００に接続するワードラインを構成する。第１のビットライン２２４ａは、電荷蓄積誘電体積層２０９の下で第１の領域２０３の下に延在し、第２のビットライン２２４ｂは、電荷蓄積誘電体積層２０９の下で第２の領域２０７の下に延在している。ビットライン２２４ａおよび２２４ｂは、導電部２３０と選択酸化膜部２２８により形成される。

一実施例において、ボロンコア注入２３２が各ビットライン２２４ａおよび２２４ｂの両側端に設けられている。ここで、ビットラインはボトム誘電体層２０８と接しており、あるいは全てのトランジスタに沿っている。ボロンコア注入はＰ型基板より高ドープされており、メモリセル２００のＶＴの制御を補助している。一実施例において、セル２００はＮ^＋砒素注入で形成されたビットライン２２４ａおよび２２４ｂの導電部２３０を有するＰ型基板上にある。これにより、チャネル２２０はビットライン２２４ａおよび２２４ｂの間でＰ型基板を横切って形成される。メモリセル２２０は、ポリシリコン・ワードライン２０１または２０２の一部であるゲートを有するＰ型基板領域２２２上にあるＮ^＋砒素注入部２３０から形成される互換可能なソースおよびドレイン部を備えている。第１および第２のビットライン２２４ａおよび２２４ｂは導電部２３０および選択酸化膜部２２８として示されているが、当然のことながら、ビットラインは導電部のみから形成することもできる。

一実施例において、電荷捕獲層２０６は窒化シリコン膜である。セルのプログラミングはドレインおよびゲートに電圧を印加しソースを接地することにより行われる。電圧は、チャネルに沿って、電子が加速し基板層２２２から電荷捕獲層内にジャンプする電界を発生させる。このジャンプはホットエレクトロン注入として知られている。電子はドレインで最もエネルギーを得るため、これらの電子はドレイン近傍の電荷捕獲層２０６内に捕獲され蓄積される。セル２００は一般的には均一であり、ドレインとソースは互換可能である。電荷捕獲層は非導電性のため、第１の電荷２３４ａは中央領域２０５の第１の端部近くの電荷蓄積層２０６の中に注入されうる。第２の電荷２３４ｂは中央領域２０５の第２の端部近くの電荷蓄積層２０６の中に注入されうる。この方法により、１つより多い電荷を電荷捕獲層２０６内に記憶できる。これによりデュアルビット・メモリセル２００が形成される。また、当然のことながら、同じ方法により、２つより多い電荷を電荷捕獲層２０６内に記憶できる。これにより２ビットより多いメモリセル２００が形成される。

前述のように、第１の電荷２３４ａは中央領域２０５の第１の端部の電荷捕獲層２０６内に記憶される。第２の電荷２３４ｂは中央領域２０５の第２の端部に記憶される。このように、１つのメモリセル２００につき２ビットが存在する。デュアルビット・メモリセル２００は一般的に対称であり、これにより、ドレインとソースとは互換可能である。これより、左のビットをプログラムする場合、第１のビットライン２２４ａはドレイン端子として、第２のビットライン２２４ｂはソース端子として機能することができる。一方、右のビットをプログラムするため、第２のビットライン２２４ｂはドレイン端子として、第１のビットライン２２４ａはソース端子として機能することができる。

当業者にとっては当然のことながら、前述のタイプのメモリセルアレイに適した動作としては、電荷２３４ａおよび２３４ｂは、最初に導入された電荷捕獲層２０６の分離された領域のままであることが好ましい。さらに、電荷捕獲誘電体積層２０６およびゲート電極２０１の少なくとも一方へのダメージはコンタクトホール２４０を形成プロセスの間に生じるということは、当業者であれば一般的に考えうることである。前記ダメージは、コンタクト形成手段からのプラズマチャージングによって生じるということも考えうることである。前記ダメージは、電荷をボトム誘電体膜２０８内に捕獲させる原因となりうる。そのため、電荷は電荷捕獲層２０６内に注入できなくなり、コンタクトホール２４０に隣接するメモリセル２００を誤動作させる原因となる。

図３から図８を参照に、本発明の製造フローを説明する。図３から図６は本発明に係る電荷蓄積誘電体積層２０９構造およびその上の端部ワードライン２０１構造の製造工程の断面図を示している。図７および図８は本発明に係るスペーサおよびエッチストップ層の製造工程の断面図を示している。図９は本発明に係る製造工程の一般的なフローチャートを示している。

本発明の最初の工程でおいて、ステップ９０２として図９に図示されており、図３に示したように半導体基板２２２が設けられる。半導体基板２２２はこの分野でよく知られた適切に選択されたいずれかの基板を用いることができる。適切な基板としては、例えば、シリコン半導体基板、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）半導体基板、シリコン・オン・サファイア（ＳＯＳ）半導体基板および公知の他の材料で形成された半導体基板を含む。

図３を参照に、ボトム誘電体層２０８の形成が示されている。この工程は図９にステップ９０４として図示されている。本発明によれば、ボトム誘電体層２０８は半導体基板２２２上に形成される。一実施例において、ボトム誘電体層２０８は二酸化シリコン膜である。しかしながら、当業者によれば当然のことながら、ボトム誘電体層２０８は二酸化シリコン膜に限られない。一実施例において、ボトム誘電体層２０８は、高Ｋ誘電体材料、複合誘電体材料、またはいずれの高Ｋ誘電体材料も実質的に付加されていない材料を備える。ここで用いられる「高Ｋ誘電体材料」の単語は約１０以上のＫを有する誘電体材料を言う。前記高Ｋ誘電体材料は、例えばＨｆＯ_２、ＺｒＯ_２およびその他以下でより詳細に説明するいくつかの材料を含む。一般に、「高Ｋ誘電体材料」は二酸化物、三酸化物、より高い酸化物および約１０以上のＫを有する強誘電体材料を含む。加えて、高Ｋ誘電体材料は、例えば、約１４のＫを有する珪酸ハフニウム、酸素と窒素の組成比に依存するが約１６のＫを有する酸化窒化ハフニウムシリコン、約１８のＫを有する窒化ハフニウムシリコンのような複合誘電体材料を含む。

適切な高Ｋ誘電体材料は、ＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、またはＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３の１以上の珪酸、または、ＺｒＯ_２、ＨｆＯ_２、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３の１以上のアルミン酸塩を含む。また、適切な高Ｋ誘電体材料は、酸化タンタル（Ｔａ_２Ｏ_３）、チタン酸バリウム（ＢａＴｉＯ_３）、二酸化チタン（ＴｉＯ_２）、酸化セリウム（ＣｅＯ_２）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化ランタンアルムニウム（ＬａＡｌＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、酸化タングステン（ＷＯ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ビスマスシリコン（Ｂｉ_４Ｓｉ_２Ｏ_１２）、チタン酸バリウムストロンチウム（ＢＳＴ）（Ｂａ_１−ｘＳｒ_ｘＴｉＯ_３）、ＰＭＮ（ＰｂＭｇ_ｘＮｂ_１−ｘＯ_３）、ＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）、ＰＺＮ（ＰｂＺｎ_ｘＮｂ_１−ｘＯ_３）、およびＰＳＴ（ＰｂＳｃ_ｘＴａ_１−ｘＯ_３）。を含む。上記高Ｋ誘電体材料に加え、他の高Ｋ誘電体材料、例えば、チタン酸鉛ランタン、チタン酸ストロンチウムビスマス、チタン酸ビスマスおよびチタン酸ビスマスジルコニウムのような強誘電体高Ｋ誘電体材料を本発明に用いることもできる。また、例えば約１０以上のＫを有する二酸化物、三酸化物のような知られた他の高Ｋ誘電体材料、を本発明に用いることもできる。

ここで用いる「複合誘電体材料」という単語は、少なくとも２つの異なる誘電体材料の成分を備える誘電体材料を言う。複合誘電体材料は、高Ｋ誘電体材料のために前で定義したように、一般的に約１０以上のＫを有する。複合誘電体材料は、例えば酸化混合金属、珪酸金属、アルミン酸金属または珪酸／アルミン酸が混合した金属とすることができる。このため、例えば好適な金属としてハフニウムを用いて、複合誘電体材料は、酸化ハフニウムジルコニウム（Ｈｆ_ｘＺｒ_１−ｘＯ_２、ここでｘは０から１の範囲）、珪酸ハフニウム（ＨｆＳｉＯ_４）、アルミン酸ハフニウム（ＨｆＡｌ_２Ｏ_５）またはアリミン酸／珪酸が混合したハフニウム、Ｈｆ_２Ｓｉ_２Ａｌ_２Ｏ_１１のような化学式を有することのできるＨｆＯ_２／ＳｉＯ_２／Ａｌ_２Ｏ_３、とすることができる。複合誘電体材料は、その構成成分の同時堆積、または連続的な堆積とその後の複合誘電体材料を形成するための成分を混合する処理工程（つまり熱処理）とにより形成することができる。酸化混合金属、珪酸金属、アルミン酸金属または珪酸／アルミン酸が混合した金属に適した金属としては、例えば、ハフニウム、ジルコニウム、イットリウム、セリウム、タンタル、チタン、ランタン、タングステン、ビスマス、バリウム、ストロンチウム、スカンジウム、ニオブまたは鉛、またはその混合物を含む。他の酸化金属、二酸化珪素または酸化アルミニウムまたはその混合物を混合したとき二酸化珪素のＫより大きなＫが有する材料が得られるその他の酸化金属が好ましい。例えば、酸化混合金属、珪酸金属、アルミン酸金属または珪酸／アルミン酸が混合した金属は、約６００℃〜８００℃の温度でシリコン（または、ポリシリコンまたはポリシリコン−ゲルマニウム）と実質的に反応しない材料として好ましい。

ここで用いられる「ポリシリコン−ゲルマニウム」という単語は、ポリシリコンとゲルマニウムとの混合物を言う。ここで、ゲルマニウムの組成は混合物に対し重量比が０より少し大きい値から約６０％である。これより、ゲルマニウムの総量は、ドーピング量程度から混合物に対する重量比６０％の範囲とすることができる。ポリシリコン−ゲルマニウムは、公知の方法、すなわち例えばポリシリコンへのゲルマニウムのドーピング、同時堆積により形成することができる。

一実施例において、ボトム誘電体層２０８は半導体基板２２２の表面の酸化により形成される。この酸化は、例えば公知のタイプのいずれかのラピッド・サーマル・プロセス（ＲＴＰ）装置のような公知の酸化工程により適切に実施される。例えばＲＴＰ装置は双葉式の装置の一つとすることができる。また、ボトム誘電体層２０８は、ラピッド・サーマル気相成長（ＲＴＣＶＤ）プロセスのような堆積プロセスにより形成することもできる。一実施例において、ＲＴＰ装置は双葉式の装置である。また、ボトム誘電体層２０８は、低圧力気相成長（ＬＰＣＶＤ）プロセスによりバッチ熱処理炉中での誘電体材料の堆積により形成することができる。一実施例において、ボトム誘電体層２０８は、ＰＥＣＶＤ、ＡＬＤ（ＡＬＣＶＤ）、ＰＬＤ，ＭＬＤまたはＭＯＣＶＤのような他の適切な方法により堆積させることができる。これらのＣＶＤ法は公知のＣＶＤ法である。

ボトム誘電体層２０８は約２０から約１５０オングストロンムの膜厚を有することができる。一実施例において、ボトム誘電体層２０８は約１００オングストロンムの膜厚を有する。当業者に当然のことであるが、他の公知の方法をボトム誘電体層２０８の堆積のために用いることができる。前述のステップ２０４の結果、公知の方法によりボトム誘電体層２０８が形成される。

本発明の次のステップにおいて、図９にステップ９０６として図示したように、ボトム誘電体層２０８上に電荷捕獲層２０６が形成される。図４に示したように、ボトム誘電体層２０８の形成の後、ボトム誘電体層２０８の上に電荷捕獲層２０６が堆積される。一実施例において、電荷捕獲層２０６は窒化シリコン膜を備える。他の実施例において、電荷捕獲層２０６は適切な高Ｋ誘電体材料を備える。他の実施例において、電荷捕獲層２０６は高Ｋ誘電体材料および窒化シリコンのような通常のＫ誘電体材料の両方を備える。一実施例において、層２０６は、２以上の誘電体材料の混合物または反応性生物を有する混合誘電体材料を備える。２以上の誘電体材料としては、１つは高Ｋ誘電体材料、その他は窒化シリコンのような通常Ｋ誘電体材料とすることができる。これより、一実施例において、高Ｋ誘電体材料は電荷捕獲層２０６内の窒化シリコンに完全に置き換えることができる。他の実施例において、高Ｋ誘電体材料は、本質的に電荷捕獲層２０６を形成するための窒化シリコンに加えられたまたは混合されたものである。他の実施例において、電荷捕獲層２０６は窒化シリコンに代わる混合誘電体材料を含んでいる。電荷捕獲層２０６内に用いられるために適切な高Ｋ誘電体材料は、２００１年１２月３１日出願の同時継続出願の米国出願番号１０／０３６，７５７に開示されている。その出願中の電荷捕獲誘電体積層２０９の電荷捕獲層２０６内に用いるための高Ｋ誘電体材料に関する開示も参照により開示に含まれる。

高Ｋ誘電体層の堆積のための適切な方法は、ＲＴＣＶＤ、その他の気相成長（ＣＶＤ）法またはその他のいずれかの公知方法が含まれる。ＣＶＤ法は、高Ｋ材料の堆積のための公知のいずれかのＣＶＤ法とすることができる。例えば、ＣＶＤ法は、前述のＲＴＣＶＤに加え、ＡＬＤ（ＡＬＣＶＤ）、ＰＥＣＶＤ、ＭＯＣＶＤまたはＭＬＤとすることができる。

電荷蓄積層２０６の堆積に続き、メモリセル１００の製造工程の次のステップとして、ステップ９０８として図９に図示したように、トップ誘電体層２０４が電荷捕獲層２０６上に適切な技術を用い形成される。トップ誘電体層２０４は、ボトム誘電体層２０８のために先に開示した材料のいずれかを備えることができる。例えば、トップ誘電体層２０４は、ここで定義した二酸化シリコン、高Ｋ誘電体材料または複合誘電体材料を備えることができる。

図５に示したように、電荷捕獲層２０６の堆積の後、トップ誘電体層２０４が電荷捕獲層２０６の上に形成される。トップ誘電体層２０４は公知のいずれかの方法により形成することができる。一実施例として、トップ誘電体層２０４は、電荷捕獲層２０６の表面をイン−サイト・スチーム・ジェネレーション（ＩＳＳＧ）酸化することにより形成される。一実施例においては、トップ誘電体層２０４は、前述のＲＴＣＶＤ、ＬＰＣＶＤ法のようなＨＴＯ成長により形成される。一実施例において、トップ誘電体層２０４は、ＰＥＣＶＤ、ＡＬＤ（ＡＬＣＶＤ）、ＰＬＤ、ＭＬＤまたはＭＯＣＶＤのような他の適切な方法により形成される。ＣＶＤ法は公知のいずれかのＣＶＤ法とすることができる。

これにより、電荷捕獲層２０９が形成される。当然のことながら、「電荷捕獲誘電体材料」、「電荷捕獲誘電体積層」および「電荷誘電体構造」のいうは互換可能に使用されることを意図されている。

図９にステップ２０９として示したように、本発明に係る電荷捕獲誘電体材料２０９の形成に続き、トップ誘電体層２０４上にワードライン２０１または２０２が形成される。同じ製造工程は、ワードライン２０２および端部ワードライン２０１の両方に適用することができる。ワードライン２０１または２０２を形成する層は、公知に用いられるいずれかの材料を備える。例えば、ワードライン２０１または２０２はポリシリコン、ポリシリコン−ゲルマニウム、珪化金属、金属または公知の適切な他の材料のいずれかを備えることができる。その後、電荷捕獲材料２０９およびワードライン２０１または２０２を画定するために露光パターニングおよびエッチングプロセスを行うことができる。当業者には当然のことながら、ワードライン２０１または２０２の形成のために、さまざまなゲート形成材料が使用できる。例えば、ワードライン２０１または２０２は多結晶シリコン、アモルファスシリコン、高融点金属シリサイド、金属その他で形成することができる。

端部ワードライン２０１の形成に続き、図９のステップ２０９に示すように保護スペーサ２３４が電荷捕獲材料２０９の上で端部ワードライン２０１とコンタクト２４０の形成されるべき位置との間に形成される。コンタクトホール２４０の形成を形成する間、形成手段からのプラズマは、電荷捕獲層２０９と端部ワードライン２０１とにダメージを与えることができる。これより、コンタクトホール２４０の形成の前に、プラズマ等からのダメージを防止するため保護スペーサ２３４が形成される。一実施例において、スペーサ２３４は窒化膜スペーサである。窒化膜スペーサはＳｉ_３Ｎ_４の化学量論的な組成を有することができる。加えて、窒化シリコン、シリコンリッチの窒化シリコン、ＳｉＯＮ等のような他の材料をスペーサ２３４として使用することができる。スペーサ２３４はコンタクトエッチングからの紫外線放射から端部のトランジスタを保護する。これは端部ワードラインでのコンタクトエッチングのダメージを防止する。

一実施例において、スペーサ２３４はＲＴＣＶＤまたはＬＰＣＶＤ等により形成される。一実施例において、スペーサ２３４はＰＥＣＶＤ、ＡＬＤ（ＡＬＣＶＤ）、ＰＬＤ、ＭＬＤまたはＭＯＣＶＤのような他の適切な方法により堆積される。ＣＶＤ法は公知のいずれかのＣＶＤ法とすることができる。一実施例において、その後、露光パターニングおよびエッチングプロセスがスペーサ２３４を画定するために実施される。一実施例において、スペーサ２３４は約２５０オングストロンムから約１３００オングストロンムの範囲であり、一実施例においては、約７５０オングストロンムから約１２００オングストロンムの範囲である。一実施例において、スペーサ２３４は端部ワードライン２０１を形成するために電荷捕獲層上に堆積された材料とほぼ同じ高さである。

一実施例において、スペーサ２３４はワードライン２０１に接するように形成される。一実施例において、スペーサ２３４はワードライン２０１から分離して形成される。一実施例において、単一のスペーサ２３４は、端部ワードライン２０１と交差する１つのビットライン２２４よりもコンタクト２４０から端部ワードライン２０１が分離するように延在している。一実施例において、図８に示すように、コンタクト材料が形成される前に、エッチングストッパ層８０２がワードライン２０１およびスペーサ２３４の上に形成される。コンタクト材料は、珪化コバルト、ＣｏＳｉ_２または珪化チタン、ＴｉＳｉ_２のように当業者が理解しうるコンタクト材料のいずれかとすることができる。加えて、エッチングストッパ層はいずれかの適切な材料とすることができる。加えて、コンタクトホールの形成の間に被るダメージからさらに絶縁するために、電荷捕獲誘電体材料２０９は、酸化膜層のような誘電体材料によってコンタクトホール２４０から分離して形成することもできる。

本発明に係るコンタクト形成および同じ形成工程の間に被るダメージに耐する電荷捕獲メモリアレイについて開示してきた。これにより、本発明は端部ワードラインとビットコンタクトとの間に形成される保護スペーサを有するメモリアレイを提供する。本発明はビットラインのリークの小さいメモリアレイを提供する。
（産業上の利用分野）

ビットラインおよびワードラインを有するメモリアレイはコンタクトホール形成からのダメージを受けやすい。本発明によれば、コンタクトホール形成の間メモリセルへのダメージを低減するためのシステムおよび方法が提供される。これにより、メモリセルアレイの性能が改善される。

本発明は、その説明に役立つ実施例を参照に記載および図示されているが、これらの役立つ実施例に限定されるものではない。当業者には当然のことながら、本発明の趣旨から離れなくとも変形例や変形態様を得ることができる。例えば、電荷記憶構造で構成された個々の層の膜厚は本明細書で記載された膜厚から変更することができる。これより、本発明には、請求の範囲およびその均等物の範囲における前記変形例や変形態様の全てが含まれる。

図１は本発明に係るビットラインとワードラインを有する電荷捕獲メモリのアレイの平面図を示している。 図２（ａ）および図２（ｂ）は本発明の実施可能な様々な態様のうち好適な電荷捕獲メモリセルの製造された構造の断面図を示している。 図３は本発明に係る電荷捕獲誘電体材料構造およびその上にワードラインを形成するための工程の断面図を示している。 図４は本発明に係る電荷捕獲誘電体膜およびその上にワードラインを形成するための工程の断面図を示している。 図５は本発明に係る電荷捕獲誘電体膜およびその上にワードラインを形成するための工程の断面図を示している。 図６は本発明に係る電荷捕獲誘電体膜およびその上にワードラインを形成するための工程の断面図を示している。 図７は本発明に係るスペーサを形成するための工程の断面図を示している。 図８は本発明に係るエッチストップ層を形成するための工程の断面図を示している。 図９はスペーサの形成を含む本発明の工程を一般的に示したフローチャートである。

当然のことながら、図を簡単かつ明確に示すために、図に示された部材は必ずしも寸法通りに描かれていない。例えば、部材のいくつかの寸法は、互いの関係を明確にするために誇張されている。さらに、適切に考慮されるように、参照番号は対応する部材に対して繰り返し用いられている。

Claims (10)

1. 基板（２２２）と、
   コンタクト（２４０）を有する複数のビットライン（２２４）と、
   各メモリセルが２つのビットライン（２２４）間に設けられ、前記基板（２２２）上に形成された電荷捕獲誘電体（２０９）材料を備える複数のメモリセル（２００）と、
   前記電荷捕獲誘電体材料（２０９）上に形成された複数のワードライン（２０１、２０２）と、
   前記ビットラインコンタクト（２２４）と前記ビットラインコンタクト（２４０）に隣接する前記ワードライン（２０１）との間の少なくとも１つのスペーサ（２３４）と、を具備するメモリアレイ（１００）。
2. 前記電荷捕獲誘電体材料（２０９）は、
   前記基板（２２２）上に形成されたボトム誘電体層（２０８）と、
   前記ボトム誘電体層（２０８）上に形成された電荷捕獲層（２０６）と、
   前記電荷捕獲層（２０６）上に形成されたトップ誘電体層（２０４）と、を具備する請求項１記載のメモリアレイ（１００）。
3. 少なくとも１つのスペーサ（２３４）はトップ誘電体層（２０４）上に形成されている請求項１または２記載のメモリアレイ（１００）。
4. スペーサ（２３４）は、１以上のビットライン（２２４）の前記コンタクト（２４０）から前記端部ワードラインを分離する請求項１から３のいずれか一項記載のメモリアレイ（１００）。
5. 前記スペーサ（２３４）は約２５０オングストロンムから約１３００オングストロンムの範囲である請求項１から４のいずれか一項記載のメモリセル（１００）。
6. 前記スペーサ（２３４）はトップ誘電体層（２０４）上に形成されている請求項１から５のいずれか一項記載のメモリアレイ（１００）。
7. 前記スペーサ（２３４）は窒化シリコン、シリコンリッチの窒化シリコンおよびＳｉＯＮの１以上を有する請求項１から６のいずれか一項記載のメモリアレイ（１００）。
8. 前記電荷捕獲メモリセル（２００）はデュアルビット・メモリセルである請求項１から７のいずれか一項記載のメモリアレイ（１００）。
9. 前記アレイは２（ｎ＋１）Ｋ、ここでｎは０より大きい整数である、の大きさを有するメモリブロックである請求項１から８のいずれか一項記載のメモリアレイ（１００）。
10. 基板（２２２）を設ける工程と、
    前記基板（２２２）上に電荷捕獲誘電体材料（２０９）を形成する工程と、
    コンタクト位置を有する複数のビットライン（２２４）を形成する工程と、
    前記電荷捕獲誘電体材料（２０９）の上にワードライン（２０１、２０２）を形成する工程と、
    前記ビットラインコンタクト位置とビットラインコンタクト位置に隣接するワードライン（２０１）との間にスペーサ（２３４）を形成する工程と、
    前記ビットラインコンタクト位置にビットラインコンタクト（２４０）を形成する工程と、を有するメモリアレイの製造方法。

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