JP2936608B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フローティングゲート上にコントロールゲ
ートが積層された構造のメモリセルを有する半導体不揮
発性メモリの製造に適用される半導体不揮発性メモリの
製造方法に関し、特に、高耐圧トランジスタを搭載した
半導体不揮発性メモリの製造に適用して好適なものであ
る。
ートが積層された構造のメモリセルを有する半導体不揮
発性メモリの製造に適用される半導体不揮発性メモリの
製造方法に関し、特に、高耐圧トランジスタを搭載した
半導体不揮発性メモリの製造に適用して好適なものであ
る。
本発明は、第１層目の導体膜により形成されたフロー
ティングゲート上に第２層目の導体膜により形成された
コントロールゲートが絶縁膜を介して積層された構造の
メモリトランジスタと、低耐圧トランジスタ及び高耐圧
トランジスタにより構成される周辺回路とを有する半導
体不揮発性メモリの製造方法において、メモリトランジ
スタのゲート絶縁膜と高耐圧トランジスタのゲート絶縁
膜とを互いに異なる膜厚で形成し、高耐圧トランジスタ
の形成部の所定形状の第１層目の導体膜を形成し、所定
形状の第１層目の導体膜上に所定形状の第２層目の導体
膜を形成し、所定形状の第２層目の導体膜とほぼ同一形
状に所定形状の第１層目の導体膜をパターンニングする
ことにより高耐圧トランジスタのゲート電極を形成する
ようにすることによって、メモリトランジスタの書き込
み特性及び読み出し特性の劣化を生じることなく高耐圧
トランジスタのゲート絶縁膜の膜厚を十分に大きくする
ことができるとともに、メモリトランジスタのゲート絶
縁膜の膜厚と高耐圧トランジスタのゲート絶縁膜の膜厚
とを別々に設定することができ、しかも製造工程の簡略
化を図ることができるようにしたものである。
ティングゲート上に第２層目の導体膜により形成された
コントロールゲートが絶縁膜を介して積層された構造の
メモリトランジスタと、低耐圧トランジスタ及び高耐圧
トランジスタにより構成される周辺回路とを有する半導
体不揮発性メモリの製造方法において、メモリトランジ
スタのゲート絶縁膜と高耐圧トランジスタのゲート絶縁
膜とを互いに異なる膜厚で形成し、高耐圧トランジスタ
の形成部の所定形状の第１層目の導体膜を形成し、所定
形状の第１層目の導体膜上に所定形状の第２層目の導体
膜を形成し、所定形状の第２層目の導体膜とほぼ同一形
状に所定形状の第１層目の導体膜をパターンニングする
ことにより高耐圧トランジスタのゲート電極を形成する
ようにすることによって、メモリトランジスタの書き込
み特性及び読み出し特性の劣化を生じることなく高耐圧
トランジスタのゲート絶縁膜の膜厚を十分に大きくする
ことができるとともに、メモリトランジスタのゲート絶
縁膜の膜厚と高耐圧トランジスタのゲート絶縁膜の膜厚
とを別々に設定することができ、しかも製造工程の簡略
化を図ることができるようにしたものである。
また、本発明は、第１層目の導体膜により形成された
フローティングゲート上に第２層目の導体膜により形成
されたコントロールゲートが絶縁膜を介して積層された
構造のメモリトランジスタを有する半導体不揮発性メモ
リの製造方法において、所定形状の第１層目の導体膜を
形成する工程と、所定形状の第１層目の導体膜を覆うよ
うに少なくとも窒化シリコン膜を含む膜を形成すること
により絶縁膜と周辺回路を構成するトランジスタのゲー
ト絶縁膜とを形成する工程と、所定形状の第１層目の導
体膜上に絶縁膜を介してコントロールゲートを形成する
工程とを具備することによって、フローティングゲート
及びコントロールゲート間の耐圧やデータ保持特性の向
上を図ることができるとともに、製造工程の簡略化を図
ることができるようにしたものである。
フローティングゲート上に第２層目の導体膜により形成
されたコントロールゲートが絶縁膜を介して積層された
構造のメモリトランジスタを有する半導体不揮発性メモ
リの製造方法において、所定形状の第１層目の導体膜を
形成する工程と、所定形状の第１層目の導体膜を覆うよ
うに少なくとも窒化シリコン膜を含む膜を形成すること
により絶縁膜と周辺回路を構成するトランジスタのゲー
ト絶縁膜とを形成する工程と、所定形状の第１層目の導
体膜上に絶縁膜を介してコントロールゲートを形成する
工程とを具備することによって、フローティングゲート
及びコントロールゲート間の耐圧やデータ保持特性の向
上を図ることができるとともに、製造工程の簡略化を図
ることができるようにしたものである。
従来、この種の半導体不揮発性メモリとして、EPROM
（Erasable and Programmable Read Only Memory）やEE
PROM（Electrically Erasable and Programmable Read
Only Memory）などが知られている。このようなEPROMや
EEPROMにおいて周辺回路を例えば40〜50V系の高耐圧ト
ランジスタと例えば5V系の低耐圧トランジスタとにより
構成したものがある。
（Erasable and Programmable Read Only Memory）やEE
PROM（Electrically Erasable and Programmable Read
Only Memory）などが知られている。このようなEPROMや
EEPROMにおいて周辺回路を例えば40〜50V系の高耐圧ト
ランジスタと例えば5V系の低耐圧トランジスタとにより
構成したものがある。
従来、このような高耐圧トランジスタを搭載したEPRO
Mの製造方法として第４図〜第４図Ｉに示すようなもの
がある。これは高耐圧トランジスタのゲート電極を第２
層目の多結晶シリコン（Si）膜により形成する例であ
る。この従来のEPROMの製造方法においては、第４図Ａ
に示すように、まず例えばｐ型Si基板101中にｐウエル1
02及びｎウエル103を形成した後、このｐ型Si基板101の
表面に例えばSiO2膜のような素子間分離用のフィールド
酸化膜104を選択的に形成する。これと同時に、あらか
じめこのｐ型Si基板101中にイオン注入されてあったｐ
型不純物及びｎ型不純物が拡散することにより、このフ
ィールド酸化膜104の下側に例えばp+型のチャンネルス
トッパ領域105及び例えばn+型のチャンネルストッパ領
域106が形成されるとともに、ｎウエル103中にあるフィ
ールド酸化膜104の下側にp-型の半導体領域107が形成さ
れる。次に、このフィールド酸化膜104で囲まれた活性
領域の表面に熱酸化法により例えばSiO2膜のようなゲー
ト絶縁膜108を形成する。このゲート絶縁膜108は、メモ
リトランジスタで必要とされる膜厚とする。次に、CVD
法により全面に例えば第１層目の多結晶Si膜を形成し、
この多結晶Si膜に例えばリン（Ｐ）のような不純物をド
ープして低抵抗化した後、この多結晶Si膜をエッチング
により所定形状にパターンニングする。符号109はこの
ようにしてメモリトランジスタ形成部に形成された多結
晶Si膜を示す。ここで、第４図Ａに示す断面に垂直な方
向のこの多結晶Si膜109の幅は、後述のフローティング
ゲートFG′と同一である。この後、この多結晶Si膜109
で覆われていない部分のゲート絶縁膜108をエッチング
除去して活性領域の表面を露出させる。
Mの製造方法として第４図〜第４図Ｉに示すようなもの
がある。これは高耐圧トランジスタのゲート電極を第２
層目の多結晶シリコン（Si）膜により形成する例であ
る。この従来のEPROMの製造方法においては、第４図Ａ
に示すように、まず例えばｐ型Si基板101中にｐウエル1
02及びｎウエル103を形成した後、このｐ型Si基板101の
表面に例えばSiO2膜のような素子間分離用のフィールド
酸化膜104を選択的に形成する。これと同時に、あらか
じめこのｐ型Si基板101中にイオン注入されてあったｐ
型不純物及びｎ型不純物が拡散することにより、このフ
ィールド酸化膜104の下側に例えばp+型のチャンネルス
トッパ領域105及び例えばn+型のチャンネルストッパ領
域106が形成されるとともに、ｎウエル103中にあるフィ
ールド酸化膜104の下側にp-型の半導体領域107が形成さ
れる。次に、このフィールド酸化膜104で囲まれた活性
領域の表面に熱酸化法により例えばSiO2膜のようなゲー
ト絶縁膜108を形成する。このゲート絶縁膜108は、メモ
リトランジスタで必要とされる膜厚とする。次に、CVD
法により全面に例えば第１層目の多結晶Si膜を形成し、
この多結晶Si膜に例えばリン（Ｐ）のような不純物をド
ープして低抵抗化した後、この多結晶Si膜をエッチング
により所定形状にパターンニングする。符号109はこの
ようにしてメモリトランジスタ形成部に形成された多結
晶Si膜を示す。ここで、第４図Ａに示す断面に垂直な方
向のこの多結晶Si膜109の幅は、後述のフローティング
ゲートFG′と同一である。この後、この多結晶Si膜109
で覆われていない部分のゲート絶縁膜108をエッチング
除去して活性領域の表面を露出させる。
次に、熱酸化を行うことにより、第４図Ｂに示すよう
に、多結晶Si膜109の表面に例えばSiO2膜のような絶縁
膜（カップリング絶縁膜）110を形成するとともに、露
出した活性領域の表面にゲート絶縁膜108を再び形成す
る、次に、低耐圧トランジスタ形成部のゲート絶縁膜10
8を選択的にエッチング除去した後、再び熱酸化を行
う。これによって、低耐圧トランジスタ形成部の活性領
域の表面に再びゲート絶縁膜108が形成されるととも
に、高耐圧トランジスタ形成部の活性領域の表面に形成
されたゲート絶縁膜108の膜厚が増加する。
に、多結晶Si膜109の表面に例えばSiO2膜のような絶縁
膜（カップリング絶縁膜）110を形成するとともに、露
出した活性領域の表面にゲート絶縁膜108を再び形成す
る、次に、低耐圧トランジスタ形成部のゲート絶縁膜10
8を選択的にエッチング除去した後、再び熱酸化を行
う。これによって、低耐圧トランジスタ形成部の活性領
域の表面に再びゲート絶縁膜108が形成されるととも
に、高耐圧トランジスタ形成部の活性領域の表面に形成
されたゲート絶縁膜108の膜厚が増加する。
次に、第４図Ｃに示すように、CVD法により全面に第
２層目の多結晶Si膜111を形成した後、この多結晶Si膜1
11に例えばＰのような不純物をドープして低抵抗化す
る。この後、この多結晶Si膜111上にリソグラフィーに
より所定形状のレジストパターン112を形成する。
２層目の多結晶Si膜111を形成した後、この多結晶Si膜1
11に例えばＰのような不純物をドープして低抵抗化す
る。この後、この多結晶Si膜111上にリソグラフィーに
より所定形状のレジストパターン112を形成する。
次に、このレジストパターン112をマスクとして例え
ば反応性イオンエッチング（RIE）法により多結晶Si膜1
11を基板表面と垂直方向に異方性エッチングすることに
より、第４図Ｄに示すように、メモリトランジスタ用の
コントロールゲートCG′、周辺回路を構成する低耐圧ト
ランジスタ用のゲート電極C1′及び周辺回路を構成する
高耐圧トランジスタ用のゲート電極G2′を形成する。
ば反応性イオンエッチング（RIE）法により多結晶Si膜1
11を基板表面と垂直方向に異方性エッチングすることに
より、第４図Ｄに示すように、メモリトランジスタ用の
コントロールゲートCG′、周辺回路を構成する低耐圧ト
ランジスタ用のゲート電極C1′及び周辺回路を構成する
高耐圧トランジスタ用のゲート電極G2′を形成する。
次に、第４図Ｅに示すように、周辺回路部の表面をレ
ジストパターン113で覆った後、例えばRIE法により絶縁
膜110を基板表面と垂直方向に異方性エッチングする。
ジストパターン113で覆った後、例えばRIE法により絶縁
膜110を基板表面と垂直方向に異方性エッチングする。
次に、再びレジストパターン112をマスクとして後え
ばRIE法により多結晶Si膜109を基板表面と垂直方向に異
方性エッチングする。これによって、第４図Ｆに示すよ
うに、フローティングゲートFG′がコントロールゲート
CG′に対して自己整合的に形成される。この後、レジス
トパターン112,113を除去する。
ばRIE法により多結晶Si膜109を基板表面と垂直方向に異
方性エッチングする。これによって、第４図Ｆに示すよ
うに、フローティングゲートFG′がコントロールゲート
CG′に対して自己整合的に形成される。この後、レジス
トパターン112,113を除去する。
次に、第４図Ｇに示すように、フローティングゲート
FG′及びゲート電極G1′,G2′以外の部分のゲートの絶
縁膜108をエッチング除去して活性領域の表面を露出さ
せる 次に、熱酸化を行うことにより、第４図Ｈに示すよう
に、露出した活性領域の表面に再びゲート絶縁膜108を
形成するとともに、コントロールゲートCG′、フローテ
ィングゲートFG′及びゲート電極G1′,G2′の表面に例
えばSiO2膜のような絶縁膜114を形成する。次に、コン
トロールゲートCG′及びフローティングゲートFG′並び
にゲート電極G1′をマスクとしてｐ型Si基板101及びｐ
ウエル102中に例えばヒ素（As）のようなｎ型不純物を
高濃度にイオン注入する。同様に、ゲート電極G2′をマ
スクとしてｎウエル103中に例えばホウ素（Ｂ）のよう
なｐ型不純物を高濃度にイオン注入する。これによっ
て、コントロールゲートCG′及びフローティングゲート
FG′に対して自己整合的に例えばn+型のソース領域115
及びドレイン領域116が形成されるとともに、ゲート電
極G1′に対して自己整合的に例えばn+型のソース領域11
7及びドレイン領域118が形成される。また、ゲート電極
G2′に対して自己整合的に例えばp+型のソース領域119
が形成されるとともに、先に形成されたp-型の半導体領
域107から成る低不純物濃度部120aを有するp+型のドレ
イン領域120が形成される。そして、コントロールゲー
トCG′、フローティングゲートFG′、ソース領域115及
びドレイン領域116によりメモリトランジスタが形成さ
れる。また、ゲート電極G1′、ソース領域117及びドレ
イン領域118により周辺回路を構成する低耐圧トランジ
スタが形成されるとともに、ゲート電極G2′、ソース領
域119及びドレイン領域120により周辺回路を構成する高
耐圧トランジスタが形成される。ここで、低耐圧トラン
ジスタはｎチャネルMOSトランジスタであり、高耐圧ト
ランジスタはいわるLOD（LOCOS OFFset Drain）型のｐ
チャネルMOSトランジスタである。この後、例えばCVD法
により全面に例えばリンシリケートガラス（PSG）膜の
ような層間絶縁膜121を形成する。
FG′及びゲート電極G1′,G2′以外の部分のゲートの絶
縁膜108をエッチング除去して活性領域の表面を露出さ
せる 次に、熱酸化を行うことにより、第４図Ｈに示すよう
に、露出した活性領域の表面に再びゲート絶縁膜108を
形成するとともに、コントロールゲートCG′、フローテ
ィングゲートFG′及びゲート電極G1′,G2′の表面に例
えばSiO2膜のような絶縁膜114を形成する。次に、コン
トロールゲートCG′及びフローティングゲートFG′並び
にゲート電極G1′をマスクとしてｐ型Si基板101及びｐ
ウエル102中に例えばヒ素（As）のようなｎ型不純物を
高濃度にイオン注入する。同様に、ゲート電極G2′をマ
スクとしてｎウエル103中に例えばホウ素（Ｂ）のよう
なｐ型不純物を高濃度にイオン注入する。これによっ
て、コントロールゲートCG′及びフローティングゲート
FG′に対して自己整合的に例えばn+型のソース領域115
及びドレイン領域116が形成されるとともに、ゲート電
極G1′に対して自己整合的に例えばn+型のソース領域11
7及びドレイン領域118が形成される。また、ゲート電極
G2′に対して自己整合的に例えばp+型のソース領域119
が形成されるとともに、先に形成されたp-型の半導体領
域107から成る低不純物濃度部120aを有するp+型のドレ
イン領域120が形成される。そして、コントロールゲー
トCG′、フローティングゲートFG′、ソース領域115及
びドレイン領域116によりメモリトランジスタが形成さ
れる。また、ゲート電極G1′、ソース領域117及びドレ
イン領域118により周辺回路を構成する低耐圧トランジ
スタが形成されるとともに、ゲート電極G2′、ソース領
域119及びドレイン領域120により周辺回路を構成する高
耐圧トランジスタが形成される。ここで、低耐圧トラン
ジスタはｎチャネルMOSトランジスタであり、高耐圧ト
ランジスタはいわるLOD（LOCOS OFFset Drain）型のｐ
チャネルMOSトランジスタである。この後、例えばCVD法
により全面に例えばリンシリケートガラス（PSG）膜の
ような層間絶縁膜121を形成する。
次に、第４図Ｉに示すように減圧CVD法により全面に
例えば窒化シリコン（Si3N4）膜122を形成し、さらにこ
のSi3N4膜122上に例えばヒ素シリケートガラス（AsSG）
膜123を形成した後、これらのAsSG膜123、Si3N4膜122,
層間絶縁膜121及びゲート絶縁膜108の所定部分を順次エ
ッチング除去してコンタクトホールC1′,C2′,C3′,
C4′,C5′,C6′を形成する。次に、例えばスパッタ法に
より全面に例えばアルミニウム−シリコン（Al−Si）合
金膜を形成した後、このAl−Si合金膜をエッチングによ
り所定形状のパターンニングして配線124〜129を形成す
る。この後、例えばCVD法により形成されたPSG膜及びプ
ラズマCVD法により形成されたSiN膜から成るパッシベー
ション膜130を形成して、目的とするEPROMを完成させ
る。
例えば窒化シリコン（Si3N4）膜122を形成し、さらにこ
のSi3N4膜122上に例えばヒ素シリケートガラス（AsSG）
膜123を形成した後、これらのAsSG膜123、Si3N4膜122,
層間絶縁膜121及びゲート絶縁膜108の所定部分を順次エ
ッチング除去してコンタクトホールC1′,C2′,C3′,
C4′,C5′,C6′を形成する。次に、例えばスパッタ法に
より全面に例えばアルミニウム−シリコン（Al−Si）合
金膜を形成した後、このAl−Si合金膜をエッチングによ
り所定形状のパターンニングして配線124〜129を形成す
る。この後、例えばCVD法により形成されたPSG膜及びプ
ラズマCVD法により形成されたSiN膜から成るパッシベー
ション膜130を形成して、目的とするEPROMを完成させ
る。
一方、第５図Ａ〜第５図Ｈは高耐圧トランジスタを搭
載する場合の他の従来のEPROMの製造方法を示す。これ
は高耐圧トランジスタのゲート電極を第１層目の多結晶
Si膜により形成する例である。この従来のEPROMの製造
方法においては、第５図Ａに示すように、まず例えばｐ
型Si基板101の表面に例えばSiO2膜のような素子間分離
用のフィールド酸化膜104を選択的に形成するととも
に、このフィールド酸化膜104の下側に例えばp+型のチ
ャネルストッパ領域105を形成する。次に、このフィー
ルド酸化膜104で囲まれた活性領域の表面に熱酸化法に
より例えばSiO2膜のようなゲート絶縁膜108を形成す
る。次に、CVD法により全面に第１層目の多結晶Si膜を
形成し、この多結晶Si膜に例えばＰのような不純物をド
ープして低抵抗化した後、この多結晶Si膜をエッチング
により所定形状にパターンニングする。これによって、
メモリトランジスタ形成部に所定形状の多結晶Si膜109
を形成するとともに、高耐圧トランジスタ用のゲート電
極G2′を形成する。この後、低耐圧トランジスタ形成部
のゲート絶縁膜108をエッチング除去して活性領域の表
面を露出させる。
載する場合の他の従来のEPROMの製造方法を示す。これ
は高耐圧トランジスタのゲート電極を第１層目の多結晶
Si膜により形成する例である。この従来のEPROMの製造
方法においては、第５図Ａに示すように、まず例えばｐ
型Si基板101の表面に例えばSiO2膜のような素子間分離
用のフィールド酸化膜104を選択的に形成するととも
に、このフィールド酸化膜104の下側に例えばp+型のチ
ャネルストッパ領域105を形成する。次に、このフィー
ルド酸化膜104で囲まれた活性領域の表面に熱酸化法に
より例えばSiO2膜のようなゲート絶縁膜108を形成す
る。次に、CVD法により全面に第１層目の多結晶Si膜を
形成し、この多結晶Si膜に例えばＰのような不純物をド
ープして低抵抗化した後、この多結晶Si膜をエッチング
により所定形状にパターンニングする。これによって、
メモリトランジスタ形成部に所定形状の多結晶Si膜109
を形成するとともに、高耐圧トランジスタ用のゲート電
極G2′を形成する。この後、低耐圧トランジスタ形成部
のゲート絶縁膜108をエッチング除去して活性領域の表
面を露出させる。
次に、熱酸化を行うことにより、第５図Ｂに示すよう
に、多結晶Si膜109の表面に例えばSiO2膜のような絶縁
膜110を形成するとともに、低耐圧トランジスタ形成部
の活性領域の表面にゲート絶縁膜108を再び形成する。
この際、ゲート電極G2′の表面にも絶縁膜110が形成さ
れる。
に、多結晶Si膜109の表面に例えばSiO2膜のような絶縁
膜110を形成するとともに、低耐圧トランジスタ形成部
の活性領域の表面にゲート絶縁膜108を再び形成する。
この際、ゲート電極G2′の表面にも絶縁膜110が形成さ
れる。
次に、第５図Ｃに示すように、CVD法により全面に第
２層目の多結晶Si膜111に形成した後、この多結晶Si膜1
11に例えばＰのような不純物をドープして低抵抗化す
る。この後、この多結晶Si膜111上にリソグラフィーに
より所定形状のレジストパターン112を形成する。
２層目の多結晶Si膜111に形成した後、この多結晶Si膜1
11に例えばＰのような不純物をドープして低抵抗化す
る。この後、この多結晶Si膜111上にリソグラフィーに
より所定形状のレジストパターン112を形成する。
次に、このレジストパターン112をマスクとして例え
ばRIE法により多結晶Si膜111を基板表面と垂直方向に異
方性エッチングすることにより、第５図Ｄに示すよう
に、メモリトランジスタ用のコントロールゲートCG′、
周辺回路を構成する低耐圧トランジスタ用のゲート電極
G1′を形成する。
ばRIE法により多結晶Si膜111を基板表面と垂直方向に異
方性エッチングすることにより、第５図Ｄに示すよう
に、メモリトランジスタ用のコントロールゲートCG′、
周辺回路を構成する低耐圧トランジスタ用のゲート電極
G1′を形成する。
次に、第５図Ｅに示すように、周辺回路部の表面をレ
ジストパターン113で覆った後、例えばRIE法により絶縁
膜110及び多結晶Si膜109を基板表面と垂直方向に異方性
エッチングする。これによって、フローティングゲート
FG′がコントロールゲートCG′に対して自己整合的に形
成される。この後、レジストパターン112,113を除去す
る。次に、ゲート電極G2′及びその側壁に残されている
第２層目の多結晶Si膜111を除いた部分の表面をレジス
トパターン（図示せず）で覆った後、このレジストパタ
ーンをマスクとして例えばRIE法により異方性エッチン
グを行うことにより、ゲート電極G2′の側壁に残されて
いる第２層目の多結晶Si膜111をエッチング除去する。
ジストパターン113で覆った後、例えばRIE法により絶縁
膜110及び多結晶Si膜109を基板表面と垂直方向に異方性
エッチングする。これによって、フローティングゲート
FG′がコントロールゲートCG′に対して自己整合的に形
成される。この後、レジストパターン112,113を除去す
る。次に、ゲート電極G2′及びその側壁に残されている
第２層目の多結晶Si膜111を除いた部分の表面をレジス
トパターン（図示せず）で覆った後、このレジストパタ
ーンをマスクとして例えばRIE法により異方性エッチン
グを行うことにより、ゲート電極G2′の側壁に残されて
いる第２層目の多結晶Si膜111をエッチング除去する。
次に、熱酸化を行うことにより、第５図Ｆに示すよう
に、コントロールゲートCG′、フローティングゲートF
G′及びゲート電極G1′,G2′の表面に例えばSiO2膜のよ
うな絶縁膜114を形成する。次に、コントロールゲートC
G′及びフローティングゲートFG′並びにゲート電極
G1′,G2′をマスクとしてｐ型Si基板101中にｎ型不純物
を低濃度にイオン注入する。これによって、コントロー
ルゲートCG′及びフローティングゲートFG′に対して自
己整合的に例えばn-型の半導体領域131,132が形成さ
れ、ゲート電極G1′に対して自己整合的に例えばn-型の
半導体領域133,134が形成され、ゲート電極G2′に対し
て自己整合的に例えばn-型の半導体領域135,136が形成
される。
に、コントロールゲートCG′、フローティングゲートF
G′及びゲート電極G1′,G2′の表面に例えばSiO2膜のよ
うな絶縁膜114を形成する。次に、コントロールゲートC
G′及びフローティングゲートFG′並びにゲート電極
G1′,G2′をマスクとしてｐ型Si基板101中にｎ型不純物
を低濃度にイオン注入する。これによって、コントロー
ルゲートCG′及びフローティングゲートFG′に対して自
己整合的に例えばn-型の半導体領域131,132が形成さ
れ、ゲート電極G1′に対して自己整合的に例えばn-型の
半導体領域133,134が形成され、ゲート電極G2′に対し
て自己整合的に例えばn-型の半導体領域135,136が形成
される。
次に、第５図Ｇに示すように、半導体領域132のフロ
ーティングゲートFG′側の部分及び半導体導体領域136
のゲート電極G2′側の部分を例えばレジストターン137
で覆う。
ーティングゲートFG′側の部分及び半導体導体領域136
のゲート電極G2′側の部分を例えばレジストターン137
で覆う。
次に、このレジストパターン137、コントロールゲー
トCG′、フローティングゲートFG′及びゲート電極
G1′,G2′をマスクとしてｐ型Si基板101中にｎ型不純物
を高濃度にイオン注入する。これによって、第５図Ｈに
示すように、コントロールゲートCG′及びフローティン
グゲートFG′に対して自己整合的に例えばn+型のソース
領域115及び先に形成されたn-型の半導体領域132から成
る低不純物濃度部116aを有するn+型のドレイン領域116
が形成される。また、ゲート電極G2′に対して自己整合
的に例えばn+型のソース領域117及びドレイン領域118が
形成される。さらに、ゲート電極G2′に対して自己整合
的に例えばn+型のソース領域138及び先に形成されたn-
型の半導体領域136から或る低不純物濃度部139aを有す
るn+型のドレイン領域139が形成される。そして、コン
トロールゲートCG′、フローティングゲートFG′、ソー
ス領域115及びドレイン領域116によりメモリトランジス
タが形成される。また、ゲート電極G1′、ソース領域11
7及びドレイン領域118により周辺回路を構成する低耐圧
トランジスタが形成されるとともに、ゲート電極G2′、
ソース領域138及びドレイン領域139により周辺回路を構
成する高耐圧トランジスタが形成される。ここで、これ
らの低耐圧トランジスタ及び高耐圧トランジスタはいず
れもｎチャネルMOSトランジスタである。
トCG′、フローティングゲートFG′及びゲート電極
G1′,G2′をマスクとしてｐ型Si基板101中にｎ型不純物
を高濃度にイオン注入する。これによって、第５図Ｈに
示すように、コントロールゲートCG′及びフローティン
グゲートFG′に対して自己整合的に例えばn+型のソース
領域115及び先に形成されたn-型の半導体領域132から成
る低不純物濃度部116aを有するn+型のドレイン領域116
が形成される。また、ゲート電極G2′に対して自己整合
的に例えばn+型のソース領域117及びドレイン領域118が
形成される。さらに、ゲート電極G2′に対して自己整合
的に例えばn+型のソース領域138及び先に形成されたn-
型の半導体領域136から或る低不純物濃度部139aを有す
るn+型のドレイン領域139が形成される。そして、コン
トロールゲートCG′、フローティングゲートFG′、ソー
ス領域115及びドレイン領域116によりメモリトランジス
タが形成される。また、ゲート電極G1′、ソース領域11
7及びドレイン領域118により周辺回路を構成する低耐圧
トランジスタが形成されるとともに、ゲート電極G2′、
ソース領域138及びドレイン領域139により周辺回路を構
成する高耐圧トランジスタが形成される。ここで、これ
らの低耐圧トランジスタ及び高耐圧トランジスタはいず
れもｎチャネルMOSトランジスタである。
この後、第４図Ｈに示す層間絶縁膜121の形成以降の
工程と同様に工程を進めて目的とするEPROMを完成させ
る。
工程と同様に工程を進めて目的とするEPROMを完成させ
る。
ところで、上述のEPROMのメモリトランジスタのフロ
ーティングゲートFG′及びコントロールゲートCG′間の
絶縁膜（カップリング絶縁膜）110としてSiO2膜とSi3N4
膜とSiO2膜とから成る三層構造の絶縁膜（以下、ONO（O
xide−Nitride−Oxide）膜という）を用いるとフローテ
ィングゲートFG′及びコントロールゲートCG′間の耐圧
などの特性の向上を図ることができることが知られてい
る。このようにフローティングゲートFG′及びコントロ
ールゲートCG′間の絶縁膜110としてONO膜を用いる場合
の従来のEPROMの製造方法を第６図を参照しながら説明
する。すなわち、この従来のEPROMの製造方法において
は、第６図に示すように、フィールド酸化膜104及びp+
型のチャネルストッパ領域105を形成し、このフィール
ド酸化膜104で囲まれた活性領域の表面にゲート絶縁膜1
08を形成した後、全面に第１層目の多結晶Si膜109を形
成し、この多結晶Si膜109に例えばＰのようなｎ型不純
物をドープして低抵抗化する。次に、この多結晶Si膜10
9上に熱酸化法によりSiO2膜140を形成した後、このSiO2
膜140上に減圧CVD法により、Si3N4膜141を形成する。次
に、これらのSi3N4膜141、SiO4膜140及び多結晶Si膜109
をエッチングにより順次所定形状にパターンニングす
る。これによって、メモリトランジスタ形成部に所定形
状の多結晶Si膜109が形成されるとともに、この多結晶S
i膜109上にSiO2膜140及びSi3N4膜141が残される。次
に、このSi3N4膜141を熱酸化することによりこのSi3N4
膜141上にSiO2膜142を形成する。この際、多結晶Si膜10
9の側面にもSiO2膜142が形成される。
ーティングゲートFG′及びコントロールゲートCG′間の
絶縁膜（カップリング絶縁膜）110としてSiO2膜とSi3N4
膜とSiO2膜とから成る三層構造の絶縁膜（以下、ONO（O
xide−Nitride−Oxide）膜という）を用いるとフローテ
ィングゲートFG′及びコントロールゲートCG′間の耐圧
などの特性の向上を図ることができることが知られてい
る。このようにフローティングゲートFG′及びコントロ
ールゲートCG′間の絶縁膜110としてONO膜を用いる場合
の従来のEPROMの製造方法を第６図を参照しながら説明
する。すなわち、この従来のEPROMの製造方法において
は、第６図に示すように、フィールド酸化膜104及びp+
型のチャネルストッパ領域105を形成し、このフィール
ド酸化膜104で囲まれた活性領域の表面にゲート絶縁膜1
08を形成した後、全面に第１層目の多結晶Si膜109を形
成し、この多結晶Si膜109に例えばＰのようなｎ型不純
物をドープして低抵抗化する。次に、この多結晶Si膜10
9上に熱酸化法によりSiO2膜140を形成した後、このSiO2
膜140上に減圧CVD法により、Si3N4膜141を形成する。次
に、これらのSi3N4膜141、SiO4膜140及び多結晶Si膜109
をエッチングにより順次所定形状にパターンニングす
る。これによって、メモリトランジスタ形成部に所定形
状の多結晶Si膜109が形成されるとともに、この多結晶S
i膜109上にSiO2膜140及びSi3N4膜141が残される。次
に、このSi3N4膜141を熱酸化することによりこのSi3N4
膜141上にSiO2膜142を形成する。この際、多結晶Si膜10
9の側面にもSiO2膜142が形成される。
上述の第４図Ａ〜第４図Ｉに示す従来のEPROMの製造
方法においては、高いゲート耐圧が要求される高耐圧ト
ランジスタのゲート絶縁膜108の膜厚を大きくする必要
があるが、第４図Ｂに示すように、この高耐圧トランジ
スタのゲート絶縁膜108の形成時にはフローティングゲ
ートFG′及びコントロールゲートCG′間のカップリング
絶縁膜として用いられる絶縁膜110も同時に形成される
ため、上述のように高耐圧トランジスタのゲート絶縁膜
108の膜厚を大きくしようとすると、このフローティン
グゲートFG′及びコントロールゲートCG′間の絶縁膜11
0の膜厚も大きくなってしまう。このため、フローティ
ングゲートFG′及びコントロールゲートCG′間のカップ
リング容量が減少して所望の書き込み特性及び読み出し
特性が得られなくなってしまうという問題があった。
方法においては、高いゲート耐圧が要求される高耐圧ト
ランジスタのゲート絶縁膜108の膜厚を大きくする必要
があるが、第４図Ｂに示すように、この高耐圧トランジ
スタのゲート絶縁膜108の形成時にはフローティングゲ
ートFG′及びコントロールゲートCG′間のカップリング
絶縁膜として用いられる絶縁膜110も同時に形成される
ため、上述のように高耐圧トランジスタのゲート絶縁膜
108の膜厚を大きくしようとすると、このフローティン
グゲートFG′及びコントロールゲートCG′間の絶縁膜11
0の膜厚も大きくなってしまう。このため、フローティ
ングゲートFG′及びコントロールゲートCG′間のカップ
リング容量が減少して所望の書き込み特性及び読み出し
特性が得られなくなってしまうという問題があった。
また、上述の第５図Ａ〜第５図Ｈに示す従来のEPROM
の製造方法においては、メモリトランジスタのゲート絶
縁膜108と高耐圧トランジスタのゲート絶縁膜108とが同
一の膜厚になってしまうことから、メモリトランジスタ
のゲート絶縁膜108と高耐圧トランジスタのゲート絶縁
膜108とを別々の膜厚に設定することができない。この
ため、メモリトランジスタのゲート絶縁膜108の膜厚と
高耐圧トランジスタのゲート絶縁膜108の膜厚とをそれ
ぞれ最適化することが困難であるという問題があった。
さらに、第５図Ｅに示す工程の終了後にゲート電極G2′
の側壁に残されている第２層目の多結晶Si膜111をエッ
チング除去するためにリソグラフィー工程及びエッチン
グ工程が必要であるため、製造工程数が多くなってしま
うという問題もあった。
の製造方法においては、メモリトランジスタのゲート絶
縁膜108と高耐圧トランジスタのゲート絶縁膜108とが同
一の膜厚になってしまうことから、メモリトランジスタ
のゲート絶縁膜108と高耐圧トランジスタのゲート絶縁
膜108とを別々の膜厚に設定することができない。この
ため、メモリトランジスタのゲート絶縁膜108の膜厚と
高耐圧トランジスタのゲート絶縁膜108の膜厚とをそれ
ぞれ最適化することが困難であるという問題があった。
さらに、第５図Ｅに示す工程の終了後にゲート電極G2′
の側壁に残されている第２層目の多結晶Si膜111をエッ
チング除去するためにリソグラフィー工程及びエッチン
グ工程が必要であるため、製造工程数が多くなってしま
うという問題もあった。
一方、第６図に示すように、フローティングゲートF
G′及びコントロールゲートCG′間のカッリング絶縁膜
としてONO膜を用いる場合の従来のEPROMの製造方法にお
いては、最終的にフローティングゲートとなる多結晶Si
膜109の上面にはSiO2膜140とSi3N4膜141とSiO2膜142と
から成るONO膜が形成された構造となるが、このフロー
ティングゲートの側面の絶縁膜110はSiO2膜142だけとな
るため、これが耐圧不良やデータ保持特性の劣化などの
原因になりやすいという問題があった。
G′及びコントロールゲートCG′間のカッリング絶縁膜
としてONO膜を用いる場合の従来のEPROMの製造方法にお
いては、最終的にフローティングゲートとなる多結晶Si
膜109の上面にはSiO2膜140とSi3N4膜141とSiO2膜142と
から成るONO膜が形成された構造となるが、このフロー
ティングゲートの側面の絶縁膜110はSiO2膜142だけとな
るため、これが耐圧不良やデータ保持特性の劣化などの
原因になりやすいという問題があった。
従って本発明の目的は、メモリトランジスの書き込み
特性及び読み出し特性の劣化を生じることなく高耐圧ト
ランジスタのゲート絶縁膜の膜厚を十分に大きくするこ
とができる半導体不揮発性メモリの製造方法を提供する
ことにある。
特性及び読み出し特性の劣化を生じることなく高耐圧ト
ランジスタのゲート絶縁膜の膜厚を十分に大きくするこ
とができる半導体不揮発性メモリの製造方法を提供する
ことにある。
本発明の他の目的は、メモリトランジスタのゲート絶
縁膜の膜厚と高耐圧トランジスタのゲート絶縁膜の膜厚
とを別々に設定することができる半導体不揮発性メモリ
の製造方法を提供することにある。
縁膜の膜厚と高耐圧トランジスタのゲート絶縁膜の膜厚
とを別々に設定することができる半導体不揮発性メモリ
の製造方法を提供することにある。
本発明の他の目的は、製造工程の簡略化を図ることが
できる半導体不揮発性メモリの製造方法を提供すること
にある。
できる半導体不揮発性メモリの製造方法を提供すること
にある。
本発明の他の目的は、フローティングゲートとコント
ロールゲートとの間の絶縁膜としてONO膜などの少なく
とも窒化シリコン膜を含む絶縁膜を用いる場合におい
て、フローティングゲート及びコントロールゲートの間
の耐圧やデータ保持特性の向上を図ることができる半導
体不揮発性メモリの製造方法を提供することにある。
ロールゲートとの間の絶縁膜としてONO膜などの少なく
とも窒化シリコン膜を含む絶縁膜を用いる場合におい
て、フローティングゲート及びコントロールゲートの間
の耐圧やデータ保持特性の向上を図ることができる半導
体不揮発性メモリの製造方法を提供することにある。
上記目的を達成するために、本発明は、第１層目の導
体膜（９）により形成されたフローティングゲート（F
G）上に第２層目の導体膜（11）により形成されたコン
トロールゲート（CG）が絶縁膜（10）を介して積層され
た構造のメモリトランジスタと、低耐圧トランジスタ及
び高耐圧トランジスタにより構成される周辺回路とを有
する半導体不揮発性メモリの製造方法において、メモリ
トランジスタのゲート絶縁膜（８）と高耐圧トランジス
タのゲート絶縁膜（８）とを互いに異なる膜厚で形成
し、高耐圧トランジスタの形成部に所定形状の第１層目
の導体膜（９）を形成し、所定形状の第１層目の導体膜
（９）上に所定形状の第２層目の導体膜（11）を形成
し、所定形状の第２層目の導体膜（11）とほぼ同一形状
に第１層目の導体膜（９）をパターンニングすることに
より高耐圧トランジスタのゲート電極（G2）を形成する
ようにしている。
体膜（９）により形成されたフローティングゲート（F
G）上に第２層目の導体膜（11）により形成されたコン
トロールゲート（CG）が絶縁膜（10）を介して積層され
た構造のメモリトランジスタと、低耐圧トランジスタ及
び高耐圧トランジスタにより構成される周辺回路とを有
する半導体不揮発性メモリの製造方法において、メモリ
トランジスタのゲート絶縁膜（８）と高耐圧トランジス
タのゲート絶縁膜（８）とを互いに異なる膜厚で形成
し、高耐圧トランジスタの形成部に所定形状の第１層目
の導体膜（９）を形成し、所定形状の第１層目の導体膜
（９）上に所定形状の第２層目の導体膜（11）を形成
し、所定形状の第２層目の導体膜（11）とほぼ同一形状
に第１層目の導体膜（９）をパターンニングすることに
より高耐圧トランジスタのゲート電極（G2）を形成する
ようにしている。
また、上記目的を達成するために、本発明は、第１層
目の導体膜（９）により形成されたフローティングゲー
ト（FG）上に第２層目の導体膜（11）により形成された
コントロールゲート（CG）が絶縁膜を介して積層された
構造のメモリトランジスタを有する半導体不揮発性メモ
リの製造方法において、所定形状の第１層目の導体膜
（９）を形成する工程と、所定形状の第１層目の導体膜
（９）を覆うように少なくとも窒化シリコン膜（32）を
含む膜（31,32,33）を形成することにより絶縁膜と周辺
回路を構成するトランジスタのゲート絶縁膜とを形成す
る工程と、所定形状の第１層目の導体膜（９）上に絶縁
膜を介してコントロールゲート（CG）を形成する工程と
を具備する。
目の導体膜（９）により形成されたフローティングゲー
ト（FG）上に第２層目の導体膜（11）により形成された
コントロールゲート（CG）が絶縁膜を介して積層された
構造のメモリトランジスタを有する半導体不揮発性メモ
リの製造方法において、所定形状の第１層目の導体膜
（９）を形成する工程と、所定形状の第１層目の導体膜
（９）を覆うように少なくとも窒化シリコン膜（32）を
含む膜（31,32,33）を形成することにより絶縁膜と周辺
回路を構成するトランジスタのゲート絶縁膜とを形成す
る工程と、所定形状の第１層目の導体膜（９）上に絶縁
膜を介してコントロールゲート（CG）を形成する工程と
を具備する。
ここで、第１層目の導体膜（９）としては、例えば不
純物がドープされた多結晶Si膜などを用いることができ
る。また、第２層目の導体膜（11）としては、例えば不
純物がドープされた多結晶Si膜や、この不純物がドープ
された多結晶Si膜上に例えばタングステンシリサイド
（WSi2）膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜などを用いることができる。
純物がドープされた多結晶Si膜などを用いることができ
る。また、第２層目の導体膜（11）としては、例えば不
純物がドープされた多結晶Si膜や、この不純物がドープ
された多結晶Si膜上に例えばタングステンシリサイド
（WSi2）膜のような高融点金属シリサイド膜を重ねたポ
リサイド膜などを用いることができる。
少なくとも窒化シリコン膜を含む絶縁膜としては、例
えば酸化シリコン膜と窒化シリコン膜と酸化シリコン膜
とから成る三層構造の絶縁膜を用いることができる。
えば酸化シリコン膜と窒化シリコン膜と酸化シリコン膜
とから成る三層構造の絶縁膜を用いることができる。
上述のように構成された本発明の半導体不揮発性メモ
リの製造方法によれば、メモリトランジスタのゲート絶
縁膜（８）と高耐圧トランジスタのゲート絶縁膜（８）
とを互いに異なる膜厚で形成しているので、メモリトラ
ンジスタのゲート絶縁膜（８）と高耐圧トランジスタの
ゲート絶縁膜（８）とを別々の膜厚に設定することがで
きる。これによって、メモリトランジスタのゲート絶縁
膜（８）と高耐圧トランジスタのゲート絶縁膜（８）と
をそれぞれ最適化することができる。また、フローティ
ングゲート（FG）及びコントロールゲート（CG）間のカ
ップリング絶縁膜として用いられる絶縁膜（10）は、高
耐圧トランジスタのゲート絶縁膜（８）とは独立して形
成することができるので、従来のようにこの絶縁膜（1
0）の膜厚が大きくなってしまうことはなくなる。この
ため、フローティグゲート（FG）及びコントロールゲー
ト（CG）間のカップリング容量の減少を防止することが
できる。これによって、メモリトランジスタの書き込み
特性及び読み出し特性の向上を図ることができる。さら
に、所定形状の第２層目の導体膜（11）とほぼ同一形状
に所定形状の第１層目の導体膜（９）をパターンニング
することにより高耐圧トランジスタのゲート電極（G2）
を形成するようにしているので、従来のようにこのゲー
ト電極（G2）の側壁に残される第２層目の導体膜（11）
をエッチング除去するためのリソグラフィー工程及びエ
ッチング工程が不要となる。これによって、この分だけ
製造工程の簡略化を図ることができる。
リの製造方法によれば、メモリトランジスタのゲート絶
縁膜（８）と高耐圧トランジスタのゲート絶縁膜（８）
とを互いに異なる膜厚で形成しているので、メモリトラ
ンジスタのゲート絶縁膜（８）と高耐圧トランジスタの
ゲート絶縁膜（８）とを別々の膜厚に設定することがで
きる。これによって、メモリトランジスタのゲート絶縁
膜（８）と高耐圧トランジスタのゲート絶縁膜（８）と
をそれぞれ最適化することができる。また、フローティ
ングゲート（FG）及びコントロールゲート（CG）間のカ
ップリング絶縁膜として用いられる絶縁膜（10）は、高
耐圧トランジスタのゲート絶縁膜（８）とは独立して形
成することができるので、従来のようにこの絶縁膜（1
0）の膜厚が大きくなってしまうことはなくなる。この
ため、フローティグゲート（FG）及びコントロールゲー
ト（CG）間のカップリング容量の減少を防止することが
できる。これによって、メモリトランジスタの書き込み
特性及び読み出し特性の向上を図ることができる。さら
に、所定形状の第２層目の導体膜（11）とほぼ同一形状
に所定形状の第１層目の導体膜（９）をパターンニング
することにより高耐圧トランジスタのゲート電極（G2）
を形成するようにしているので、従来のようにこのゲー
ト電極（G2）の側壁に残される第２層目の導体膜（11）
をエッチング除去するためのリソグラフィー工程及びエ
ッチング工程が不要となる。これによって、この分だけ
製造工程の簡略化を図ることができる。
また、上述のように構成された本発明の半導体不揮発
性メモリの製造方法によれば、所定形状の第１層目の導
体膜（９）を覆うようにい少なくとも窒化シリコン膜
（32）を含む絶縁膜を形成し、この所定形状の第１層目
の導体膜（９）上に絶縁膜を介してコントロールゲート
（CG）を形成するようにしているので、最終的にフロー
ティングゲート（FG）となる所定形状の第１層目の導体
膜（９）の上面の部分ばかりでなく、その側壁の部分に
も窒化シリコン膜（32）を含む絶縁膜を形成することが
できる。このため、フローティングゲート（FG）間及び
コントロールゲート（CG）間の耐圧の低下やデータ保持
特性の劣化を招く原因がなくなる。これによって、フロ
ーティングゲート（FG）間及びコントロールゲート（C
G）間の耐圧やデータ保持特性の向上を図ることができ
る。また、フローティングゲート及びコントロールゲー
ト間の絶縁膜と周辺回路を構成するトランジスタのゲー
ト絶縁膜とを同一工程で同時に形成することができるの
で、製造工程の簡略化を図ることができる。
性メモリの製造方法によれば、所定形状の第１層目の導
体膜（９）を覆うようにい少なくとも窒化シリコン膜
（32）を含む絶縁膜を形成し、この所定形状の第１層目
の導体膜（９）上に絶縁膜を介してコントロールゲート
（CG）を形成するようにしているので、最終的にフロー
ティングゲート（FG）となる所定形状の第１層目の導体
膜（９）の上面の部分ばかりでなく、その側壁の部分に
も窒化シリコン膜（32）を含む絶縁膜を形成することが
できる。このため、フローティングゲート（FG）間及び
コントロールゲート（CG）間の耐圧の低下やデータ保持
特性の劣化を招く原因がなくなる。これによって、フロ
ーティングゲート（FG）間及びコントロールゲート（C
G）間の耐圧やデータ保持特性の向上を図ることができ
る。また、フローティングゲート及びコントロールゲー
ト間の絶縁膜と周辺回路を構成するトランジスタのゲー
ト絶縁膜とを同一工程で同時に形成することができるの
で、製造工程の簡略化を図ることができる。
以下、本発明の実施例について図面を参照しながら説
明する。なお、実施例の全図において、同一の部分には
同一の符号を付す。
明する。なお、実施例の全図において、同一の部分には
同一の符号を付す。
第１図Ａ〜第１図Ｉは本発明の一実施例によるEPROM
の製造方法を示す。
の製造方法を示す。
この実施例においては、第１図Ａに示すように、まず
例えばｐ型Si基板１中にｐウエル２及びｎウエル３を形
成した後、このｐ型Si基板１の表面に例えばSiO2膜のよ
うな素子間分離用のフィールド酸化膜４を選択的に形成
する。これと同時に、あらかじめｐ型Si基板１中にイオ
ン注入されてあったｐ型不純物及びｎ型不純物が拡散す
ることにより、このフィールド酸化膜４の下側に例えば
p+型のチャネルストッパ領域５及び例えばn+型のチャネ
ルストッパ領域６が形成されるとともに、ｎウエル３中
にあるフィールド酸化膜４の下側に例えばp-型の半導体
領域７が形成される。次に、このフィールド酸化膜４で
囲まれた活性領域の表面に熱酸化法により例えばSiO2膜
のようなゲート絶縁膜８を形成する。次に、メモリトラ
ンジスタ形成部のゲート絶縁膜８をエッチング除去した
後、再び熱酸化を行う。これによって、メモリトランジ
スタ形成部の活性領域の表面に必要な膜厚のゲート絶縁
膜８を形成するとともに、高耐圧トランジスタ形成部の
ゲート絶縁膜８を必要な膜厚に設定する。具体的には、
メモリトランジスタ形成部のゲート絶縁膜８の膜厚は例
えば350Å程度であり、高耐圧トランジスタ形成部のゲ
ート絶縁膜８の膜厚は例えば600Å程度である。次に、C
VD法により例えば第一層目の多結晶Si膜を形成し、この
多結晶Si膜に例えばＰのような不純物をドープして低抵
抗化した後、この多結晶Si膜をエッチングにより所定形
状にパターンニングする。これによって、メモリトラン
ジスタ形成部及び高耐圧トランジスタ形成部にそれぞれ
所定形状の多結晶Si膜９が形成される。
例えばｐ型Si基板１中にｐウエル２及びｎウエル３を形
成した後、このｐ型Si基板１の表面に例えばSiO2膜のよ
うな素子間分離用のフィールド酸化膜４を選択的に形成
する。これと同時に、あらかじめｐ型Si基板１中にイオ
ン注入されてあったｐ型不純物及びｎ型不純物が拡散す
ることにより、このフィールド酸化膜４の下側に例えば
p+型のチャネルストッパ領域５及び例えばn+型のチャネ
ルストッパ領域６が形成されるとともに、ｎウエル３中
にあるフィールド酸化膜４の下側に例えばp-型の半導体
領域７が形成される。次に、このフィールド酸化膜４で
囲まれた活性領域の表面に熱酸化法により例えばSiO2膜
のようなゲート絶縁膜８を形成する。次に、メモリトラ
ンジスタ形成部のゲート絶縁膜８をエッチング除去した
後、再び熱酸化を行う。これによって、メモリトランジ
スタ形成部の活性領域の表面に必要な膜厚のゲート絶縁
膜８を形成するとともに、高耐圧トランジスタ形成部の
ゲート絶縁膜８を必要な膜厚に設定する。具体的には、
メモリトランジスタ形成部のゲート絶縁膜８の膜厚は例
えば350Å程度であり、高耐圧トランジスタ形成部のゲ
ート絶縁膜８の膜厚は例えば600Å程度である。次に、C
VD法により例えば第一層目の多結晶Si膜を形成し、この
多結晶Si膜に例えばＰのような不純物をドープして低抵
抗化した後、この多結晶Si膜をエッチングにより所定形
状にパターンニングする。これによって、メモリトラン
ジスタ形成部及び高耐圧トランジスタ形成部にそれぞれ
所定形状の多結晶Si膜９が形成される。
次に、熱酸化を行うことにより、第１図Ｂに示すよう
に、多結晶Si膜９の表面に例えばSiO2膜のような絶縁膜
（カップリング絶縁膜）10を形成するとともに、低耐圧
トランジスタ形成部の活性領域の表面にゲート絶縁膜８
を形成する。この際には、ゲート電極G2の表面にも絶縁
膜10が形成される。
に、多結晶Si膜９の表面に例えばSiO2膜のような絶縁膜
（カップリング絶縁膜）10を形成するとともに、低耐圧
トランジスタ形成部の活性領域の表面にゲート絶縁膜８
を形成する。この際には、ゲート電極G2の表面にも絶縁
膜10が形成される。
次に、第１図Ｃに示すように、CVD法により全面に例
えば第２層目の多結晶Si膜11を形成し、この多結晶Si膜
11に例えばＰのような不純物をドープして低抵抗化した
後、この多結晶Si膜11上にリソグラフィーにより所定形
状のレジストパターン12を形成する。
えば第２層目の多結晶Si膜11を形成し、この多結晶Si膜
11に例えばＰのような不純物をドープして低抵抗化した
後、この多結晶Si膜11上にリソグラフィーにより所定形
状のレジストパターン12を形成する。
次に、このレジストパターン12をマスクとして多結晶
Si膜11を例えばPIE法により基板表面と垂直方向に異方
性エッチングして、第１図Ｄに示すように、メモリトラ
ンジスタ用のコントロールゲートCG及び周辺回路を構成
する低耐圧MOSトランジスタ用のゲート電極G1を形成す
るとともに、高耐圧トランジスタ形成部の多結晶Si膜９
上に所定形状の多結晶Si膜11を形成する。
Si膜11を例えばPIE法により基板表面と垂直方向に異方
性エッチングして、第１図Ｄに示すように、メモリトラ
ンジスタ用のコントロールゲートCG及び周辺回路を構成
する低耐圧MOSトランジスタ用のゲート電極G1を形成す
るとともに、高耐圧トランジスタ形成部の多結晶Si膜９
上に所定形状の多結晶Si膜11を形成する。
次に、第１図Ｅに示すように、周辺回路部の低耐圧ト
ランジスタ形成部の表面及び高耐圧トランジスタ形成部
の表面の一部をレジストパターン13で覆った後、例えば
RIE法により絶縁膜10を基板表面と垂直方向に異方性エ
ッチングする。
ランジスタ形成部の表面及び高耐圧トランジスタ形成部
の表面の一部をレジストパターン13で覆った後、例えば
RIE法により絶縁膜10を基板表面と垂直方向に異方性エ
ッチングする。
次に、例えばRIE法により第１層目の多結晶Si膜９を
基板表面と垂直方向に異方性エッチングする。これによ
って、第１図Ｆに示すように、フローティングゲートFG
がコントロールゲートCGに対して自己整合的に形成され
るとともに、高耐圧トランジスタ形成部の第１層目の多
結晶Si膜９がその上に形成されている第２層目の多結晶
Si膜11と同一形状にパターンニングされて高耐圧トラン
ジスタ用のゲート電極G2が形成される。この異方性エッ
チングの際には、第１層目の多結晶Si膜９の側壁に形成
された第２層目の多結晶Si膜11を同時にエッチング除去
される。この後、レジストパターン12,13を除去する。
基板表面と垂直方向に異方性エッチングする。これによ
って、第１図Ｆに示すように、フローティングゲートFG
がコントロールゲートCGに対して自己整合的に形成され
るとともに、高耐圧トランジスタ形成部の第１層目の多
結晶Si膜９がその上に形成されている第２層目の多結晶
Si膜11と同一形状にパターンニングされて高耐圧トラン
ジスタ用のゲート電極G2が形成される。この異方性エッ
チングの際には、第１層目の多結晶Si膜９の側壁に形成
された第２層目の多結晶Si膜11を同時にエッチング除去
される。この後、レジストパターン12,13を除去する。
次に、第１図Ｇに示すように、フローティングゲート
FG及びゲート電極G1,G2以外の部分のゲート絶縁膜８を
エッチング除去して活性領域の表面を露出させる。
FG及びゲート電極G1,G2以外の部分のゲート絶縁膜８を
エッチング除去して活性領域の表面を露出させる。
次に、熱酸化を行うことにより、第１図Ｈに示すよう
に、露出した活性領域の表面に再びゲート絶縁膜８を形
成するとともに、コントロールゲートCG、フローティン
グゲートFG及びゲート電極G1,G2の表面に例えばSiO2膜
のような絶縁膜14を形成する。次に、コントロールゲー
トCG及びフローティングゲートFG並びにゲート電極G1を
マスクとしてｐ型Si基板１及びｐウエル２中に例えばAs
のようなｎ型不純物を高濃度にイオン注入する。同様
に、ゲート電極G2をマスクとしてｎウエル３中に例えば
Ｂのようなｐ型不純物を高濃度にイオン注入する。これ
によって、コントロールゲートCG及びフローティングゲ
ートFGに対して自己整合的に例えばn+型のソース領域15
及びドレイン領域16が形成されるとともに、ゲート電極
G1に対して自己整合的に例えばn+型のソース領域17及び
ドレイン領域18が形成される。また、ゲート電極G2に対
して自己整合的に例えばp+型のソース領域19が形成され
るとともに、先に形成されたp-型の半導体領域７から成
る低不純物濃度部20aを有するp+型のドレイン領域20が
形成される。そして、コントロールゲートCG、フローテ
ィングゲートFG、ソース領域15及びドレイン領域16によ
りメモリトランジスタが形成される。また、ゲート電極
G1、ソース領域17及びドレイン領域18により周辺回路を
構成する低耐圧トランジスタが形成され、ゲート電極
G2、ソース領域19及びドレイン領域20により周辺回路を
構成する高耐圧トランジスタが形成される。ここで、低
耐圧トランジスタはｎチャネルMOSトランジスタであ
り、高耐圧トランジスタはLOD型のｐチャネルMOSトラン
ジスタである。この後、CVD法により全面に例えばPSG膜
のような層間絶縁膜21を形成する。
に、露出した活性領域の表面に再びゲート絶縁膜８を形
成するとともに、コントロールゲートCG、フローティン
グゲートFG及びゲート電極G1,G2の表面に例えばSiO2膜
のような絶縁膜14を形成する。次に、コントロールゲー
トCG及びフローティングゲートFG並びにゲート電極G1を
マスクとしてｐ型Si基板１及びｐウエル２中に例えばAs
のようなｎ型不純物を高濃度にイオン注入する。同様
に、ゲート電極G2をマスクとしてｎウエル３中に例えば
Ｂのようなｐ型不純物を高濃度にイオン注入する。これ
によって、コントロールゲートCG及びフローティングゲ
ートFGに対して自己整合的に例えばn+型のソース領域15
及びドレイン領域16が形成されるとともに、ゲート電極
G1に対して自己整合的に例えばn+型のソース領域17及び
ドレイン領域18が形成される。また、ゲート電極G2に対
して自己整合的に例えばp+型のソース領域19が形成され
るとともに、先に形成されたp-型の半導体領域７から成
る低不純物濃度部20aを有するp+型のドレイン領域20が
形成される。そして、コントロールゲートCG、フローテ
ィングゲートFG、ソース領域15及びドレイン領域16によ
りメモリトランジスタが形成される。また、ゲート電極
G1、ソース領域17及びドレイン領域18により周辺回路を
構成する低耐圧トランジスタが形成され、ゲート電極
G2、ソース領域19及びドレイン領域20により周辺回路を
構成する高耐圧トランジスタが形成される。ここで、低
耐圧トランジスタはｎチャネルMOSトランジスタであ
り、高耐圧トランジスタはLOD型のｐチャネルMOSトラン
ジスタである。この後、CVD法により全面に例えばPSG膜
のような層間絶縁膜21を形成する。
次に、第１図Ｉに示すように、例えば減圧CVD法によ
り全面に例えばSi3N4膜22を形成し、さらにこのSi3N4膜
22上に例えばAsSG膜23を形成した後、これらのAsSG膜2
3、Si3N4膜22,層間絶縁膜21及びゲート絶縁膜８の所定
部分を順次エッチング除去してコンタクトホールC1,C2,
C3,C4,C5,C6を形成する。次に、例えばスパッタ法によ
り全面に例えばAl−Si合金膜を形成した後、このAl−Si
合金膜をエッチングにより所定形状にパターンニングし
て配線24〜29を形成する。この後、例えばCVD法により
形成されたPSG膜及びプラズマCVD法により形成されたSi
N膜から成るパッシベーション膜30を形成して、目的と
するEPROMを完成させる。
り全面に例えばSi3N4膜22を形成し、さらにこのSi3N4膜
22上に例えばAsSG膜23を形成した後、これらのAsSG膜2
3、Si3N4膜22,層間絶縁膜21及びゲート絶縁膜８の所定
部分を順次エッチング除去してコンタクトホールC1,C2,
C3,C4,C5,C6を形成する。次に、例えばスパッタ法によ
り全面に例えばAl−Si合金膜を形成した後、このAl−Si
合金膜をエッチングにより所定形状にパターンニングし
て配線24〜29を形成する。この後、例えばCVD法により
形成されたPSG膜及びプラズマCVD法により形成されたSi
N膜から成るパッシベーション膜30を形成して、目的と
するEPROMを完成させる。
この実施例によりEPROMにおいては、高耐圧トランジ
スタのゲート電極G2及びその上に絶縁膜10を介して形成
された第２層目の多結晶Si膜11のそれぞれに対して配線
コンタクトが取られる。すなわち、例えば第２図に示す
ように、第１層目の多結晶Si膜から成るゲート電極G2の
一端部及び第２層目の多結晶Si膜11の一端部のそれぞれ
を互いに重ならないように反対側に折り曲げた構造と
し、これらの一端部のそれぞれに対して配線コンタクト
を取るようにする。すなわち、この高耐圧トランジスタ
はスタックゲート構造を有する。C7,C8はこの配線コン
タクトを取るためのコンタクトホールを示す。
スタのゲート電極G2及びその上に絶縁膜10を介して形成
された第２層目の多結晶Si膜11のそれぞれに対して配線
コンタクトが取られる。すなわち、例えば第２図に示す
ように、第１層目の多結晶Si膜から成るゲート電極G2の
一端部及び第２層目の多結晶Si膜11の一端部のそれぞれ
を互いに重ならないように反対側に折り曲げた構造と
し、これらの一端部のそれぞれに対して配線コンタクト
を取るようにする。すなわち、この高耐圧トランジスタ
はスタックゲート構造を有する。C7,C8はこの配線コン
タクトを取るためのコンタクトホールを示す。
以上のように、この実施例によれば、メモリトランジ
スタのゲート絶縁膜８の膜厚と高耐圧トランジスタのゲ
ート絶縁膜８の膜厚とを別々の値に設定することができ
ることから、メモリトランジスタのゲート絶縁膜８の膜
厚をその最適な膜厚に設定することができるとともに、
高耐圧トランジスタのゲート絶縁膜８の膜厚を十分なゲ
ート耐圧が得られる膜厚に設定することができる。ま
た、これによってフローティングゲートFG及びコントロ
ールゲートCG間の絶縁膜10の膜厚が大きくなることがな
くなるので、フローティングゲートFG及びコントロール
ゲートCG間のカップリング容量の減少を防止することが
できる。このため、メモリトランジスタの書き込み特性
及び読み出し特性の向上を図ることができる。
スタのゲート絶縁膜８の膜厚と高耐圧トランジスタのゲ
ート絶縁膜８の膜厚とを別々の値に設定することができ
ることから、メモリトランジスタのゲート絶縁膜８の膜
厚をその最適な膜厚に設定することができるとともに、
高耐圧トランジスタのゲート絶縁膜８の膜厚を十分なゲ
ート耐圧が得られる膜厚に設定することができる。ま
た、これによってフローティングゲートFG及びコントロ
ールゲートCG間の絶縁膜10の膜厚が大きくなることがな
くなるので、フローティングゲートFG及びコントロール
ゲートCG間のカップリング容量の減少を防止することが
できる。このため、メモリトランジスタの書き込み特性
及び読み出し特性の向上を図ることができる。
また、第１層目の多結晶Si膜９をその上に絶縁膜10を
介して形成された所定形状の第２層目の多結晶Si膜11と
同一形状にエッチングによりパターンニングすることに
より高耐圧トランジスタのゲート電極G2を形成するよう
にしているので、第５図Ａ〜第５図Ｈに示す従来のEPRO
Mの製造方法のように高耐圧トランジスタのゲート電極G
2′の側壁に残された第２層目の多結晶Si膜11をエッチ
ング除去するためのリソグラフィー工程及びエッチング
工程が不要となる。これによって、この分だけ製造工程
の簡略化を図ることができる。
介して形成された所定形状の第２層目の多結晶Si膜11と
同一形状にエッチングによりパターンニングすることに
より高耐圧トランジスタのゲート電極G2を形成するよう
にしているので、第５図Ａ〜第５図Ｈに示す従来のEPRO
Mの製造方法のように高耐圧トランジスタのゲート電極G
2′の側壁に残された第２層目の多結晶Si膜11をエッチ
ング除去するためのリソグラフィー工程及びエッチング
工程が不要となる。これによって、この分だけ製造工程
の簡略化を図ることができる。
次に、本発明の他の実施例について第３図Ａ〜第３図
Ｄを参照しながら説明する。
Ｄを参照しながら説明する。
この実施例においては、第３図Ａに示すように、まず
ｐ型Si基板１の表面にフィールド酸化膜４を形成すると
ともにこのフィールド酸化膜４の下側にp+型のチャネル
ストッパ領域５を形成した後、このフィールド酸化膜４
で囲まれた活性領域の表面に熱酸化法によりゲート絶縁
膜８を形成する。次に、CVD法により全面に第１層目の
多結晶Si膜９を形成し、この多結晶Si膜９に例えばＰの
ような不純物をドープして低抵抗化した後、この多結晶
Si膜９をエッチングにより所定形状にパターンニングし
てメモリトランジスタ形成部に所定形状の多結晶Si膜９
を形成する。次に、この多結晶Si膜９で覆われていない
部分のゲート絶縁膜８をエッチング除去して活性領域の
表面を露出させる。
ｐ型Si基板１の表面にフィールド酸化膜４を形成すると
ともにこのフィールド酸化膜４の下側にp+型のチャネル
ストッパ領域５を形成した後、このフィールド酸化膜４
で囲まれた活性領域の表面に熱酸化法によりゲート絶縁
膜８を形成する。次に、CVD法により全面に第１層目の
多結晶Si膜９を形成し、この多結晶Si膜９に例えばＰの
ような不純物をドープして低抵抗化した後、この多結晶
Si膜９をエッチングにより所定形状にパターンニングし
てメモリトランジスタ形成部に所定形状の多結晶Si膜９
を形成する。次に、この多結晶Si膜９で覆われていない
部分のゲート絶縁膜８をエッチング除去して活性領域の
表面を露出させる。
次に、熱酸化を行うことにより、第３図Ｂに示すよう
に、多結晶Si膜９の表面及び露出した活性領域の表面に
SiO2膜31を形成する。次に、例えば減圧CVD法により全
面にSi3N4膜32を形成する。次に、このSi3N4膜32を熱酸
化することによりこのSi3N4膜32上にSiO2膜33を形成す
る。これらのSiO2膜31、Si3N432及びSiO2膜33によりONO
膜が形成される。このONO膜の膜厚は、高耐圧トランジ
スタで十分なゲート耐圧を得られるように選ばれる。具
体的には、例えば12.5V系の高耐圧トランジスタでは、S
iO2膜31,Si3N4膜32及びSiO4膜33の膜厚はそれぞれ例え
ば100Å、100Å、40Å程度である。
に、多結晶Si膜９の表面及び露出した活性領域の表面に
SiO2膜31を形成する。次に、例えば減圧CVD法により全
面にSi3N4膜32を形成する。次に、このSi3N4膜32を熱酸
化することによりこのSi3N4膜32上にSiO2膜33を形成す
る。これらのSiO2膜31、Si3N432及びSiO2膜33によりONO
膜が形成される。このONO膜の膜厚は、高耐圧トランジ
スタで十分なゲート耐圧を得られるように選ばれる。具
体的には、例えば12.5V系の高耐圧トランジスタでは、S
iO2膜31,Si3N4膜32及びSiO4膜33の膜厚はそれぞれ例え
ば100Å、100Å、40Å程度である。
次に、第３図Ｃに示すように、CVD法により全面に第
２層目の多結晶Si膜11を形成し、この多結晶Si膜11に例
えばＰのような不純物をドープして低抵抗化した後、こ
の多結晶Si膜11上にリングラフィーにより所定形状のレ
ジストパターン12を形成する。
２層目の多結晶Si膜11を形成し、この多結晶Si膜11に例
えばＰのような不純物をドープして低抵抗化した後、こ
の多結晶Si膜11上にリングラフィーにより所定形状のレ
ジストパターン12を形成する。
次に、第３図Ｄに示すように、このレジストパターン
12をマスクとして多結晶Si膜11をエッチングすることに
より、メモリトランジスタ用のコントロールゲートCG及
び周辺回路を構成する低耐圧トランジスタ及び高耐圧ト
ランジスタ用のゲート電極G1,G2を形成する。次に、レ
ジストパターン12をマスクとして第１層目の多結晶Si膜
９をエッチングすることにより、フローティングゲート
をコントロールゲートCGに対して自己整合的に形成す
る。
12をマスクとして多結晶Si膜11をエッチングすることに
より、メモリトランジスタ用のコントロールゲートCG及
び周辺回路を構成する低耐圧トランジスタ及び高耐圧ト
ランジスタ用のゲート電極G1,G2を形成する。次に、レ
ジストパターン12をマスクとして第１層目の多結晶Si膜
９をエッチングすることにより、フローティングゲート
をコントロールゲートCGに対して自己整合的に形成す
る。
次に、レジストパターン12を除去した後、ソース領域
及びドレイン領域、層間絶縁膜、コンタクトホール、配
線などの形成を経て、目的とするEPROMを完成させる。
及びドレイン領域、層間絶縁膜、コンタクトホール、配
線などの形成を経て、目的とするEPROMを完成させる。
以上のように、この実施例によれば、フローティング
ゲートFGの上面の部分ばかりでなく、その側面の部分に
もONO膜が形成された構造とすることができるので、フ
ローティングゲートFG及びコントロールゲートCG間の耐
圧やデータ保持特性の向上を図ることができる。これに
よって、信頼性の高いEPROMを実現することができる。
また、メモリトランジスタの絶縁膜10、低耐圧トランジ
スタのゲート絶縁膜８及び高耐圧トランジスタのゲート
絶縁膜８を同一の工程で同時に形成することができるの
で、その分だけ製造工程の簡略化を図ることができる。
ゲートFGの上面の部分ばかりでなく、その側面の部分に
もONO膜が形成された構造とすることができるので、フ
ローティングゲートFG及びコントロールゲートCG間の耐
圧やデータ保持特性の向上を図ることができる。これに
よって、信頼性の高いEPROMを実現することができる。
また、メモリトランジスタの絶縁膜10、低耐圧トランジ
スタのゲート絶縁膜８及び高耐圧トランジスタのゲート
絶縁膜８を同一の工程で同時に形成することができるの
で、その分だけ製造工程の簡略化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の二つの実施例においては、本発明をEP
ROMの製造に適用した場合について説明したが、本発明
は、EEPROMの製造に適用することも可能であることは言
うまでもない。
ROMの製造に適用した場合について説明したが、本発明
は、EEPROMの製造に適用することも可能であることは言
うまでもない。
以上述べたように、本発明によれば、メモリトランジ
スタのゲート絶縁膜と高耐圧トランジスタのゲート絶縁
膜とを互いに異なる膜厚で形成し、高耐圧トランジスタ
の形成部に所定形状の第１層目の導体膜を形成し、所定
形状の第１層目の導体膜上に所定形状の第２層目の導体
膜を形成し、所定形状の第２層目の導体膜とほぼ同一形
状に第１層目の導体膜をパターンニングすることにより
高耐圧トランジスタのゲート電極を形成するようにして
いるので、メモリトランジスタの書き込み特性及び読み
出し特性の劣化を生じることなく高耐圧トランジスタの
ゲート絶縁膜の膜厚を十分に大きくすることができると
ともに、メモリトランジスタのゲート絶縁膜の膜厚と高
耐圧トランジスタのゲート絶縁膜の膜厚とを別々に設定
することができ、しかも製造工程の簡略化を図ることが
できる。
スタのゲート絶縁膜と高耐圧トランジスタのゲート絶縁
膜とを互いに異なる膜厚で形成し、高耐圧トランジスタ
の形成部に所定形状の第１層目の導体膜を形成し、所定
形状の第１層目の導体膜上に所定形状の第２層目の導体
膜を形成し、所定形状の第２層目の導体膜とほぼ同一形
状に第１層目の導体膜をパターンニングすることにより
高耐圧トランジスタのゲート電極を形成するようにして
いるので、メモリトランジスタの書き込み特性及び読み
出し特性の劣化を生じることなく高耐圧トランジスタの
ゲート絶縁膜の膜厚を十分に大きくすることができると
ともに、メモリトランジスタのゲート絶縁膜の膜厚と高
耐圧トランジスタのゲート絶縁膜の膜厚とを別々に設定
することができ、しかも製造工程の簡略化を図ることが
できる。
また、本発明によれば、所定形状の第１層目の導体膜
を形成する工程と、所定形状の第１層目の導体膜を覆う
ように少なくとも窒化シリコン膜を含む膜を形成するこ
とにより絶縁膜と周辺回路を構成するトランジスタのゲ
ート絶縁膜とを形成する工程と、所定形状の第１層目の
導体膜上に絶縁膜を介してコントロールゲートを形成す
る工程とを具備するので、フローティングゲートの上面
の部分ばかりでなく、フローティングゲートの側壁の部
分にも窒化シリコン膜を含む絶縁膜を形成することがで
き、これによってフローティングゲート及びコントロー
ルゲート間の耐圧やデータ保持特性の向上を図ることが
できるとともに、フローティングゲート及びコントロー
ルゲート間の絶縁膜と周辺回路を構成するトランジスタ
のゲート絶縁膜とを同一工程で同時に形成することがで
きることにより製造工程の簡略化を図ることができる。
を形成する工程と、所定形状の第１層目の導体膜を覆う
ように少なくとも窒化シリコン膜を含む膜を形成するこ
とにより絶縁膜と周辺回路を構成するトランジスタのゲ
ート絶縁膜とを形成する工程と、所定形状の第１層目の
導体膜上に絶縁膜を介してコントロールゲートを形成す
る工程とを具備するので、フローティングゲートの上面
の部分ばかりでなく、フローティングゲートの側壁の部
分にも窒化シリコン膜を含む絶縁膜を形成することがで
き、これによってフローティングゲート及びコントロー
ルゲート間の耐圧やデータ保持特性の向上を図ることが
できるとともに、フローティングゲート及びコントロー
ルゲート間の絶縁膜と周辺回路を構成するトランジスタ
のゲート絶縁膜とを同一工程で同時に形成することがで
きることにより製造工程の簡略化を図ることができる。
第１図Ａ〜第１図Ｉは本発明の一実施例によるEPROMの
製造方法を工程順に説明するための断面図、第２図は第
１図Ａ〜第１図Ｉに示す製造方法により製造されたEPRO
Mの高耐圧トランジスタのゲート電極部を示す部分平面
図、第３図Ａ〜第３図Ｄは本発明の他の実施例によるEP
ROMの製造方法を工程順に説明するための断面図、第４
図Ａ〜第４図Ｉは従来のEPROMの製造方法を工程順に説
明するための断面図、第５図Ａ〜第５図Ｈは他の従来の
EPROMの製造方法を工程順に説明するための断面図、第
６図はさらに他の従来のEPROMの製造方法を説明するた
めの断面図である。 図面における主要な符号の説明 1:p型Si基板、2:pウエル、3:nウエル、4:フィールド酸
化膜、8:ゲート絶縁膜、9:第１層目の多結晶Si膜、10:
絶縁膜、11:第２層目の多結晶Si膜、12,13:レジストパ
ターン、15,17,19:ソース領域、16,18,20:ドレイン領
域、CG:コントロールゲート、FG:フローティングゲー
ト、G1,G2:ゲート電極。
製造方法を工程順に説明するための断面図、第２図は第
１図Ａ〜第１図Ｉに示す製造方法により製造されたEPRO
Mの高耐圧トランジスタのゲート電極部を示す部分平面
図、第３図Ａ〜第３図Ｄは本発明の他の実施例によるEP
ROMの製造方法を工程順に説明するための断面図、第４
図Ａ〜第４図Ｉは従来のEPROMの製造方法を工程順に説
明するための断面図、第５図Ａ〜第５図Ｈは他の従来の
EPROMの製造方法を工程順に説明するための断面図、第
６図はさらに他の従来のEPROMの製造方法を説明するた
めの断面図である。 図面における主要な符号の説明 1:p型Si基板、2:pウエル、3:nウエル、4:フィールド酸
化膜、8:ゲート絶縁膜、9:第１層目の多結晶Si膜、10:
絶縁膜、11:第２層目の多結晶Si膜、12,13:レジストパ
ターン、15,17,19:ソース領域、16,18,20:ドレイン領
域、CG:コントロールゲート、FG:フローティングゲー
ト、G1,G2:ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/785 H01L 29/792 H01L 27/115
Claims (2)
- 【請求項１】第１層目の導体膜により形成されたフロー
ティングゲート上に第２層目の導体膜により形成された
コントロールゲートが絶縁膜を介して積層された構造の
メモリトランジスタと、低耐圧トランジスタ及び高耐圧
トランジスタにより構成される周辺回路とを有する半導
体不揮発性メモリの製造方法において、 上記メモリトランジスタのゲート絶縁膜と上記高耐圧ト
ランジスタのゲート絶縁膜とを互いに異なる膜厚で形成
し、 上記高耐圧トランジスタの形成部に所定形状の上記第１
層目の導体膜を形成し、上記所定形状の上記第１層目の
導体膜上に所定形状の上記第２層目の導体膜を形成し、 上記所定形状の上記第２層目の導体膜とほぼ同一形状に
上記所定形状の上記第１層目の導体膜をパターンニング
することにより上記高耐圧トランジスタのゲート電極を
形成するようにしたことを特徴とする半導体不揮発性メ
モリの製造方法。 - 【請求項２】第１層目の導体膜により形成されたフロー
ティングゲート上に第２層目の導体膜により形成された
コントロールゲートが絶縁膜を介して積層された構造の
メモリトランジスタを有する半導体不揮発性メモリの製
造方法において、 所定形状の上記第１層目の導体膜を形成する工程と、 上記所定形状の上記第１層目の導体膜を覆うように少な
くとも窒化シリコン膜を含む膜を形成することにより上
記絶縁膜と周辺回路を構成するトランジスタのゲート絶
縁膜とを形成する工程と、 上記所定形状の上記第１層目の導体膜上に上記絶縁膜を
介して上記コントロールゲートを形成する工程とを具備
することを特徴とする半導体不揮発性メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333636A JP2936608B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333636A JP2936608B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194967A JPH03194967A (ja) | 1991-08-26 |
| JP2936608B2 true JP2936608B2 (ja) | 1999-08-23 |
Family
ID=18268265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333636A Expired - Fee Related JP2936608B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3099640A1 (fr) * | 2019-07-31 | 2021-02-05 | Stmicroelectronics (Rousset) Sas | Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0993036A1 (en) | 1998-10-09 | 2000-04-12 | STMicroelectronics S.r.l. | Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device |
| EP1109217A1 (en) * | 1999-12-13 | 2001-06-20 | STMicroelectronics S.r.l. | Method of manufacturing low and high voltage CMOS transistors with EPROM cells |
| KR100357692B1 (ko) * | 2000-10-27 | 2002-10-25 | 삼성전자 주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| US8845064B2 (en) | 2011-11-29 | 2014-09-30 | Canon Kabushiki Kaisha | Printing apparatus |
| US8733876B2 (en) | 2011-11-29 | 2014-05-27 | Canon Kabushiki Kaisha | Printing apparatus |
-
1989
- 1989-12-22 JP JP1333636A patent/JP2936608B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3099640A1 (fr) * | 2019-07-31 | 2021-02-05 | Stmicroelectronics (Rousset) Sas | Procédé de fabrication de transistors moyenne tension et circuit intégré correspondant |
| US11183505B2 (en) | 2019-07-31 | 2021-11-23 | Stmicroelectronics (Rousset) Sas | Process for fabricating medium-voltage transistors and corresponding integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03194967A (ja) | 1991-08-26 |
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