KR20030057560A - 자기-정렬식 비휘발성 메모리 셀 - Google Patents

자기-정렬식 비휘발성 메모리 셀 Download PDF

Info

Publication number
KR20030057560A
KR20030057560A KR10-2003-7007086A KR20037007086A KR20030057560A KR 20030057560 A KR20030057560 A KR 20030057560A KR 20037007086 A KR20037007086 A KR 20037007086A KR 20030057560 A KR20030057560 A KR 20030057560A
Authority
KR
South Korea
Prior art keywords
floating gate
region
memory cell
forming
layer
Prior art date
Application number
KR10-2003-7007086A
Other languages
English (en)
Inventor
보후밀 로제크
알란엘 레닝거
Original Assignee
아트멜 코포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아트멜 코포레이숀 filed Critical 아트멜 코포레이숀
Publication of KR20030057560A publication Critical patent/KR20030057560A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따르면, 전기적으로 커플링되어 메인 부동 게이트 영역(212) 옆에 배치되는 작은 측벽 스페이서(sidewall spacer;239)를 구비하는 자기 정렬식(self-aligned) 비휘발성 메모리 셀(200)이 개시된다. 작은 측벽 스페이서(239) 및 메인 부동 게이트 영역(212)은 모두 기판(204) 상에 형성되고, 이 양자는 비휘발성 메모리 셀의 부동 게이트를 형성한다. 양자는, 작은 측벽 스페이서(239)와 기판(204) 사이에서는 보다 얇고(260), 메인 부동 게이트 영역(212)과 기판(204) 사이에서는 보다 두꺼운(263) 산화물 층(232)에 의해 기판으로부터 전기적으로 절연되어 있다. 작은 측벽 스페이서(239)는 작게 제작될 수 있고, 따라서 얇은 산화물 층 영역도 전자가 부동 게이트 내로 터널 통과하는 작은 경로를 생성하도록 작게 제작할 수 있다.

Description

자기-정렬식 비휘발성 메모리 셀 {SELF-ALIGNED NON-VOLATILE MEMORY CELL}
도 1에는, 본 발명과 동일한 양수인에게 양도된 미국 특허 제4,833,096호의 도 18에 나타낸 바와 같은 EEPROM(100)(Electrically Erasable Programmable Read Only Memory; 전기적으로 삭제 및 프로그래밍이 가능한 읽기 전용 메모리)의 단면도가 나타나 있다. 본 출원의 도 1을 참조하면, deep N-well(23)이 p형 기판(40)에 형성되고, N 채널 및 메모리 셀 디바이스(device)가 형성되어 있다. N 채널 스테이지 및 필드 산화물이 상기 메모리 셀 디바이스 영역 주위에 형성된다. 채널 정지부 및 필드 산화물은 얇은 산화물 층을 열적으로 성장시키고, 두께가 1000 Å - 2500 Å인 질화물 층을 증착시키며, 이 질화물을 비-디바이스 영역으로부터 제거하고, N-well 및 N 채널 디바이스 영역 주위에 붕소 이온을 주입한 뒤에, 붕소 내에 드라이빙(driving) 하며, 질화물에 의하여 덮이지 않는 비-디바이스 영역에 있는 산화물을 열적으로 성장시킴으로써 형성된다.
상기 공정은 제1 종의 N형 불순물을 메모리 셀 디바이스 영역의 일부에 주입하고, 제1 산화물 층(59)을 열적으로 성장시키며, 그 내부에 주입된 불순물 위에 윈도우를 형성하고, 제2 종의 N형 불순물을 윈도우 구멍에 주입하며, 상기 윈도우 내에서 두꺼운 산화물 층을 재성장시킴으로써 계속된다. 그 다음에, 2500 Å - 3400 Å 두께의 다결정 실리콘("polysilicon") 층이 증착되고, 상기 제1 산화물 층이 부동 게이트(71)를 형성하도록 제거된다. 제2 산화물 층은 1000℃ - 1050℃의 온도에서 열적으로 성장하는데, 이는 상기 제2 산화물 층이 다결정 실리콘 부동 게이트와 기판 모두의 상부에서 실질적으로 균일한 두께가 되도록 보장한다. 임의의 확장 디바이스(enhancement device)의 한계치를 조정한 후에, 다결정 실리콘 또는 다결정 실리콘/실리사이드 샌드위치형의 제2 게이트 층이 증착되고, 상기 제2 산화물 층이 주변 디바이스를 위한 게이트(95, 97) 뿐만 아니라 부동 게이트(71)와 함께 메모리 셀(30)을 형성하는 제2 다결정 실리콘 게이트(99)를 형성하도록 선택적으로 제거된다. 그 다음에, 자기-정렬 마스크로서 특정 디바이스의 다결정 실리콘 게이트를 이용하여 소스(105) 및 드레인(107)을 형성한다.
상기 공정은 다음과 같은 방식으로 이중층의 도전성 라인을 형성함으로써 종결된다. 우선, 붕소/인이 도핑된 실리카 유리(121) 덮개를 도포하고, 접촉 구멍(123)을 에칭하며, 상기 실리카 유리를 그 유동 온도까지 가열하여 상기 접촉 구멍의 코너를 둥글게 한다. 그 다음에, 도전성 라인의 제1 층(131)을 형성한다. 금속간 절연층(133)을 증착하고 후방으로 에칭하며 다시 증착하여 실질적으로 평면인 표면을 형성한다. 그리고 나서, 비아 구멍(135)을 습식/건식 에칭하고 도전성 라인의 제2 층(137)을 형성한다. 패시베이션(passivation) 층(139)을 제2금속층(137) 위에 증착할 수 있고, 또는 단일의 금속층 디바이스에 대해서는 제1 금속층(131) 위에 증착할 수 있다.
EEPROM(100)은 그 커플링 비율을 보다 크게 할 수 있으면, 보다 신속한 프로그래밍/삭제가 가능하다. 메모리 셀(30)의 커플링 비율[EEPROM(100)의 커플링 비율도 마찬가지임]은 메모리 셀(30)의 제어 케이트(99)와 부동 게이트(71) 사이에 형성된 제1 커패시턴스(도시되지 않음)의, 메모리 셀(30)의 부동 게이트(71)와 p-기판(40) 사이에 형성된 제2 커패시턴스(도시되지 않음)에 대한 비율이다. 제1 커패시턴스와 제2 커패시턴스는 직렬로 배치되므로, 다른 인자들은 동일한 상태에서 메모리 셀(30)의 커플링 비율이 증가하는 경우에, 메모리 셀(30)의 부동 게이트(71)와 p-기판(40) 사이의 전압 강하도 역시 증가한다. 그 결과, 전자가 얇은 터널 산화물 층(59)을 통하여 부동 게이트(71) 내로 터널 통과하는 것이 보다 용이하다. 환언하면, 프로그래밍된 메모리 셀(30)은 보다 빨라지게 된다.
메모리 셀(30)의 커플링 비율을 증가시키는 데에는 적어도 두 가지 방법이 있다. 첫 번째 방법은 메모리 셀(30)의 제어 게이트(99)와 부동 게이트(71) 사이에 형성된 제1 커패시턴스를 증가시키는 것이다. 이것을 행하는 한 가지 방법은 메모리 셀(30)의 제어 게이트(99)와 부동 게이트(71) 사이에 중첩되는 영역을 증가시키는 것이다.
두 번째 방법은 메모리 셀(30)의 부동 게이트(71)와 p-기판(40) 사이에 형성된 제2 커패시턴스를 감소시키는 것이다. 이것은 메모리 셀(30)의 부동 게이트(71)와 p-기판(40) 사이에 중첩되는 영역을 감소시킴으로써 행해질 수 있다. 메모리셀(30)의 부동 게이트(71)와 p-기판(40) 사이의 전용 터널(dedicated tunnel) 산화물 영역(59)의 두께를 증가시키면 제2 커패시턴스를 감소시키고 이에 따라 커플링 비율을 증가시키지만, 이는 또한 전자가 상기 전용 터널 산화물 영역(59)을 터널 통과하는 것도 훨씬 더 어려워진다는 것에 유의해야 한다. 따라서, 그에 대한 타협안으로 전자가 p-기판(40)으로부터 부동 게이트(71) 내로 터널 통과하는 경로로 작용하도록 하기 위하여, 전용 터널 산화물 층(59)은 터널 산화물 영역(130)의 작은 부분에서만 보다 얇아져야 하며, 터널 산화물 영역(59)의 나머지 부분에서는 더 두꺼워져야 한다.
그러나, 전술한 두 번째 방법을 사용하는 경우에도 개선의 여지는 여전히 있다. 본 발명의 목적은, 전자가 부동 게이트 내부를 터널 통과하는 경로를 생성하기 위하여 터널 산화물 영역은 작은 부분에서는 보다 얇고 다른 위치에서는 보다 두꺼운 채로 남아 있는 메모리 셀을 형성하는 방법을 제공함으로써, 부동 게이트와 p-well 또는 p-기판 사이에 형성된 제2 커패시턴스를 감소시키는 종래 기술의 방법을 개선하는 것이다.
본 발명은 자기-정렬식(self-aligned) 비휘발성 메모리 셀, 보다 구체적으로 말하자면 고용량의 커플링 비율 및 얇고 작은 터널링 산화물 영역을 포함하는 자기-정렬식 비휘발성 메모리 셀에 관한 것이다.
도 1은 종래 기술의 전형적인 EEPROM의 단면도이고,
도 2a 내지 도 2h는 본 발명의 자기 정렬식 비휘발성 메모리 셀을 제작하는 단계들을 나타내고,
도 3은 본 발명의 비휘발성 메모리 셀의 또 하나의 바람직한 실시 형태이다.
본 발명의 비휘발성 메모리 셀은, 전기적으로 결합되어 메인 부동 게이트 영역 옆에 배치되는 작은 측벽 스페이서(sidewall spacer)를 구비한다. 작은 측벽 스페이서 및 메인 부동 게이트 영역은 모두 기판 상에 형성되고, 이 양자는 비휘발성 메모리 셀의 부동 게이트를 형성한다. 양자는, 작은 측벽 스페이서와 기판 사이에서 보다 얇고 메인 부동 게이트 영역과 기판 사이에서 보다 두꺼운 산화물 층에 의해, 기판으로부터 전기적으로 절연되어 있다. 작은 측벽 스페이서는 좁게 제작될 수 있고, 따라서 산화물 층의 얇은 부분도 전자가 부동 게이트 내로 터널 통과하는 작은 경로를 생성하도록 작게 제작될 수 있다.
도 2h에 나타낸 바와 같이, 본 발명의 비휘발성 메모리 셀(200)의 최종 구조 및 작동은 이 메모리 셀을 제작하는 상기 단계들을 쭉 살펴봄으로써 잘 이해할 수 있다. 도 2a를 참조하면, 본 발명의 비휘발성 메모리 셀의 제작 공정은, 예시하고자 하는 목적에서 p형 반도체 기판(204)으로 시작한다. 두께가 약 300Å(1Å=10-10m)인 실리콘 산화물(SiO2) 층(208)을 기판(204)에 형성한다. 다음 단계에서, 제1 다결정 실리콘(poly-1) 층(212)을 실리콘 산화물 층(208) 위에 증착한다. 그 다음에, poly-1 층(212)의 과도한 부분은, 도 2a에서 볼 수 있는 바와 같이 poly-1 영역(212)만을 남기고 에칭 제거하는데, 이 영역(212)은 나중에 도 2h에서 메모리 셀(200)의 부동 게이트(212, 239, 251)의 일부로서 작용한다. 다음 단계에서, n+ 영역(216, 220)이 마스크로서 poly-1 영역(212)을 이용한 이온 충격에 의해 주입된다. 환언하면, n+ 영역(216, 220)은 poly-1 영역(212)의 두 개의 대향하는 면으로 자기 정렬된다.
도 2b를 참조하면, 실리콘 산화물 층(208)의 일부를 습식 에칭 제거하여 n+ 영역(216)의 표면(228)을 노출시키는 데에 포토레지스트 마스크(photoresist mask; 224)를 사용한다. 그 다음에, 마스크(224)를 제거한다.
도 2c를 참조하면, 두께가 약 70Å인 얇은 실리콘 산화물 층(232)을 상기 구조 위에 형성하고, 표면(228)을 포함하여 이 구조를 완전히 덮는다.
도 2d를 참조하면, 얇은 실리콘 산화물 층(232)을 블랭킷(blanket) 하도록 제2 다결정 실리콘(poly-2) 층(236)을 증착한다. 그 다음에, 도 2e에서 볼 수 있는 바와 같이, poly-2 측벽 스페이서(239, 242)만을 poly-1 영역(212)의 좌우에 각각 남기고, poly-2 층(236)을 건식 에칭 제거한다. 이러한 에칭 작업은 이방성 에칭 방법을 이용하여 수행할 수 있다. poly-1 영역(212)의 우측에 있는 poly-2 측벽 스페이서(242)는 본 발명에 있어서 중요하지 않으며, 따라서 다음의 설명에서 상세히 다루지는 않는다. 이 때, poly-2 측벽 스페이서(239) 및 poly-1 영역(212)은 얇은 실리콘 산화물 층(232)에 의해 전기적으로 절연된다.
도 2f를 참조하면, 얇은 실리콘 산화물 층(232)의 일부를 습식 에칭 제거하여 poly-1 영역(212)의 상단에 있는 표면(248)을 노출시키는 데에 포토레지스트 마스크(245)를 사용한다. 그 다음에 이 마스크(245)를 제거한다.
도 2g를 참조하면, 상기 구조 전체를 블랭킷 하도록 제3 다결정 실리콘(poly-3) 층(251)을 증착한다. 이 얇은 poly-3 층(251)은 표면(248)을 통하여 poly-1 영역(212)과 전기적으로 접촉한다. poly-3 층(251)은 poly-2 측벽 스페이서(239)와도 직접 접촉한다. 그 다음에, 도 2g에서 볼 수 있는 바와 같이, poly-3 층(251)의 과도한 부분을 건식 에칭 제거하여 필요한 부분(251)만을 남긴다.
도 2h를 참조하면, 상기 구조를 블랭킷 하도록 절연 ONO(산화물/질화물/산화물) 층(254)을 증착한다. 그 다음에, 마스크를 사용하여 좌측에 있는 절연 ONO 층(254)의 과도한 부분을 제거한다. 그 다음 단계에서, 상기 구조 전체를 블랭킷 하도록 제4 다결정 실리콘(poly-4) 층(257)을 증착한다. 그 다음에, 도 2h에서 볼 수 있는 바와 같이, 마스크를 사용하여 poly-4 층(257)의 양쪽에 있는 과도한 부분을 제거한다. 절연 ONO 층(254)과 poly-4 층(257)의 구조 및 이 구조의 제작 방법은 당업계에 잘 알려져 있고, 따라서 본 명세서에서는 자세히 설명하지 않는다.
최종 구조는 비휘발성 메모리 셀(200)이다. poly-1 영역(212), poly-2 측벽 스페이서(239) 및 poly-3 층(251)은 메모리 셀(200)의 부동 게이트(212, 239, 251)를 형성한다. poly-4 층(257)은 메모리 셀(200)의 제어 게이트(257)를 형성한다. 절연 ONO 층(254)에 의하여 서로 분리되어 있는 부동 게이트(212, 239, 251)와 제어 게이트(257)는 제1 평행판 커패시터(도시되지 않음)를 형성한다. 부동 게이트(212, 239, 251)와 기판(204)은 제2 평행판 커패시터(도시되지 않음)를 형성한다. 제1 평행판 커패시터와 제2 평행판 커패시터는 직렬로 배치되어 있다. 제2 평행판 커패시터의 두 개의 평행판 사이의 절연층에는 두 개의 절연부가 마련되어 있다. 제1 절연부(260)는 얇고, 얇은 실리콘 산화물 층(232)의 일부이다. 제1 절연부(260)는 poly-3 층(251)의 제일 좌측 에지로부터 poly-2 측벽 스페이서(239)의제일 우측 에지로 연장된다. 제2 절연부(263)는 더 두껍고, poly-1 영역(212)의 하부에 배치되는 실리콘 산화물 층(208)의 일부이다.
처음 볼 때, 절연부(260, 263) 양자는 메모리 셀(200)의 커플링 비율을 높게 유지하기 위하여 제2 평행판 커패시터의 커패시턴스를 낮게 유지할 정도로 두꺼워야 한다. 그러나, 이러한 높은 커플링 비율이 메모리 셀의 프로그래밍을 보다 용이하게 하는 것은 아니다. 왜냐 하면, 높은 커플링 비율로 인하여 제어 게이트(257)와 드레인(216) 사이의 전압차의 대부분이 부동 게이트(212, 239, 251)와 드레인(216) 사이에 나타나지만, 전자가 두꺼운 절연부(260, 263)를 터널 통과하는 것은 여전히 어렵기 때문이다. 본 발명의 메모리 셀(200)은, 절연부(260)를 얇고 작고 함으로써 이러한 문제를 해결한다. 그 결과, 절연부(260)는 전자가 드레인(216)으로부터, 메모리 셀(200)을 프로그래밍하기 위하여 부동 게이트(212, 239, 251)의 일부를 구성하는 poly-2 측벽 스페이서(239) 내로 터널 통과하는 경로(또는 터널 산화물 영역)가 된다. 절연부(260)를 얇게 제작하면, 제2 평행판 커패시터의 커패시턴스는 증가한다. 그러나, 절연부(260)는 절연부(263)와 비교해 볼 때 면적이 작기 때문에, 전자가 부동 게이트(212, 239, 251)내로 터널 통과하도록 양 절연부(260, 263)를 얇게 제작하는 경우보다 제2 평행판 커패시터의 커패시턴스의 증가는 훨씬 더 작다. 그 결과, 이는 전자가 드레인(216)으로부터 얇은 절연부(260)를 통하여, 메모리 셀(200)을 프로그래밍하기 위하여 부동 게이트(212, 239, 251)의 일부를 구성하는 poly-2 측벽 스페이서(239) 내로 터널 통과하는 것을 보다 용이하게 한다.
메모리 셀(200)의 프로그래밍은 고전압(예컨대, 12V-15V)을 제어 게이트(257)에 인가하고, 접지 전압을 드레인(216) 및 소스(220)에 인가함으로써 행할 수 있다. 전자는 포올러-노드하임(Fowler-Nordheim) 터널링 효과 하에서, 얇은 절연부(260)를 통하여 부동 게이트(212, 239, 251)의 일부를 구성하는 poly-2 측벽 스페이서(239) 내로 터널 통과할 것이다. 부동 게이트(212, 239, 251) 내에 포섭되는 전자는 메모리 셀(200)의 한계 전압을 증가시켜서, 판독 모드에서 드레인(216)과 소스(220) 사이에 도전성 채널이 존재하지 않도록 한다. 환언하면, 프로그래밍된 메모리 셀(200)은 로직 0을 나타낸다.
부동 게이트(212, 239, 251) 내에 전자가 포섭되지 않은 프로그래밍되지 않은 메모리 셀(200)은 통상적인 한계 전압을 가지고 있다. 판독 모드에 있어서, 프로그래밍되지 않은 메모리 셀(200)에 대하여, 도전성 채널은 드레인(216)과 소스(220) 사이에 있는 절연부(263) 아래에 형성된다. 환언하면, 프로그래밍되지 않은 메모리 셀(200)은 로직 1을 나타낸다. 판독 모드 중에, 소스(220)에 대하여 메모리 셀(200)의 제어 게이트(257)에 인가되는 전압은, 프로그래밍되지 않은 메모리 셀의 통상적인 한계 전압보다는 높아야 하지만, 프로그래밍된 메모리 셀의 증가된 한계 전압보다는 낮아야 한다. 그 결과, 판독 모드 중에, 선택된 프로그래밍된 메모리 셀(200)은 작업을 수행하지 않고, 선택된 프로그래밍되지 않은 메모리 셀(200)은 작업을 수행한다.
프로그래밍된 메모리 셀(200)의 삭제는 고전압(예컨대, 12V)을 드레인(216)에 인가하고, 접지 전압을 제어 게이트(257) 및 소스(220)에 인가함으로써 행할 수있다. 부동 게이트(212, 239, 251) 내에 포섭된 전자는 얇은 절연부(260)를 통하여 드레인(216)으로 통과한다. 이로써, 메모리 셀은 프로그래밍되지 않은 상태가 된다.
도 3을 참조하면, 화학적 기계적 폴리싱(CMP) 공정을 이용함으로써 얇은 실리콘 산화물 층(232)을 poly-1 영역(212)의 상단으로부터 완전히 제거하여 poly-1 영역(212)의 표면(248)을 노출시킨 것을 제외하고는, 메모리 셀(300)이 도 2h의 메모리 셀(200)과 동일한 또 다른 실시 형태가 나타나 있다. 그 뒤에, poly-3 층(251), 절연 ONO 층(254) 및 poly-4 층(257)은, 도 2h의 메모리 셀(200)의 경우와 같이 구조 상에 차례대로 형성된다.
본 발명의 비휘발성 메모리 셀은 당업계에 잘 알려진 선택형 트랜지스터도 역시 포함하며, 따라서 본 명세서에서는 설명하지 않는다.

Claims (17)

  1. 드레인 및 소스가 마련된 반도체 기판과,
    상기 기판 위에 형성되고, 전기적으로 함께 커플링되는 메인 부동 게이트 영역 및 작은 측벽 스페이서를 포함하는 부동 게이트와,
    상기 부동 게이트를 상기 기판으로부터 분리시키고, 제1 절연부와 제2 절연부를 포함하며, 상기 제1 절연부는 상기 작은 측벽 스페이서를 상기 기판으로부터 분리시키고, 상기 제2 절연부는 상기 메인 부동 게이트 영역을 상기 기판으로부터 분리시키고, 상기 제1 절연부는 상기 제2 절연부보다 얇으며, 상기 부동 게이트는 상기 작은 측벽 스페이서 및 메인 부동 게이트 영역을 전기적으로 접속시키는 접속층을 더 포함하며, 이 접속층은 상기 작은 측벽 스페이서 및 메인 부동 게이트 영역 모두의 위에 이들과 접촉 상태로 형성되며, 상기 작은 측벽 스페이서는 상기 메인 부동 게이트 영역의 측면을 따라 그리고 그 상단에 배치되는 제1 절연층과,
    상기 부동 게이트 위에 형성되는 제어 게이트와,
    상기 제어 게이트와 부동 게이트를 분리시키는 제2 절연층
    을 포함하는 것인 비휘발성 메모리 셀.
  2. 제1항에 있어서, 상기 제1 절연부는 상기 드레인 위에 있는 것인 비휘발성 메모리 셀.
  3. 제2항에 있어서, 상기 드레인 및 소스는 상기 메인 부동 게이트 영역의 대향 측면과 자기 정렬되는 것인 비휘발성 메모리 셀.
  4. 제1항에 있어서, 상기 제1 절연부는 상기 드레인 위에 있는 것인 비휘발성 메모리 셀.
  5. 제1항에 있어서, 상기 드레인 및 소스는 상기 메인 부동 게이트 영역의 대향 측면과 자기 정렬되는 것인 비휘발성 메모리 셀.
  6. 반도체 기판 상에서 비휘발성 메모리 셀을 형성하는 방법으로서,
    상기 기판 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 메인 부동 게이트 영역을 형성하는 단계와,
    자기 정렬을 위하여 상기 메인 부동 게이트 영역의 대향면을 이용하여 드레인 영역 및 소스 영역을 형성하는 단계와,
    상기 메인 부동 게이트 영역의 한 측면 부근의 상기 제1 절연층의 제1 부분을 수정하여 얇은 절연 영역을 형성하고, 이 얇은 절연 영역은 상기 메인 부동 게이트 영역 하부에서 상기 제1 절연층의 제2 부분보다 얇으며, 상기 얇은 절연 영역은 상기 드레인 영역 위에 배치되고, 상기 제1 절연층은 상기 소스 영역 위에서 수정되지 않은 상태로 남아 있도록 하는 단계와,
    상기 얇은 절연 영역 위에 작은 측벽 스페이서를 형성하는 단계와,
    상기 메인 부동 게이트 영역 위의 상기 얇은 절연 영역의 일부를 제거하여 상기 메인 부동 게이트 영역의 상단의 표면을 노출시키는 단계와,
    상기 작은 측벽 스페이서 및 메인 부동 게이트 영역 모두의 위에 이들과 물리적 접촉 상태를 이루는 얇은 접속층을 형성하고, 이 얇은 접속층은 상기 표면을 매개로 상기 메인 부동 게이트 영역과 접촉하며, 이에 따라 상기 작은 측벽 스페이서는 상기 메인 부동 게이트 영역과 전기 접속되고, 상기 메인 부동 게이트 영역과 작은 측벽 스페이서 및 얇은 접속층은 상기 비휘발성 메모리 셀의 부동 게이트를 형성하는 단계와,
    적어도 상기 부동 게이트 위에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 그리고 적어도 상기 부동 게이트 위에 제어 게이트를 형성하는 단계
    를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  7. 제6항에 있어서, 상기 제1 절연층의 제1 부분을 수정하는 것은
    상기 제1 절연층의 제1 부분을 제거하는 단계와,
    상기 제1 절연층의 제1 부분이 예전에 존재했었던 곳에 상기 얇은 절연 영역을 형성하는 단계
    를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  8. 제6항에 있어서, 상기 얇은 절연 영역을 형성하는 단계는, 적어도 상기 제1절연층의 제1 부분이 예전에 존재했었던 곳 위에, 그리고 상기 메인 부동 게이트 영역 위에 얇은 절연층을 형성하는 단계를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  9. 제6항에 있어서, 상기 메인 부동 게이트 영역 위의 상기 얇은 절연층의 일부를 제거하는 것은, 포토레지스트 마스크 및 습식 에칭을 이용하여 상기 얇은 절연층의 일부의 제거를 돕는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  10. 제6항에 있어서, 상기 메인 부동 게이트 영역 위의 상기 얇은 절연층의 일부를 제거하는 것은, 화학적 기계적 폴리싱 공정을 이용하여 상기 얇은 절연층의 일부를 제거하는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  11. 제8항에 있어서, 상기 작은 측벽 스페이서를 형성하는 것은
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계와,
    상기 도전층을 에칭하여 상기 작은 측벽 스페이서를 형성하는 단계
    를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  12. 제11항에 있어서, 상기 도전층을 에칭하는 것은 이방성으로 에칭하는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  13. 제12항에 있어서, 상기 제2 절연층을 형성하는 것은 산화물 / 질화물 / 산화물(ONO) 층을 형성하는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  14. 제7항에 있어서, 상기 작은 측벽 스페이서를 형성하는 것은
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계와,
    상기 도전층을 에칭하여 상기 작은 측벽 스페이서를 형성하는 단계
    를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  15. 제14항에 있어서, 상기 도전층을 에칭하는 것은 이방성으로 에칭하는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  16. 제6항에 있어서, 상기 작은 측벽 스페이서를 형성하는 것은
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계와,
    상기 도전층을 에칭하여 상기 작은 측벽 스페이서를 형성하는 단계
    를 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
  17. 제16항에 있어서, 상기 도전층을 에칭하는 것은 이방성으로 에칭하는 것을 포함하는 것인 비휘발성 메모리 셀을 형성하는 방법.
KR10-2003-7007086A 2000-11-30 2001-10-15 자기-정렬식 비휘발성 메모리 셀 KR20030057560A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/727,571 2000-11-30
US09/727,571 US6479351B1 (en) 2000-11-30 2000-11-30 Method of fabricating a self-aligned non-volatile memory cell
PCT/US2001/032157 WO2002045176A1 (en) 2000-11-30 2001-10-15 Self-aligned non-volatile memory cell

Publications (1)

Publication Number Publication Date
KR20030057560A true KR20030057560A (ko) 2003-07-04

Family

ID=24923175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7007086A KR20030057560A (ko) 2000-11-30 2001-10-15 자기-정렬식 비휘발성 메모리 셀

Country Status (11)

Country Link
US (3) US6479351B1 (ko)
EP (1) EP1340264A1 (ko)
JP (1) JP2004519094A (ko)
KR (1) KR20030057560A (ko)
CN (1) CN1220274C (ko)
AU (1) AU2002214585A1 (ko)
CA (1) CA2427232A1 (ko)
HK (1) HK1059683A1 (ko)
NO (1) NO20032188L (ko)
TW (1) TW515051B (ko)
WO (1) WO2002045176A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624029B2 (en) * 2000-11-30 2003-09-23 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
DE10209784A1 (de) * 2001-09-01 2003-12-04 Univ Stuttgart Inst Fuer Chemi Sulfinatgruppen enthaltende Oligomere und Polymere und Verfahren zu ihrer Herstellung
US6831325B2 (en) * 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
US6767791B1 (en) * 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Structure and method for suppressing oxide encroachment in a floating gate memory cell
US6888192B2 (en) * 2003-04-25 2005-05-03 Atmel Corporation Mirror image non-volatile memory cell transistor pairs with single poly layer
US6998670B2 (en) * 2003-04-25 2006-02-14 Atmel Corporation Twin EEPROM memory transistors with subsurface stepped floating gates
US6919242B2 (en) * 2003-04-25 2005-07-19 Atmel Corporation Mirror image memory cell transistor pairs featuring poly floating spacers
US6822285B1 (en) * 2003-07-31 2004-11-23 Atmel Corporation EEPROM with multi-member floating gate
US20050239250A1 (en) * 2003-08-11 2005-10-27 Bohumil Lojek Ultra dense non-volatile memory array
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
US7098106B2 (en) * 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers
US20060046402A1 (en) * 2004-08-31 2006-03-02 Micron Technology, Inc. Flash cell structures and methods of formation
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
US20080119022A1 (en) * 2006-11-22 2008-05-22 Atmel Corporation Method of making eeprom transistors
KR101334844B1 (ko) * 2011-12-29 2013-12-05 주식회사 동부하이텍 싱글 폴리형 이이피롬과 그 제조 방법
CN104465353B (zh) * 2014-11-28 2018-01-26 上海华力微电子有限公司 Ono介质层的制备方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833096A (en) 1988-01-19 1989-05-23 Atmel Corporation EEPROM fabrication process
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5108939A (en) * 1990-10-16 1992-04-28 National Semiconductor Corp. Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region
US5338952A (en) * 1991-06-07 1994-08-16 Sharp Kabushiki Kaisha Non-volatile memory
US5268585A (en) * 1991-07-01 1993-12-07 Sharp Kabushiki Kaisha Non-volatile memory and method of manufacturing the same
US5618742A (en) 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
US5477068A (en) 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
JP3317459B2 (ja) * 1993-04-30 2002-08-26 ローム株式会社 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法
US5479368A (en) 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
US5640031A (en) 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
US5543339A (en) * 1994-08-29 1996-08-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JP3403877B2 (ja) 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
KR100192546B1 (ko) * 1996-04-12 1999-06-15 구본준 플래쉬 메모리 및 이의 제조방법
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
US5793079A (en) * 1996-07-22 1998-08-11 Catalyst Semiconductor, Inc. Single transistor non-volatile electrically alterable semiconductor memory device
DE19638969C2 (de) 1996-09-23 2002-05-16 Mosel Vitelic Inc EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung
US5963806A (en) 1996-12-09 1999-10-05 Mosel Vitelic, Inc. Method of forming memory cell with built-in erasure feature
US6392267B1 (en) * 1997-04-25 2002-05-21 Alliance Semiconductor Corporation Flash EPROM array with self-aligned source contacts and programmable sector erase architecture
US6060766A (en) * 1997-08-25 2000-05-09 Advanced Micro Devices, Inc. Protection of hydrogen sensitive regions in semiconductor devices from the positive charge associated with plasma deposited barriers or layers
US5879993A (en) * 1997-09-29 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride spacer technology for flash EPROM
US5918124A (en) * 1997-10-06 1999-06-29 Vanguard International Semiconductor Corporation Fabrication process for a novel multi-storage EEPROM cell
JP3183396B2 (ja) 1997-11-20 2001-07-09 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JPH11186416A (ja) 1997-12-19 1999-07-09 Rohm Co Ltd 不揮発性半導体記憶装置およびその製造方法
US5972752A (en) 1997-12-29 1999-10-26 United Semiconductor Corp. Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile
US6091101A (en) * 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
US6043530A (en) 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
TW390028B (en) * 1998-06-08 2000-05-11 United Microelectronics Corp A flash memory structure and its manufacturing
US5879992A (en) * 1998-07-15 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating step poly to improve program speed in split gate flash
US6074914A (en) 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
US6160287A (en) * 1998-12-08 2000-12-12 United Microelectronics Corp. Flash memory
TW444402B (en) * 1999-03-11 2001-07-01 Mosel Vitelic Inc Flash memory cell and its manufacturing method
KR100308128B1 (ko) * 1999-08-24 2001-11-01 김영환 비휘발성 메모리 소자 및 그의 제조 방법
US6465835B1 (en) * 1999-09-27 2002-10-15 Advanced Micro Devices, Inc. Charge gain/charge loss junction leakage prevention for flash technology by using double isolation/capping layer between lightly doped drain and gate
US20020000605A1 (en) * 2000-06-28 2002-01-03 Chun-Mai Liu Method of fabricating high-coupling ratio split gate flash memory cell array

Also Published As

Publication number Publication date
US20020063278A1 (en) 2002-05-30
AU2002214585A1 (en) 2002-06-11
TW515051B (en) 2002-12-21
CA2427232A1 (en) 2002-06-06
US6841823B2 (en) 2005-01-11
NO20032188D0 (no) 2003-05-14
JP2004519094A (ja) 2004-06-24
WO2002045176B1 (en) 2002-08-22
EP1340264A1 (en) 2003-09-03
WO2002045176A1 (en) 2002-06-06
CN1478303A (zh) 2004-02-25
NO20032188L (no) 2003-07-17
CN1220274C (zh) 2005-09-21
HK1059683A1 (en) 2004-07-09
USRE40486E1 (en) 2008-09-09
US6479351B1 (en) 2002-11-12

Similar Documents

Publication Publication Date Title
USRE40486E1 (en) Self-aligned non-volatile memory cell
US6764905B2 (en) Method of manufacturing a scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
US6087222A (en) Method of manufacture of vertical split gate flash memory device
US20040238847A1 (en) Semiconductor device and manufacturing method
US6913974B2 (en) Flash memory device structure and manufacturing method thereof
JP2675572B2 (ja) 半導体集積回路の製造方法
EP1506573B1 (en) Manufacturing method for ultra small thin windows in floating gate transistors
KR0183484B1 (ko) 과소거 동작 보상용으로서 측벽 분할 게이트를 갖는 비휘발성 반도체 장치
US6573142B1 (en) Method to fabricate self-aligned source and drain in split gate flash
US6624029B2 (en) Method of fabricating a self-aligned non-volatile memory cell
US6235582B1 (en) Method for forming flash memory cell
US6962852B2 (en) Nonvolatile memories and methods of fabrication
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
JPH11186416A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2936608B2 (ja) 半導体不揮発性メモリの製造方法
JP2000195972A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20040010445A (ko) 고전압 모오스 트랜지스터의 구조 및 그 제조방법
KR19980048591A (ko) 플레쉬 메모리 소자 및 그 제조방법
JPH05226669A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid