KR101334844B1 - 싱글 폴리형 이이피롬과 그 제조 방법 - Google Patents
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Abstract
본 발명은 셀 밀도를 증가시킬 수 있을 뿐만 아니라 동작 전압을 낮출 수 있는 싱글 폴리형 이이피롬과 그 제조 방법에 관한 것이다.
이를 위하여 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬은 반도체 기판 상에 형성된 제 2 도전형 웰과, 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 소스 및 드레인 영역과, 제 2 도전형 웰의 상부에 형성된 터널 산화막과, 터널 산화막 상부에 형성되며, 제 2 도전형 불순물 이온이 도핑된 플로팅 게이트와, 플로팅 게이트와 인접한 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 불순물 영역을 포함하며, 플로팅 게이트는, 드레인 영역과 인접한 부분의 농도가 불순물 영역과 인접한 부분 보다 높은 것을 특징으로 한다.
이를 위하여 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬은 반도체 기판 상에 형성된 제 2 도전형 웰과, 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 소스 및 드레인 영역과, 제 2 도전형 웰의 상부에 형성된 터널 산화막과, 터널 산화막 상부에 형성되며, 제 2 도전형 불순물 이온이 도핑된 플로팅 게이트와, 플로팅 게이트와 인접한 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 불순물 영역을 포함하며, 플로팅 게이트는, 드레인 영역과 인접한 부분의 농도가 불순물 영역과 인접한 부분 보다 높은 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 셀에 관한 것으로, 더욱 상세하게는 셀 밀도를 증가시킬 수 있을 뿐만 아니라 동작 전압을 낮출 수 있는 싱글 폴리형 이이피롬과 그 제조 방법에 관한 것이다.
EEPROM(Electrically Erasable Programmable Read Only Memory)은 전기적으로 소거와 쓰기가 가능하며 전원 전압이 오프 되어도 데이터가 보존된다. 터널링(Tunneling)을 이용하여 전기적으로 소거(Erase)와 프로그래밍(Programming)이 가능하기 때문에 사용자가 정보 변경이 가능하다. 그러나, 2개의 트랜지스터로써 1셀(cell)을 구성해야 하기 때문에 EPROM에 비하여 면적이 크고 고가이다.
일반적으로 비휘발성(non volatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점이 있어 PC 바이오스(BIOS)용, 셋탑박스(Set top Box), 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이하, 첨부된 도면을 참조하여 종래의 단일 폴리(single poly) EEPROM 소자에 대해 설명한다.
먼저, 도 1a는 "channel hot electron injection" 방식으로 프로그램(Program)하는 방식을 나타낸 것으로, N-웰(Well)에 인가된 프로그램 전압(program voltage)(+Vp)에 의해 플로팅 게이트(floating gate)에 특정 전압이 유기되며(플로팅 게이트에 유기되는 전압은 커플링 비율(coupling ratio)에 의해 정해짐), 플로팅 게이트에 유기된 특정 전압에 의해 NMOS의 채널 영역을 반전시키게 된다.
그리고, NMOS의 드레인(drain) 영역에 특정 전압(VDS)를 인가하면, 드레인에서 소스(source)쪽으로 전류가 흐르게 되며, 드레인 접합 영역 부근에서 발생되는 "channel hot electron"이 플로팅 게이트로 주입됨으로써 NMOS 소자의 문턱전압이 높아지게 된다.
도 1b는 종래의 F/N 터널링(tunneling) 방식으로 소거(erase)하는 방식을 나타낸 것으로, N-웰은 접지(ground)시키고 NMOS 영역의 소스/드레인에 소거 전압(erase voltage)(+VE)를 인가한다.
상기와 같이 N-웰에 인가된 접지전압에 의해 플로팅 게이트에는 거의 접지전압에 가까운 전위(potential)이 유기되고, NMOS 영역의 소스/드레인에 인가된 소거 전압(+VE)에 의해 전기장(electric field)가 NMOS 소스/드레인에서 플로팅 게이트쪽으로 강하게 걸리게 된다.
상기와 같이 인가된 전기장에 의해 플로팅 게이트에 존재하는 전자들이 F/N 터널링하여 소스/드레인 영역으로 빠져나감으로써 NMOS 소자의 문턱전압이 낮아지게 된다.
도면 1c는 종래 EEPROM의 읽기(reading) 방식을 나타낸 것으로, N-웰에는 읽기 전압(reading voltage)(+VR)을 인가하며 이로 인해 플로팅 게이트에는 특정 전압이 유기되며, NMOS 소자의 드레인에는 읽기를 위한 포지티브 드레인 전압(positive drain voltage)를 인가하고 소스는 접지시키게 된다.
만약, 플로팅 게이트에 전자가 주입되어 있는 프로그래밍 상태로 NMOS 소자의 문턱전압이 매우 높은 상태이면, 플로팅 게이트에 유기된 특정 전압으로도 NMOS 소자를 턴-온(turn-on) 시킬 수 없어 전류가 흐르지 않게 되며, 플로팅 게이트에 전자가 없는 소거 상태라면, NMOS 소자의 문턱전압이 매우 낮은 상태로 플로팅 게이트에 유기된 특정 전압으로도 NMOS 소자를 턴-온 시킬 수 있어 전류가 흐르게 된다.
상기와 같은 EEPROM 소자에 있어서 플로팅 게이트과 N-웰 사이에는 터널 산화막이 형성되며, 이러한 터널 산화막을 이용하여 드레인 접합 영역 부근에서 발생되는 "channel hot electron"을 트랩하게 된다.
그러나, 이와 같이 터널 산화막을 이용하는 방법은 소스에서 드레인쪽으로 걸리는 전압보다 높은 전압을 플로팅 게이트에 인가해야 하기 때문에 다른 소자에 영향을 줄 수 있는 단점이 있다. 이런 이유로, 플로팅 게이트에 충분한 전압을 인가하지 못하게 되기 때문에 소자의 신뢰성을 떨어뜨리는 요인이 되고 있다.
또한, 종래의 단일 폴리 EEPROM 셀 경우, 프로그램/소거/읽기 동작을 위해 플로팅 게이트에 특정 전위를 유기시키기 위해 N-웰을 형성시켜야 하기 때문에 단위 셀 면적이 매우 커서 고밀도(high density)를 갖는 EEPROM을 구현하기가 어렵다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 플로팅 게이트의 하부에 형성되는 터널 산화막을 서로 다른 두께로 형성함으로써, 셀 밀도를 증가시킬 수 있는 싱글 폴리형 이이피롬과 그 제조 방법을 제공하는데 있다.
또한, 본 발명은 플로팅 게이트의 일부 영역에 식각된 패턴을 형성함으로써, 전계 밀집 현상을 유발시켜 동작 전압을 낮출 수 있는 싱글 폴리형 이이피롬과 그 제조 방법을 제공하는데 있다.
또한, 본 발명은 서로 다른 도전형 불순물 농도 분포를 갖는 플로팅 게이트를 제공함으로써, 플로팅 게이트의 일함수(workfunction) 차이를 이용하여 동작 전압 차이를 유발시킬 수 있는 싱글 폴리형 이이피롬과 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬은 반도체 기판 상에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 소스 및 드레인 영역과, 상기 제 2 도전형 웰의 상부에 형성된 터널 산화막과, 상기 터널 산화막 상부에 형성되며, 제 2 도전형 불순물 이온이 도핑된 플로팅 게이트와, 상기 플로팅 게이트와 인접한 상기 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 불순물 영역을 포함하며, 상기 플로팅 게이트는, 상기 드레인 영역과 인접한 부분의 농도가 상기 불순물 영역과 인접한 부분 보다 높은 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 상기 플로팅 게이트는, 상기 드레인 영역과 인접한 부분의 폭이 상기 불순물 영역과 인접한 부분 보다 큰 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 상기 플로팅 게이트는, 상기 드레인 영역과 인접한 일부가 식각된 패턴을 갖는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 상기 플로팅 게이트는, 상기 드레인 영역과 인접한 일부가 요철 모양으로 패터닝되어 있는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 상기 싱글 폴리형 이이피롬은, 핫 전자 주입 방식으로 프로그래밍을 수행하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 상기 터널 산화막은, 상기 드레인 영역과 인접한 부분의 두께가 상기 불순물 영역과 인접한 부분의 두께보다 더 두꺼운 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 제조 방법은 반도체 기판에 제 2 도전형의 웰을 형성하는 단계와, 상기 제 2 도전형의 웰이 형성된 반도체 기판 상부에 터널 산화막을 형성하는 단계와, 상기 터널 산화막의 상부에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 일부분에 대한 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 플로팅 게이트의 일부분에 제 2 도전형 불순물 영역을 형성하는 단계와, 상기 제 2 도전형 불순물 영역에 대한 열확산 공정을 실시하여 상기 플로팅 게이트의 일부분에 고농도 제 2 도전형 불순물 영역과 상기 플로팅 게이트의 다른 부분에 저농도 제 2 도전형 불순물 영역을 형성하는 단계와, 상기 플로팅 게이트의 양측에 의해 드러난 상기 제 2 도전형 웰 내부에 제 1 도전형 불순물 이온 주입 공정을 실시하여 소스 및 드레인 영역과 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 제조 방법은 상기 고농도 제 2 도전형 불순물 영역 중 상기 드레인 영역과 인접한 일부를 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 제조 방법에서 상기 패터닝하는 단계는, 상기 드레인 영역과 인접한 일부를 요철 모양으로 패터닝하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 제조 방법에서 상기 저농도 제 2 도전형 불순물 영역을 형성하는 단계는, 상기 드레인 영역과 인접한 상기 플로팅 게이트의 일부분만 오프된 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이온 주입 마스크로 한 상기 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 플로팅 게이트의 일부분에 제 2 도전형 불순물 이온을 주입하는 단계와, 상기 마스크 패턴을 제거한 후 상기 제 2 도전형 불순물 이온 주입된 플로팅 게이트에 대한 열 확산 공정을 실시하여 상기 플로팅 게이트 내부에 상기 고농도 제 2 도전형 불순물 영역과 저농도 제 2 도전형 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 제조 방법에서 상기 터널 산화막을 형성하는 단계는, 상기 고농도 제 2 도전형 불순물 영역에 대응되는 부분이 상기 저농도 제 2 도전형 불순물 영역에 대응되는 부분보다 두께가 더 두꺼운 상기 터널 산화막을 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 폴리형 이이피롬과 그 제조 방법에서 상기 제 1 도전형은 p형 불순물이며, 상기 제 2 도전형은 n형 불순물인 것을 특징으로 한다.
본 발명은 플로팅 게이트의 하부에 형성되는 터널 산화막을 서로 다른 두께로 형성함으로써, 하나의 셀을 이용하여 두 가지 형태의 프로그래밍이 가능하기 때문에 셀 밀도를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 플로팅 게이트의 일부 영역에 식각된 패턴을 형성함으로써, 전계 밀집 현상을 유발시켜 동작 전압을 낮출 수 있는 효과가 있다.
또한, 본 발명은 서로 다른 도전형 불순물 농도 분포를 갖는 플로팅 게이트를 제공함으로써, 플로팅 게이트의 일함수(workfunction) 차이를 이용하여 동작 전압 차이를 유발시킬 수 있다.
도 1a는 종래의 EEPROM(Electrically Erasable Programmable Read-Only Memory)에서의 프로그래밍(program) 방식을 설명하는 도면,
도 1b는 종래의 EEPROM에서의 소거(erase) 방식을 설명하는 도면,
도 1c는 종래의 EEPROM에서의 읽기(read) 방식을 설명하는 도면,
도 2는 일반적인 셀 어레이 구조를 도시한 회로도,
도 3은 본 발명의 실시 예에 의한 싱글 폴리형 EEPROM의 단위 셀의 레이아웃(layout)을 나타내는 도면,
도 4는 본 발명의 일 실시 예에 따른 싱글 폴리형 이이피롬에서 플로팅 게이트 구조를 설명하기 위한 단면도,
도 5는 본 발명의 다른 실시 예에 따른 싱글 폴리형 이이피롬에서 플로팅 게이트 구조를 설명하기 위한 평면도,
도 6a는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬이 저전압에서 프로그래밍 동작을 수행하는 과정을 설명하기 위한 도면,
도 6b는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬이 고전압이 프로그래밍 동작을 수행하는 과정을 설명하기 위한 도면,
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 플로팅 게이트를 형성하는 과정을 도시한 공정 단면도이다.
도 1b는 종래의 EEPROM에서의 소거(erase) 방식을 설명하는 도면,
도 1c는 종래의 EEPROM에서의 읽기(read) 방식을 설명하는 도면,
도 2는 일반적인 셀 어레이 구조를 도시한 회로도,
도 3은 본 발명의 실시 예에 의한 싱글 폴리형 EEPROM의 단위 셀의 레이아웃(layout)을 나타내는 도면,
도 4는 본 발명의 일 실시 예에 따른 싱글 폴리형 이이피롬에서 플로팅 게이트 구조를 설명하기 위한 단면도,
도 5는 본 발명의 다른 실시 예에 따른 싱글 폴리형 이이피롬에서 플로팅 게이트 구조를 설명하기 위한 평면도,
도 6a는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬이 저전압에서 프로그래밍 동작을 수행하는 과정을 설명하기 위한 도면,
도 6b는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬이 고전압이 프로그래밍 동작을 수행하는 과정을 설명하기 위한 도면,
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬의 플로팅 게이트를 형성하는 과정을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬과 그 형성 방법에 대해 설명한다.
도 2에 도시된 셀 어레이는 복수 개의 단위 셀(uint cell)들이 반복되는 형태를 갖는다. 워드 라인(Word Line)은 비트 라인(Bit Line)과 서로 직교하는 형태를 취하고 있다. 제어 노드(Control Node)는 제어 전압(Vcn)과 연결되고, 소스 라인(Source Line)은 소스 전압(Vss)과 연결되고, 워드 라인은 셀렉트 전압(Vsg)과 연결되고, 비트 라인은 드레인 전압(Vdd)과 연결된다.
이하, 도 2에 도시된 셀 어레이는 단위 셀이 반복된 형태를 취하므로, 본 발명에 의한 싱글 폴리형 이이피롬의 단위 셀의 실시 예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시 예에 의한 싱글 폴리형 EEPROM의 단위 셀의 레이아웃(layout)을 나타내는 도면이다.
도 3을 참조하면, 반도체 기판(미도시)은 활성 영역과 소자 분리 영역으로 정의되며, 반도체 기판에 웰(well)(5)이 형성될 수 있다. 통상적으로 얇은 트렌치 분리(STI:Shallow Trench Isolation)막에 의해 구현되는 소자 분리막(50)에 의해 활성 영역(20, 30 및 40)이 정의된다.
도 3에 도시된 활성 영역(20, 30 및 40)에서 워드 라인(WL) 방향으로 연장되어 길게 형성된 활성 영역(20)은 소스 라인에 해당하며, 비트 라인(BL)에 해당하는 활성 영역(40)과 서로 일체로 형성되어 있다. 비트 라인의 콘택(42)을 통해 드레인 전압(Vdd)이 연결된다. 또한, 활성 영역(30)은 제어 노드에 해당하며 제어 전압(Vcn)과 연결되는 콘택(32)이 형성되어 있다. 즉, 단위 셀(10)에서 워드 라인 방향으로 소스 라인이 형성되어 있으며, 제어 노드(30)와 비트 라인이 비트 라인 방향으로 양립하여 나란히 형성되어 있다.
이때, 워드 라인(60)에는 워드 라인 방향으로 길게 연장하여 셀렉트(select) 게이트(gate)가 형성되어 있다. 셀렉트 게이트는 소자 분리 영역(10)과 활성 영역(30 및 40)을 번갈아 가며 그(30 및 40)의 상부에 워드 라인(60) 방향으로 연장되어 길게 형성되어 있다.
셀렉트 게이트와 비트 라인 방향으로 양립하면서 워드 라인(60) 방향으로 플로팅 게이트(80 및 82)가 형성되어있다. 제어 노드측 플로팅 게이트(82)는 소자 분리 영역(10)에 오버랩되지 않고 활성 영역(30)의 상부에만 오버랩되어 형성되어 있으며, 그 내부에는 제 2 도전형 불순물 이온이 서로 다른 농도 분포로 형성되어 있다.
도 4는 본 발명의 실시 예에 따른 싱글 폴리형 이이피롬에서 플로팅 게이트의 구조를 설명하기 위한 단면도이다.
도 4에 도시된 바와 같이, 반도체 기판(미도시됨) 상에 제 2 도전형 웰(400), 예컨데 N 웰이 형성되어 있고, 제 2 도전형 웰(400) 내부에 소스 및 드레인 영역(410, 420)이 형성되어 있다. 또한, 터널 산화막(430, 435) 및 터널 산화막(130)의 상부에 셀렉트 게이트(440) 및 플로팅 게이트(450)이 형성되어 있다.
한편, 셀렉트 게이트(440) 및 플로팅 게이트(450) 사이의 제 2 도전형 웰(100) 내부에는 고농도 불순물 영역(460)이 형성되어 있다.
본 발명의 실시 예에서 소스 및 드레인 영역(410, 420)과 고농도 불순물 영역(460)은 제 1 도전형 불순물 이온, 예컨대 P 타입의 불순물 이온을 이용하여 형성될 수 있다.
본 발명의 실시 예에서 플로팅 게이트(450) 내부에는 서로 다른 농도 분포를 갖는 제 2 도전형 불순물 이온이 도핑되어 있다. 즉, 플로팅 게이트(450)는 드레인 영역(420)에 인접한 제 1 영역(450a)의 농도가 고농도 불순물 영역(460)과 인접한 제 2 영역(450b) 보다 높을 수 있다.
또한, 이러한 플로팅 게이트(450)는 제 1 영역(450a)의 폭이 제 2 영역(450b) 보다 크게 형성될 수 있다.
한편, 플로팅 게이트(450)는, 도 5에 도시된 바와 같이, 제 1 영역(450a)의 일부가 식각된 패턴을 갖도록 형성될 수 있는데, 예컨대 다수의 요철 모양의 식각 패턴을 갖도록 형성될 수 있다. 즉, 기 설정된 간격(d), 예컨대 0.5㎛~0.7㎛ 간격으로 요철 모양을 갖는 패턴을 제 1 영역(450a)에 형성함으로써, 제 1 영역(450a)에서 전계 밀집 현상을 유발시킬 수 있다.
상술한 바와 같이, 제 1 영역(450a)의 일부가 요철 모양의 식각 패턴을 갖음으로써, 플로팅 게이트(450)의 하부 제 2 도전형 웰(400) 내부에 형성된 채널 영역(470)을 통해 전하가 이동할 때 제 1 영역(450a)에서 전계 밀집(electronic field crowding) 현상을 유발시킬 수 있기 때문에 동작 전압을 낮출 수 있다.
본 발명의 실시 예에 따른 플로팅 게이트(450)의 하부에 형성된 터널 산화막(435)은 저전압용 터널 산화막(435a) 및 고전압용 터널 산화막(435b)으로 형성될 수 있다. 즉, 플로팅 게이트(450)의 제 2 영역(130) 하부에는 셀렉트 게이트(440)과 드레인 영역(420)에 저전압, 예컨대 -7V의 전압이 인가될 때 전하가 트랩되는 저전압용 터널 산화막(435a)가 형성되어 있다.
한편, 셀렉트 게이트(440)과 드레인 영역(420)에 고전압, 예컨대 -20V의 전압이 인가될 때에는 채널 영역(470)을 통해 이동하는 전하가 저전압용 터널 산화막(430a)뿐만 아니라 고전압용 터널 산화막(435b)에도 전하가 트랩될 수 있다.
또한, 저전압용 터널 산화막(435a)은 고전압용 터널 산화막(435b)보다 두께가 더 얇게 형성될 수 있다.
상술한 바와 같은 구조를 갖는 싱글 폴리형 이이피롬은 전자 주입 방식으로 프로그래밍되어 동작할 수 있다. 이에 대해 설명하면 아래와 같다.
도 6a에 도시된 바와 같이, 저전압의 프로그램 동작에서, 셀렉트 게이트(440)에 셀렉트 전압(Vsg) -7V를 인가하고, 드레인 영역(420)에 드레인 전압(Vdd) -7V를 인가한다. 이 경우, 트랜지스터는 턴 온되어 채널 영역(470)을 통해 전류가 흐른다. 이때, 발생된 열 전자(hot electron)중 일부는 게이트의 수직 방향으로 형성된 전계(electric field)에 의해 플로팅 게이트(450)의 하부에 형성된 터널 산화막(435) 중 저전압용 터널 산화막(435a)에만 전하가 트랩되게 된다. 이러한 저전압용 터널 산화막(435a)을 통해 플로팅 게이트(450)로 주입된다. 열 전자의 주입에 의해 셀 트랜지스터의 문턱 전압은 초기 전압으로부터 상승된다.
한편, 저전압으로 프로그래밍된 싱글 폴리형 이이피롬을 동작(read-on)시키기 위해서는 셀렉트 게이트(440)에 셀렉트 전압(Vsg) -2.8V를 인가하고, 드레인 영역(420)에 드레인 전압(Vdd) -2.8V를 인가한다.
또한, 도 6b에 도시된 바와 같이, 고전압의 프로그램 동작에서 셀렉트 게이트(440)에 셀렉트 전압(Vsg) -20V를 인가하고, 드레인 영역(420)에 드레인 전압(Vdd) -20V를 인가한다. 이 경우, 트랜지스터는 턴 온되어 채널 영역(470)을 통해 전류가 흐른다. 이때, 발생된 열 전자(hot electron)중 일부는 게이트의 수직 방향으로 형성된 전계(electric field)에 의해 플로팅 게이트(450)의 터널 산화막(435) 전체에 전하가 트랩되게 된다. 이러한 열전자는 터널 산화막(435)을 통해 플로팅 게이트(450)로 주입된다. 열 전자의 주입에 의해 셀 트랜지스터의 문턱 전압은 초기 전압으로부터 상승된다.
한편, 고전압으로 프로그래밍된 싱글 폴리형 이이피롬을 동작(read-on)시키기 위해서는 셀렉트 게이트(440)에 셀렉트 전압(Vsg) -2.8V를 인가하고, 드레인 영역(420)에 드레인 전압(Vdd) -1.3를 인가한다.
상술한 바와 같이, 서로 다른 두께를 갖는 터널 산화막(435)을 플로팅 게이트(450)의 하부에 형성함으로써, 하나의 셀을 이용하여 두 가지 형태의 프로그래밍이 가능하기 때문에 셀 밀도를 증가시킬 수 있을 뿐만 아니라 셀의 단위 면적을 줄일 수 있다.
상기와 같은 구조를 갖는 싱글 폴리형 이이피롬에서 플로팅 게이트를 형성하는 과정에 대해 도 7a 내지 도 7을 참조하여 설명한다.
도 7a에 도시된 바와 같이, 반도체 기판(미도시됨)에 제 2 도전형 웰(400)을 형성한 후 제 2 도전형 웰(400)의 상부에 저전압용 및 고전압용 터널 산화막(435a, 435b)을 형성한다. 즉, 제 2 도전형 웰(400)이 형성된 반도체 기판 상에 산화막을 증착한 후 서로 다른 식각 비율로 산화막을 식각함으로써, 저전압용 및 고전압용 터널 산화막(435a, 435b)을 형성한다. 여기에서, 고전압용 터널 산화막(435b)은 저전압용 터널 산화막(435a)의 두께보다 더 두껍게 형성된다.
그런 다음, 도 7b에 도시된 바와 같이, 저전압용 및 고전압용 터널 산화막(435a, 435b)이 형성된 결과물 상에 폴리실리콘을 증착한 후 폴리실리콘을 식각하여 저전압용 및 고전압용 터널 산화막(435a, 435b)의 상부에 플로팅 게이트(450)를 형성한다.
이후, 도 7c에 도시된 바와 같이, 플로팅 게이트(450)의 제 1 영역(450a)의 상부만 오픈된 포토레지스트 패턴(500)을 형성한 후 포토레지스트 패턴(500)을 이온 주입 마스크로 한 제 2 도전형 불순물 이온 주입 공정을 실시하여 제 1 영역(450a)에 제 2 도전형 불순물 이온 영역(510)을 형성한다.
그리고 나서, 도 7d에 도시된 바와 같이, 포토레지스트 패턴(500)을 스트립 공정을 통해 제거하고, 열확산 공정을 실시하여 플로팅 게이트(450)의 제 1 영역(450a)에 고농도 제 2 도전형 불순물 영역(510a)을 형성함과 더불어 제 1 영역(450a) 내 제 2 도전형 불순물 이온의 확산을 통해 제 2 영역(450b)에 저농도 제 2 도전형 불순물 영역(510b)을 형성함으로써, 고농도 및 저농도 제 2 도전형 불순물 영역(510a, 510b)으로 이루어진 플로팅 게이트(450)를 형성한다.
이후, 도 7e에 도시된 바와 같이, 고농도 제 1 도전형 불순물 이온 주입 공정을 실시하여 플로팅 게이트(450)에 의해 드러난 제 2 도전형 웰(400) 내부에 고농도 불순물 영역(460) 및 드레인 영역(420)을 형성한다.
한편, 본 발명의 실시 예에서는 생략되었지만, 플로팅 게이트(450)을 형성한 후 제 1 영역(450a)의 플로팅 게이트(450) 일부분을 식각하여 식각된 패턴을 형성하거나, 고농도 및 저농도 제 2 도전형 불순물 영역(510a, 510b)을 형성한 후 제 1 영역(450a)의 플로팅 게이트(450) 일부분을 식각하여 식각된 패턴을 형성할 수 있다.
본 발명의 실시 예에 따르면, 플로팅 게이트(450)의 하부에 형성되는 터널 산화막(435)을 서로 다른 두께로 형성함으로써, 하나의 플로팅 게이트(450)를 이용하여 두 가지 형태의 프로그래밍이 가능할 수 있다.
또한, 서로 다른 제 2 도전형 불순물 농도 분포를 갖는 플로팅 게이트(450)를 제공함으로써, 플로팅 게이트(450)의 일함수(workfunction) 차이를 이용하여 동작 전압 차이를 유발할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
400 : 제 1 도전형 웰
410, 420 : 소스 및 드레인 영역
430, 435 : 터널 산화막
435a : 저전압 터널 산화막
435b : 고전압 터널 산화막
450 : 플로팅 게이트
450a : 제 1 영역
450b : 제 2 영역
460 : 고농도 불순물 영역
470 : 채널 영역
410, 420 : 소스 및 드레인 영역
430, 435 : 터널 산화막
435a : 저전압 터널 산화막
435b : 고전압 터널 산화막
450 : 플로팅 게이트
450a : 제 1 영역
450b : 제 2 영역
460 : 고농도 불순물 영역
470 : 채널 영역
Claims (13)
- 반도체 기판 상에 형성된 제 2 도전형 웰과,
상기 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 소스 및 드레인 영역과,
상기 제 2 도전형 웰의 상부에 형성된 터널 산화막과,
상기 터널 산화막 상부에 형성되며, 제 2 도전형 불순물 이온이 도핑되며, 상기 드레인 영역과 인접한 일부에 식각된 패턴을 갖는 플로팅 게이트와,
상기 플로팅 게이트와 인접한 상기 제 2 도전형 웰의 내부에 형성된 제 1 도전형의 불순물 영역을 포함하며,
상기 플로팅 게이트는, 상기 드레인 영역과 인접한 부분의 농도가 상기 불순물 영역과 인접한 부분 보다 높은 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 제 1 항에 있어서,
상기 플로팅 게이트는, 상기 드레인 영역과 인접한 부분의 폭이 상기 불순물 영역과 인접한 부분 보다 큰 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 삭제
- 제 1 항에 있어서,
상기 플로팅 게이트는, 상기 드레인 영역과 인접한 일부가 요철 모양으로 패터닝되어 있는 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 제 1 항에 있어서,
상기 싱글 폴리형 이이피롬은, 핫 전자 주입 방식으로 프로그래밍을 수행하는 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 제 1 항에 있어서,
상기 터널 산화막은,
상기 드레인 영역과 인접한 부분의 두께가 상기 불순물 영역과 인접한 부분의 두께보다 더 두꺼운 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 제 1 항에 있어서,
상기 제 1 도전형은 p형 불순물이며, 상기 제 2 도전형은 n형 불순물인 것을 특징으로 하는
싱글 폴리형 이이피롬.
- 반도체 기판에 제 2 도전형의 웰을 형성하는 단계와,
상기 제 2 도전형의 웰이 형성된 반도체 기판 상부에 터널 산화막을 형성하는 단계와,
상기 터널 산화막의 상부에 플로팅 게이트를 형성하는 단계와,
상기 플로팅 게이트의 일부분에 대한 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 플로팅 게이트의 일부분에 제 2 도전형 불순물 영역을 형성하는 단계와,
상기 제 2 도전형 불순물 영역에 대한 열확산 공정을 실시하여 상기 플로팅 게이트의 일부분에 고농도 제 2 도전형 불순물 영역과 상기 플로팅 게이트의 다른 부분에 저농도 제 2 도전형 불순물 영역을 형성하는 단계와,
상기 고농도 제 2 도전형 불순물 영역 중 드레인 영역과 인접한 일부를 패터닝하는 단계와,
상기 플로팅 게이트의 양측에 의해 드러난 상기 제 2 도전형 웰 내부에 제 1 도전형 불순물 이온 주입 공정을 실시하여 소스 및 드레인 영역과 불순물 영역을 형성하는 단계를 포함하는
싱글 폴리형 이이피롬 제조 방법.
- 삭제
- 제 8 항에 있어서,
상기 패터닝하는 단계는,
상기 드레인 영역과 인접한 일부를 요철 모양으로 패터닝하는 것을 특징으로 하는
싱글 폴리형 이이피롬 제조 방법.
- 제 8 항에 있어서,
상기 저농도 제 2 도전형 불순물 영역을 형성하는 단계는,
상기 드레인 영역과 인접한 상기 플로팅 게이트의 일부분만 오프된 마스크 패턴을 형성하는 단계와,
상기 마스크 패턴을 이온 주입 마스크로 한 상기 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 플로팅 게이트의 일부분에 제 2 도전형 불순물 이온을 주입하는 단계와,
상기 마스크 패턴을 제거한 후 상기 제 2 도전형 불순물 이온 주입된 플로팅 게이트에 대한 열 확산 공정을 실시하여 상기 플로팅 게이트 내부에 상기 고농도 제 2 도전형 불순물 영역과 저농도 제 2 도전형 불순물 영역을 형성하는 단계를 포함하는
싱글 폴리형 이이피롬 제조 방법.
- 제 8 항에 있어서,
상기 터널 산화막을 형성하는 단계는,
상기 고농도 제 2 도전형 불순물 영역에 대응되는 부분이 상기 저농도 제 2 도전형 불순물 영역에 대응되는 부분보다 두께가 더 두꺼운 상기 터널 산화막을 형성하는 것을 특징으로 하는
싱글 폴리형 이이피롬 제조 방법.
- 제 8 항에 있어서,
상기 제 1 도전형은 p형 불순물이며, 상기 제 2 도전형은 n형 불순물인 것을 특징으로 하는
싱글 폴리형 이이피롬 제조 방법.
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- 2012-05-03 US US13/463,268 patent/US8648406B2/en active Active
Patent Citations (4)
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