KR20090050389A - 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법 - Google Patents

게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법 Download PDF

Info

Publication number
KR20090050389A
KR20090050389A KR1020070116790A KR20070116790A KR20090050389A KR 20090050389 A KR20090050389 A KR 20090050389A KR 1020070116790 A KR1020070116790 A KR 1020070116790A KR 20070116790 A KR20070116790 A KR 20070116790A KR 20090050389 A KR20090050389 A KR 20090050389A
Authority
KR
South Korea
Prior art keywords
substrate
gate
dielectric
film
layer
Prior art date
Application number
KR1020070116790A
Other languages
English (en)
Inventor
박원호
김병호
민홍국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070116790A priority Critical patent/KR20090050389A/ko
Priority to US12/265,876 priority patent/US20090127612A1/en
Publication of KR20090050389A publication Critical patent/KR20090050389A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

게이트 구조물과 이를 포함하는 스플릿 구조의 비 휘발성 메모리 셀 및 이들의 제조 방법이 개시되어 있다. 상기 게이트 구조물은 유전막 패턴, 플로팅 게이트, 마스크 산화막, 터널 산화막 및 워드 라인을 포함한다. 상기 유전막 패턴은 상기 기판 상에 형성되어 서로 다른 두께를 갖는다. 상기 플로팅 게이트는 유전막 패턴 상에 위치하고, 단차를 가지면서 양 단부에 날카로운 팁을 갖는다. 상기 마스크 산화막은 상기 플로팅 게이트 상에 위치한다. 상기 터널 산화막은 플로팅 게이트의 일 측과 면접하도록 기판에 형성된다. 상기 워드 라인은 상기 터널 산화막 및 상기 마스크 산화막의 일부와 면접하도록 위치한다. 상술한 구조의 게이트 구조물을 포함하는 비 휘발성 메모리 셀은 프로그램의 효율이 증가될 수 있다.

Description

게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법{Gate structure, Non-volatile memory Cell and Method of manufacturing the same}
본 발명은 게이트 구조물, 비 휘발성 메모리 셀 및 이들의 제조 방법에 관한 것으로, 특히 스플릿 게이트(split gate) 구조의 비 휘발성 메모리 셀에 적용되는 게이트 구조물과 이를 포함하는 스플릿 구조의 비 휘발성 메모리 셀 및 이들의 제조방법에 관한 것이다.
플래시 메모리 셀이 내장된 비 휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 이점을 갖기 때문에 최근 메모리 카드, 디지털 카메라, 보이스/오디오 리코더, 네트워킹 및 셀룰러 폰 등의 다양한 분야에서 그 응용 범위를 확대하고 있다.
이러한 비휘발성 반도체 소자는 다양한 형태의 메모리 셀을 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비 휘발성 메모리 셀과 노어형 비 휘발성 메모리 셀은 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있으며, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이중 노어형 소자는 하나의 비트 라인에 다수의 메모리 셀 트랜지스터가 병렬로 연결되고, 소스와 비트 라인에 연결되는 드레인 사이에 하나의 셀 트랜지스터만이 연결되도록 이루어져 메모리 셀의 전류가 증대되고 고속 동작이 가능하다는 특징을 갖는 반면, 메모리 셀이 비트 라인에 병렬 연결되므로 선택 셀을 읽을 때 공통 비트 라인의 이웃된 셀이 과잉 소거되어져 메모리 셀 트랜지스터의 문턱전압(이하, 전압이라 한다)이 비 선택 셀의 컨트롤 게이트에 인가되는 전압(예컨대, 0V)보다 낮아지면 선택 셀의 온/오프에 관계없이 전류가 흘러 모든 셀이 온 셀로 읽혀지는 오동작이 발생하는 것으로 알려져 있다.
상기 오동작 발생을 구조적으로 피할 목적으로 드레인과 소스 사이에 한 개의 트랜지스터(예컨대, 선택 게이트의 트랜지스터)를 추가로 더 형성시켜 두 개의 트랜지스터가 한 개의 메모리 셀을 구성하는 방식으로 소자 설계를 이루는 기술이 제안된 바 있으나, 이 경우는 한 개의 메모리 셀에 두 개의 트랜지스터가 구비되도록 플래시 메모리 셀이 구성되므로 칩 사이즈 축소에 한계가 따르게 되어 고집적화를 이룰 수 없다는 단점이 발생된다.
이를 개선코자 최근에는 워드 라인(선택 게이트와 컨트롤 게이트)이 전자를 담고 있는 플로팅 게이트의 상단과 측벽에 걸쳐 형성되는 일명, 스플릿 게이트형이라 불리는 방식으로 비 휘발성 메모리 셀을 제조하고 있다.
도 1은 종래기술에 따른 스플릿 구조의 비 휘발성 메모리 셀을 나타내는 단면도이다.
도 1을 참조하여 종래의 스플릿 구조의 비 휘발성 메모리 셀을 살펴보면 다 음과 같다. 즉, 반도체 기판(10)의 액티브 영역 상에는 유전막(12)을 개재하여 플로팅 게이트(14)가 서로 소정 간격 이격되어 마주보며 형성되고, 상기 플로팅 게이트(14)와 기판(10) 상의 소정 부분에 걸쳐서는 이들 게이트들(14)과 각각 절연되도록 선택 및 컨트롤 게이트의 역할을 담당하는 워드 라인(20)이 마주보며 형성되며, 상기 플로팅 게이트(14) 사이의 기판(10) 내부에는 공통 소오스 영역(22)이 형성되고, 상기 공통 소오스 영역(22)과 일정 간격 이격된 지점의 기판(10) 내부에는 상기 워드 라인(20)과 소정 부분 오버랩 되도록 드레인 영역(24)이 형성되는 구조로 이루어져, 상기 메모리 셀이 선택 게이트 트랜지스터(Ⅰ)와 메모리 게이트 트랜지스터(Ⅱ)로 동작하도록 구성되어 있다.
이때, 플로팅 게이트(14)와 워드 라인(20)은 마스크 산화막(16)과 데이터 소거를 위한 터널 산화막(18)에 의해 절연되며, 채널 길이는 플로팅 게이트(14) 하부에 형성되는 채널 영역과 워드 라인(20) 하부에 형성되는 채널 영역이 소스와 드레인 영역(22),(24) 사이에서 직렬 연결된 길이로 정의된다. 따라서 상기 구조의 메모리 셀은 데이터 저장(program)과 소거(erase) 및 판독(read) 작업과 관련된 일련의 소자 동작이 다음과 같은 방식으로 이루어진다.
먼저 데이터 저장과 관련된 프로그램을 살펴본다. 비 휘발성 메모리 셀의 소스 영역(22)에 고전압을 인가하면 상기 전압에 의한 커플링(coupling)에 의해 플로팅 게이트(14)가 소정의 전압으로 유기되고, 이때 워드 라인(20)에 소정의 전압(워드 라인과 채널에 의해 형성되는 트랜지스터의 Vth 보다 높은 전압)을 인가하여 소스와 드레인 사이에 채널을 형성하면, HEI(Hot Electron Injection) 방식에 의해 드레인 영역(24)에서 발생된 전자들이 플로팅 게이트(14) 내로 주입된다. 그 결과, 프로그램이 이루어져 소거된 셀에 데이터가 기록된다. 이때, 워드 라인(20)에 인가되는 전압을 적절히 조절하면 플로팅 게이트(14) 에지 부근의 전계(electric field)를 크게 할 수 있게 되므로 프로그램 효과를 증가시킬 수 있게 된다.
이처럼 플로팅 게이트(14) 내에 전자들이 채워지면 이 전자들로 인해 메모리 셀의 전압(Vth)이 올라가게 되고, 이 상태에서 워드 라인(20)의 컨트롤 게이트에 기준전압을 공급하여 셀을 읽으면 높은 전압(Vth)로 인해 채널 형성이 이루어지지 않아 전류가 흐르지 못하므로 한가지 상태를 기억할 수 있게 된다.
다음으로 데이터 소거와 관련된 소거를 살펴본다. 드레인 영역(24)과 소스 영역(22)에 Vss(0V)를 인가한 상태에서 메모리 셀의 워드 라인(20)에 고전압을 인가하면 워드 라인(20)과 플로팅 게이트(14) 사이의 전계에 의해 플로팅 게이트(14) 내의 전자들이 터널산화막(18)을 통해 FN(Fowler-Nordheim tunnel)터널링 방식으로 워드 라인(20)쪽으로 빠져나가게 된다. 그 결과, 데이터 소거가 이루어지게 된다. 이렇게 되면 플로팅 게이트(14) 내에 전자가 없어 셀의 전압(Vth)이 낮아지게 되고, 이 상태에서 워드 라인(20)의 컨트롤 게이트에 기준전압을 공급하여 셀을 읽으면 낮은 전압(Vth)로 인해 채널이 형성되어져 전류가 흐르게 되므로 처음과는 다른 한가지 상태를 기억할 수 있게 된다. 따라서, 상술한 구조의 비 휘발성 메모리 셀에서는 데이터 판독이 선택 셀의 비트 라인과 워드 라인(컨트롤 게이트)에 적정 전압을 인가하여 메모리 셀 트랜지스터에 흐르는 전류의 유ㅇ무를 구별해 주는 방식으로 이루어지게 된다.
그러나 도 1의 구조를 가지도록 비 휘발성 메모리 셀을 설계하면, 칩 사이즈 축소 측면에서는 기존대비(드레인과 소스 사이에 한 개의 트랜지스터를 추가로 더 형성시켜 두 개의 트랜지스터가 한 개의 메모리 셀을 구성하는 방식) 유리하나, 메모리 셀 구조상 프로그램 시 핫 일렉트론 주입(hot electron injection)이 수직한(vertical) 방향으로 한정되므로 프로그램 효율을 향상시키는데 제약이 따르게 된다.
이로 인해, 현재는 워드 라인에 인가되는 전압 조절을 통해 플로팅 게이트 에지(팁) 부근의 전계를 크게 해 주는 방식으로 프로그램 효율을 증가시키고 있는데, 이 경우 메모리 셀 구동시 고전압이 요구되어져 프로그램 동작시 소모 전류가 증가하는 또 다른 문제가 야기되므로 이에 대한 개선책이 시급하게 요구되고 있다.
따라서 본 발명의 제1 목적은 프로그램시 유전막 패턴의 두께를 다르게 형성하는 동시에 플로팅 게이트 구조를 변경시킴으로서 프로그램 효율을 극대화될 수 있는 구조를 갖는 비 휘발성 메모리 셀의 게이트 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기 비 휘발성 메모리 셀의 게이트 구조물을 효과적으로 제조할 수 있는 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 게이트 구조물을 포함하는 스플릿 구조의 비 휘발성 메모리 셀을 제공하는데 있다.
본 발명의 제4 목적은, 상기 스플릿 구조의 비 휘발성 메모리 셀을 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
상술한 제1 목적을 달성하기 위한 본 발명의 게이트 구조물은 유전막 패턴, 플로팅 게이트, 마스크 산화막, 터널 산화막 및 워드 라인을 포함한다. 상기 유전막 패턴은 상기 기판 상에 형성되어 서로 다른 두께를 갖는다. 상기 플로팅 게이트는 유전막 패턴 상에 위치하고, 단차를 가지면서 양 단부에 날카로운 팁을 갖는다. 상기 마스크 산화막은 상기 플로팅 게이트 상에 위치한다. 상기 터널 산화막은 플로팅 게이트의 일 측과 면접하도록 기판에 형성된다. 상기 워드 라인은 상기 터널 산화막 및 상기 마스크 산화막의 일부와 면접하도록 위치한다.
또한, 상기 제2 목적을 달성하기 위한 본 발명의 비 휘발성 메모리 셀의 게 이트 구조물의 제조방법은 다음과 같다. 먼저, 기판 상에서 서로 다른 두께를 갖는 유전막을 형성한다. 상기 유전막 상에 단차를 갖는 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막 상에 플로팅 게이트의 형성 영역을 정의하는 마스크 산화막을 형성한다. 상기 마스크 산화막에 노출된 게이트 도전막을 패터닝하여 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트를 형성한다. 상기 플로팅 게이트에 노출된 유전막을 제거하여 유전막 패턴을 형성한다. 상기 플로팅 게이트의 일 측과 면접하는 터널 산화막을 기판 상에 형성한다. 상기 터널 산화막 및 상기 마스크 산화막의 일부와 면접하는 워드 라인을 형성한다. 그 결과 비 휘발성 메모리 셀의 게이트 구조물이 완성된다.
상술한 제3 목적을 달성하기 위한 본 발명에 따른 스플릿 구조의 비 휘발성 메모리 셀은 유전막 패턴들, 플로팅 게이트들, 마스크 산화막들, 터널 산화막들, 워드 라인들, 제1 불순물 영역 및 제2 불순물 영역을 포함한다. 상기 유전막 패턴들은 기판에 형성된 제1 불순물 영역을 중심으로 서로 마주보고, 각각 서로 다른 두께를 갖다. 상기 플로팅 게이트들은 상기 유전막 패턴들 상에 위치하며, 각각 단차를 갖는 동시에 양 단부에 날카로운 팁을 갖는다. 상기 마스크 산화막들은 상기 플로팅 게이트들 상에 각각 위치한다. 상기 터널 산화막들 상기 플로팅 게이트들의 일 측과 면접하도록 기판에 위치한다. 상기 워드 라인들은 각각 상기 터널 산화막들과 상기 마스크 산화막들의 일부와 면접한다. 상기 제1 불순물 영역은 상기 플로팅 게이트들 사이에 노출된 기판의 표면 아래에 형성되고, 상기 제2 불순물 영역은 상기 워드 라인과 인접하는 기판의 표면아래에 형성된다.
또한, 상기 제4 목적을 달성하기 위한 본 발명의 비 휘발성 메모리 셀의 게이트 구조물의 제조방법은 다음과 같다. 먼저, 기판 상에서 서로 다른 두께를 갖는 유전막을 형성한다. 상기 유전막 상에 단차를 갖는 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막 상에 플로팅 게이트의 형성 영역을 정의하는 마스크 산화막들을 형성한다. 상기 마스크 산화막들에 노출된 게이트 도전막을 패터닝하여 각각 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트들을 형성한다. 상기 플로팅 게이트들에 노출된 유전막을 제거하여 각각 그 두께가 서로 다른 유전막 패턴들을 형성한다. 상기 플로팅 게이트들의 일 측과 면접하는 터널 산화막들을 기판에 형성한다. 상기 터널 산화막들 및 상기 마스크 산화막들 일부와 면접하는 워드 라인들을 형성한다. 상기 플로팅 게이트들 사이에 노출된 기판의 표면아래에 제1 불순물 영역을 상기 워드 라인과 인접하는 기판의 표면아래에 제2 불순물 영역을 형성한다. 그 결과 기판 상에는 스플릿 구조의 비 휘발성 메모리 셀이 완성된다.
상술한 구조를 갖는 비 휘발성 메모리 셀은 단차로 인해 소오스 영역 인접부의 플로팅 게이트 끝단부가 채널 영역까지 길게 연장되는 구조를 갖기 때문에 수직과 수평 방향으로의 핫 일렉트론 주입이 가능하여 프로그램 효율을 극대화할 수 있으며, 프로그램 동작시 인가전압을 낮출 수 있어 소모 전류를 감소시킬 수 있다. 더욱이, 본 발명의 제조방법에서는 별도의 기판 식각 공정을 수행하지 않고, 단차를 갖는 유전막 패턴과 플로팅 게이트를 형성할 있기 때문에 기존 메모리 셀의 제 조 공정대비 공정의 단순화 및 공정 효율을 극대화시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 게이트 구조물, 스플릿 구조의 비 휘발성 메모리 셀 및 이들의 제조 방법을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다양한 형태로 구현될 수 있다. 오히려, 여기서 개시되는 실시예들은 본 발명의 사상이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
비 휘발성 메모리 셀의 게이트 구조물 및 이의 제조 방법.
도 2는 본 발명의 일 실시예에 따른 비 휘발성 메모리 셀의 게이트 구조물을 나타내는 단면도이다.
도 2를 참조하면, 비 휘발성 메모리 셀의 게이트 구조물은 유전막 패턴(110), 플로팅 게이트(120), 마스크 산화막(130), 터널 산화막(140) 및 워드 라인(150)을 포함한다. 상기 게이트 구조물은 스플릿 구조의 비 휘발메모리 셀의 일부에 해당한다.
상기 유전막 패턴(110)은 상기 기판(100) 상에 형성되고, 기판(100) 상에서 서로 다른 두께를 갖는다. 즉, 상기 유전막 패턴(110)은 단차를 갖는다. 구체적으로 상기 유전막 패턴(110)은 메모리 셀의 게이트 절연막에 해당하는 제1 유전막 패 턴(A)과 메모리 셀의 커플링 절연막에 해당하는 제2 유전막 패턴(B)을 포함하는 구조를 갖는다. 특히, 상기 제2 유전막 패턴(B)은 제1 유전막 패턴(A)보다 낮은 두께를 갖는다. 일 예로서, 상기 제1 유전막 패턴은 100 내지 300Å의 두께를 갖는 제1 산화막 패턴이고, 상기 제2 유전막은 50 내지 150Å의 두께를 갖는 제2 산화막 패턴이다. 여기서, 상기 제2 산화막 패턴과 제1 산화막 패턴은 약 1 : 2 내지 4의 두께 비를 만족한다.
상기 플로팅 게이트(120)는 상기 유전막 패턴(110) 상에 구비되며, 단차를 가지면서 양 단부에 날카로운 팁(에지)을 갖는 구조를 갖는다. 특히, 상기 플로팅 게이트(120)는 상기 유전막 패턴(110)의 단차에 의한 깊이만큼 상기 유전막 패턴(110)과 접하는 길이가 질어진다. 상기 플로팅 게이트(120)는 불순물이 도핑된 폴리실리콘 또는 폴리실리사이드 재질로 이루어진다.
상기 마스크 산화막(130)은 상기 플로팅 게이트(120) 상에 위치하고 상기 워드 라인(150)과 상기 플로팅 게이트(120)를 전기적으로 절연시키는 역할을 한다. 일 예로서, 상기 마스크 산화막(130)은 상기 플로팅 게이트(120)를 형성하기 위한 식각마스크로, 실리콘 산화물로 이루어진다.
상기 터널 산화막(140)은 플로팅 게이트의 일 측과 면접하도록 기판에 위치한다. 구체적으로 상기 터널 산화막(140)은 상기 플로팅 게이트(120)에 노출된 기판의 표면과, 상기 마스크 산화막(130)에 노출된 플로팅 게이트(120) 표면에 형성된다. 이에 따라, 상기 터널 산화막(140)은 기판(100)의 표면과 플로팅 게이트(120)의 일 측면에 위치한다. 일 예로서, 상기 터널 산화막은 단일층 또는 복층 의 구조 갖고, 열 산화막의 단층 구조나 "열산화막/CVD 산화막"의 복층 구조를 가질 수 있다.
상기 워드 라인(150)은 상기 터널 산화막(140) 일부 및 상기 마스크 산화막(130)의 일부와 면접되도록 기판 상에 위치한다. 구체적으로 상기 워드 라인(150)은 드레인 영역(미도시)이 형성되는 기판(100)과 일부 오버랩 되고, 상기 플로팅 게이트 상부에 존재하는 마스크 산화막(130)과 일부 오버랩 될 수 있는 구조를 갖는다. 이때, 상기 워드 라인(150)은 상기 터널 산화막(140)과 상기 마스크 산화막(130)에 의해 상기 플로팅 게이트와 절연된다. 상기 워드 라인(150)은 불순물이 도핑된 폴리실리콘 또는 폴리실리사이드 재질로 이루어진다. 또한, 상기 워드 라인(150)은 비 휘발성 메모리 셀에서 컨트롤 게이트 또는 워드 라인 게이트 역할을 한다.
도 3 내지 도 6은 도 2에 도시된 비 휘발성 메모리 셀의 게이트 구조물의 제조방법을 나타내는 단면도들이다.
도 3을 참조하면, 기판(100) 상에서 서로 다른 두께를 갖는 유전막(112)을 형성한다. 구체적으로 먼저, 상기 기판(100) 상에 상기 기판(100)의 표면을 일부 노출시키는 제1 유전막(A)을 형성한다. 일 예로서, 상기 제1 유전막(A)은 약 100 내지 300Å의 두께를 갖는 제1 산화막이다. 상기 제1 산화막은 열 산화막 또는 CVD 산화막이다. 이어서, 상기 제1 유전막(A)에 노출된 기판 상의 표면에 제1 유전막보다 낮은 두께를 갖는 제2 유전막(B)을 형성 한다. 일 예로서, 상기 제2 유전막(B)은 약 50 내지 150Å의 두께를 갖는 제2 산화막이다. 상기 제2 산화막과 제1 산화 막의 두께는 약 1 : 2 내지 4의 두께 비를 만족하는 것이 바람직하다.
도 4를 참조하면, 유전막(112)이 형성된 기판(100) 상에 단차를 갖는 제1 게이트 도전막(122)을 형성한다. 일 예로서, 상기 제1 게이트 도전막(122)은 폴리실리콘이나 폴리실리사이드 재질을 증착하여 균일한 두께로 형성된다. 즉, 상기 제1 게이트 도전막(122)은 약 1000 내지 3000Å의 두께로 형성될 수 있다. 이에 따라, 상기 제1 게이트 도전막(122)은 상기 유전막(112)과 마찬 가지로 단차를 갖는다.
이어서, 상기 제1 게이트 도전막(122) 상에 컨트롤 게이트의 형성 영역을 정의하는 질화막 패턴(124)을 형성한 후 상기 질화막 패턴에 노출된 제1 게이트 도전막(122)에 불순물을 이온 주입한다. 상기 불순물 이온주입 공정은 메모리 셀의 문턱전압을 컨트롤하기 위해 수행된다. 이후, 상기 질화막 패턴에 노출된 제1 게이트 도전막(122)에 로코스(LOCOS) 산화공정을 수행한다. 그 결과, 상기 질화막 패턴에 노출된 부분에만 선택적으로 마스크 산화막(130)이 형성된다. 상기 마스크 산화막(130)을 산화 공정을 수행하여 형성하는 이유는 이후 형성되는 플로팅 게이트가 날카로운 팁을 가질 수 있도록 하기 위해서이다. 상기 마스크 산화막은 컨트롤 게이트의 형성영역을 정의하는 식각 마스크이다.
도 5를 참조하면, 상기 질화막 패턴을 제거한 후 상기 마스크 산화막(130)에 의해 노출되는 제1 게이트 도전막(122)을 패터닝 한다. 그 결과 상기 기판(100) 상에는 상기 유전막(112)의 일부를 노출시키는 플로팅 게이트(120)가 형성된다. 구체적으로 상기 플로팅 게이트(120)는 상기 유전막 상에 구비되며, 단차를 가지면서 양 단부에 날카로운 팁(에지)을 갖는 구조를 갖는다. 특히, 상기 플로팅 게이 트(120)는 상기 유전막의 단차에 의한 깊이만큼 상기 유전막과 접하는 길이가 길다.
이어서, 상기 플로팅 게이트(120)에 노출된 유전막(112)을 식각 공정을 수행하여 제거한다. 상기 유전막(112)의 일부는 셀프 얼라인 식각 또는 습식 식각을 수행하여 제거될 수 있다. 그 결과 상기 기판(100) 상의 유전막(112)은 유전막 패턴(110)이 형성된다. 상기 유전막 패턴(110)은 상기 플로팅 게이트(120) 하부에 존재하며, 서로 다른 두께를 갖는다. 상술한 방법으로 형성된 유전막 패턴(110)은 메모리 셀의 게이트 절연막에 해당하는 제1 유전막 패턴(A)과 메모리 셀의 커플링 절연막에 해당하는 제2 유전막 패턴(B)을 포함한다.
도 6을 참조하면, 상기 유전막 패턴(110)이 형성됨으로 인해 노출된 기판(100)의 표면과 상기 플로팅 게이트(120)의 일 측면에 터널 산화막(140)을 형성한다. 상기 터널 산화막(140)은 열 산화 공정을 수행하여 형성할 수 있다. 일 예로서, 터널 산화막(140)은 1회 또는 2회의 열 산화공정을 수행하여 단일층 또는 복층으로 형성할 수 있다. 상기 터널 산화막을 복층으로 형성할 경우 제1 터널 산화막은 약 50 내지 150Å 두께로 형성되고, 제2 터널 산화막은 약 50 내지 150Å 두께로 형성될 수 있다.
이어서, 상기 터널 산화막(140), 플로팅 게이트(120), 마스크 산화막(130)이 형성된 가판 상에 제2 게이트 도전막(미도시)을 형성한다. 상기 제2 게이트 도전막은 약 500 내지 2000Å 두께로 형성할 수 있다. 상기 제2 게이트 도전막은 폴리실리콘 또는 폴리실리사이드로 이루어진다. 이후, 상기 워드 라인의 형성영역을 정의 하는 식각마스크를 형성한다. 상기 식각마스크는 포토레지스트 패턴이다. 상기 식각마스크에 노출된 제2 게이트 도전막 패턴닝하여 상기 제2 게이트 도전막을 워드 라인(150)으로 형성한다. 그 결과 상기 기판 상에는 도 2에 도시된 비 휘발성 메모리 셀의 게이트 구조물이 형성된다. 상기 게이트 구조물에 포함된 상기 워드 라인(150)은 드레인 영역(미도시)이 형성되는 기판(100)과 일부 오버랩 되면서, 상기 플로팅 게이트 상부에 존재하는 마스크 산화막(130)과 일부 오버랩 될 수 있는 구조를 갖는다. 이때, 상기 워드 라인(150)은 상기 터널 산화막(140)과 상기 마스크 산화막(130)에 의해 상기 플로팅 게이트와 절연된다.
스플릿 구조의 비 휘발성 메모리 셀 및 이의 제조 방법.
도 7은 본 발명의 일 실시예에 따른 스플릿 구조의 비 휘발성 메모리 셀을 나타내는 단면도이다.
도 7를 참조하면, 스플릿 구조의 비 휘발성 메모리 셀은 유전막 패턴들(210), 플로팅 게이트들(120), 마스크 산화막들(130), 터널 산화막들(240), 워드 라인들(250), 스페이서(255), 공통 소오스 영역(260), 드레인 영역(270)을 포함한다.
상기 유전막 패턴(210)들은 기판에 형성된 제1 불순물 영역을 중심으로 서로 마주보고, 각각 서로 다른 두께를 갖다. 상기 플로팅 게이트(220)들은 상기 유전막 패턴들 상에 각각 위치하며, 각각 단차를 가지면서 양 단부에 날카로운 팁을 갖는다. 상기 마스크 산화막(230)들은 상기 플로팅 게이트들 상에 각각 위치한다. 상기 터널 산화막(240)들 상기 각각의 플로팅 게이트들의 일 측과 면접하도록 기판(200) 에 위치한다. 상기 워드 라인(250)들은 각각 상기 터널 산화막들과 상기 마스크 산화막들의 일부와 면접한다. 상기 스페이서는 상기 플로팅 게이트(220)들 및 워드 라인들의 일 측에 각각 위치한다. 상기 공통 소오스 영역(260)은 제1 불순물 영역으로 상기 플로팅 게이트(220)들 사이에 노출된 기판(200)의 표면 아래에 형성된다. 상기 드레인 영역(270)은 제2 불순물 영역으로 상기 워드 라인(250)과 인접하는 기판(200)의 표면아래에 형성된다.
이상 설명한 바와 같이 상기 스플릿 구조의 비 휘발메모리 셀에서 상기 유전막 패턴(210), 플로팅 게이트(220), 마스크 산화막(230), 터널 산화막(240) 및 워드 라인(250)을 적어도 한 쌍씩 구비되며, 이들은 구체적인 설명은 상기 게이트 구조물에서 상세히 설명하였기 때문에 생략한다.
도 8 내지 도 13은 도 7에 도시된 스플릿 구조의 비 휘발성 메모리 셀의 제조방법을 나타내는 단면도들이다.
도 8을 참조하면, 실리콘과 같은 물질로 이루어진 실리콘 기판 상에 STI 공정을 수행함으로써 소자 분리 영여과 액티브 영역으로 구분된 기판(200)을 마련한다. 이어서, 상기 기판(200) 상에서 서로 다른 두께를 갖는 유전막(212)을 형성한다.
구체적으로 먼저, 상기 기판(200) 상에 상기 기판(200)의 표면을 일부 노출시키는 개구를 갖는 제1 유전막(A)을 형성한다. 일 예로서, 상기 제1 유전막(A)은 제1 유전막은 100 내지 300Å의 두께를 갖는 게이트 산화막이다. 이어서, 상기 개구에 노출된 기판(200)의 표면에 제1 유전막(A)보다 낮은 두께를 갖는 제2 유전 막(B)을 형성한다. 그 결과 상기 기판 상에는 서도 다른 두께를 가지면서 단차를 갖는 유전막이 형성된다. 일 예로서, 상기 제2 유전막(B)은 50 내지 150Å의 두께를 갖는 커플링 산화막이다. 상기 커플링 산화막과 상기 게이트 산화막의 두께는 약 1 : 2 내지 4의 두께 비를 만족하는 것이 바람직하다.
도 9를 참조하면, 상기 유전막(212)이 형성된 기판(100) 상에 실질적으로 균일한 두께로 도전성 물질을 증착한다. 이에 따라, 상기 유전막 상에는 유전막 패턴과 대응되는 단차를 갖는 제1 게이트 도전막(222)이 형성된다. 상기 제1 게이트 도전막(222)은 약 1000 내지 3000Å의 두께로 형성될 수 있다.
이어서, 상기 제1 게이트 도전막(222) 상에 컨트롤 게이트의 형성 영역을 정의하는 개구들을 갖는 질화막 패턴(224)을 형성한 후 상기 질화막 패턴(224)에 노출된 게이트 도전막(222)에 불순물을 이온 주입한다. 상기 불순물 이온주입 공정은 메모리 셀의 문턱전압(Vth)을 컨트롤하기 위해 수행된다.
도 10을 참조하면, 상기 질화막 패턴(224)에 노출된 제1 게이트 도전막(222)에 로코스(LOCOS) 산화공정을 수행한다. 그 결과, 상기 질화막 패턴(224)에 노출된 부분에서만 선택적으로 마스크 산화막(230)들이 형성된다. 상기 마스크 산화막(230)들을 산화 공정을 수행하여 형성하는 이유는 이후 형성되는 플로팅 게이트가 날카로운 팁을 가질 수 있도록 하기 위해서이다. 또한, 상기 마스크 산화막(230)들은 컨트롤 게이트의 형성영역을 정의하는 식각 마스크로 사용된다.
도 11을 참조하면, 상기 마스크 산화막(130)들을 형성한 이후에 상기 질화막 패턴을 습식 식각 공정을 수행하여 제거한다. 이어서, 상기 마스크 산화막(230)들 에 노출된 제1 게이트 전극막(222) 및 유전막(212)을 순차적으로 식각한다. 그 결과 상기 기판 상에는 복수의 플로팅 게이트(220)들 및 유전막 패턴(210)들이 형성된다. 일 예로서, 상기 플로팅 게이트(220)들은 건식 식각 공정을 수행하여 형성할 수 있고, 상기 유전막 패턴(210)들은 습식 식각 공정을 수행하여 형성할 수 있다.
도 12를 참조하면, 상기 유전막 패턴(210)들이 형성됨으로 인해 노출된 기판(200)의 표면과 상기 플로팅 게이트들(120)의 일 측면에 터널 산화막(240)들을 형성한다. 상기 터널 산화막(140)들은 열 산화 공정을 수행하여 형성할 수 있다. 일 예로서, 터널 산화막(140)은 1회 또는 2회의 열 산화공정을 수행하여 단일층 또는 복층으로 형성할 수 있다.
도 13을 참조하면, 상기 터널 산화막(240), 마스크 산화막(230), 플로팅 게이트(220), 유전막 패턴(210)이 형성된 기판 상에 제2 게이트 도전막(미도시)을 형성한다. 상기 제2 게이트 도전막은 약 500 내지 2000Å 두께로 형성할 수 있다. 상기 제2 게이트 도전막은 폴리실리콘 또는 폴리실리사이드로 이루어진다. 이후, 상기 워드 라인의 형성영역을 정의하는 식각마스크를 형성한다. 상기 식각마스크는 포토레지스트 패턴 또는 하드마스크 패턴이다. 이어서, 상기 식각마스크에 노출된 제2 게이트 도전막을 패터닝 하여 워드 라인(250)을 형성한다. 상기 워드 라인(250)은 드레인 영역(미도시)이 형성되는 기판(200)과 일부 오버랩 되면서, 상기 마스크 산화막(230)과 일부 오버랩 된다. 상기 워드 라인(250)들은 상기 터널 산화막(240)들과 상기 마스크 산화막(230)들에 의해 상기 플로팅 게이트(220)들과 전기적으로 절연된다. 그 결과 상기 기판(200) 상에는 워드 라인(250)들, 터널 산화 막(240)들, 마스크 산화막(230)들, 플로팅 게이트(220)들 및 유전막 패턴(210)들을 포함하는 스플릿 구조를 갖는 게이트 구조물이 형성된다.
이후에, 상기 스플릿 구조를 갖는 게이트 구조물이 형성된 기판에 표면 아래로 제1 이온 주입하는 공정을 수행한다. 이에 따라, 상기 기판의 표면아래에는 예비 제1 불순물 영역과 예비 제2 불순물 영역이 형성된다. 이어서, 상기 게이트 구조물의 플로팅 게이트와 워드 라인들의 일측면에 스페이서()를 형성한 후 제2 이온 주입 공정을 수행한다. 이에 따라, 도 7에 도시된 바와 같이 상기 예비 제1 불순물 영역은 LDD 구조를 갖는 공통 소오스 영역에 해당하는 제2 불순물 영역으로 형성되고, 상기 제2 불순물 영역은 LDD 구조를 갖는 드레인 영역에 해당하는 제2 불순물 영역으로 형성된다. 여기서, 상기 공통 소오스 영역(260)은 상기 플로팅 게이트(220)들 사이에 노출된 기판(200)의 표면 아래에 존재하고, 상기 드레인 영역(270)은 상기 워드 라인(250)과 인접하는 기판(200)의 표면아래에 존재한다.
즉, 상기 스플릿 구조를 갖는 게이트 구조물에 스페이서(255)와 공통 소오스 영역(260)과, 드레인 영역(270)이 형성됨으로 인해 도 7에 도시된 바와 같은 스플릿 구조를 비 휘발성 메모리 셀이 형성된다.
본 발명에 따른 구조를 갖는 비 휘발성 메모리 셀은 소오스 영역에 인접된 플로팅 게이트 끝단부가 채널 영역까지 길게 연장될 수 있어 프로그램 효율을 극대화할 수 있으며, 프로그램 동작시 인가전압을 낮출 수 있어 소모 전류를 감소시킬 수 있다. 더욱이, 본 발명에서는 별도의 기판 식각 공정을 수행하지 않고, 단차를 갖는 유전막 패턴과 플로팅 게이트를 형성할 있기 때문에 기존 메모리 셀의 제조 공정대비 공정의 단순화 및 그 효율을 극대화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 스플릿 구조의 비 휘발성 메모리 셀을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비 휘발성 메모리 셀의 게이트 구조물을 나타내는 단면도이다.
도 3 내지 도 6은 도 2에 도시된 비 휘발성 메모리 셀의 게이트 구조물의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 스플릿 구조의 비 휘발성 메모리 셀을 나타내는 단면도이다.
도 8 내지 도 13은 도 7에 도시된 스플릿 구조의 비 휘발성 메모리 셀의 제조방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 유전막 패턴
120 : 플로팅 게이트 130 : 마스크 산화막
140 : 터널 산화막 150 : 워드 라인

Claims (15)

  1. 기판 상에서 서로 다른 두께를 갖는 유전막 패턴;
    상기 유전막 패턴 상에 위치하고, 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 마스크 산화막;
    상기 플로팅 게이트의 일 측과 면접하는 터널 산화막; 및
    상기 터널 산화막 및 상기 마스크 산화막의 일부와 면접하는 워드 라인을 포함하는 비 휘발성 메모리 셀의 게이트 구조물.
  2. 제 1항에 있어서, 상기 유전막 패턴은 단차를 갖는 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물.
  3. 제 1항에 있어서, 상기 터널 산화막은 단일 산화막 또는 복층 산화막인 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물.
  4. 제 1항에 있어서, 상기 플로팅 게이트는 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물.
  5. 기판 상에서 서로 다른 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막 상에 단차를 갖는 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 플로팅 게이트의 형성 영역을 정의하는 마스크 산화막을 형성하는 단계;
    상기 마스크 산화막에 노출된 게이트 도전막을 패터닝하여 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트에 노출된 유전막을 제거하여 유전막 패턴을 형성 단계;
    상기 플로팅 게이트의 일 측과 면접하는 터널 산화막을 기판 상에 형성하는 단계; 및
    상기 터널 산화막 및 상기 마스크 산화막의 일부와 면접하는 워드 라인을 형성하는 단계를 포함하는 비 휘발성 메모리 셀의 게이트 구조물 제조방법.
  6. 제 5항에 있어서, 상기 유전막은
    기판 상에 상기 기판의 일부를 노출시키는 제1 유전막을 형성하는 단계; 및
    상기 제1 유전막에 노출된 기판 상의 표면에 상기 제1 유전막 보다 낮은 두께를 갖는 제2 유전막을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물 제조방법.
  7. 제 6항에 있어서, 상기 제1 유전막은 100 내지 300Å의 두께를 갖는 제1 산화막이고, 상기 제2 유전막은 50 내지 150Å의 두께를 갖는 제2 산화막이며, 상기 제1 산화막과 제1 산화막은 1 : 2 내지 4의 두께 비를 만족하는 것을 특징으로 하 는 비 휘발성 메모리 셀의 게이트 구조물 제조방법.
  8. 제 5항에 있어서, 상기 마스크 산화막은
    상기 게이트 도전막 상에 플로팅 게이트의 형성영역을 정의하는 질화막 패턴을 형성하는 단계; 및
    상기 질화막 패턴에 노출된 게이트 도전막을 산화시키는 단계를 수행하여 형성하는 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물 제조방법.
  9. 제 5항에 있어서, 상기 터널 산화막은 1회 또는 2회의 산화공정을 수행하여 형성하는 것을 특징으로 하는 비 휘발성 메모리 셀의 게이트 구조물 제조방법.
  10. 기판에 형성된 제1 불순물 영역을 중심으로 서로 마주보고, 각각 서로 다른 두께를 갖는 유전막 패턴들;
    상기 유전막 패턴들 상에 위치하며, 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트들;
    상기 플로팅 게이트들 상에 각각 형성된 마스크 산화막들;
    상기 플로팅 게이트들의 일 측과 면접하는 터널 산화막들;
    상기 터널 산화막들과 상기 마스크 산화막들의 일부와 면접하는 워드 라인들; 및
    상기 플로팅 게이트들 사이에 노출된 기판의 표면아래에 형성된 제1 불순물 영역과 상기 워드 라인과 인접하는 기판의 표면아래에 형성된 제2 불순물 영역을 포함하는 스플릿 구조의 비 휘발성 메모리 셀.
  11. 제 10항에 있어서, 상기 플로팅 게이트는 상면과 저면 모두 단차를 갖는 것을 특징으로 하는 스플릿 구조의 비 휘발성 메모리 셀.
  12. 제 10항에 있어서, 상기 플로팅 게이트 및 워드 라인의 일 측에 존재하는 스페이서를 더 포함하는 것을 특징으로 하는 스플릿 구조의 비 휘발성 메모리 셀.
  13. 제 10항에 있어서, 상기 제1 불순물 영역은 공통 소오스 영역이고, 상기 제2 불순물 영역은 드레인 영역인 것을 특징으로 하는 스플릿 구조의 비 휘발성 메모리 셀.
  14. 기판 상에서 서로 다른 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 플로팅 게이트의 형성영역을 정의하는 마스크 산화막들을 형성하는 단계;
    상기 마스크 산화막들에 노출된 게이트 도전막 패턴을 패터닝하여 단차를 가지면서 양 단부에 날카로운 팁을 갖는 플로팅 게이트들을 형성하는 단계;
    상기 플로팅 게이트들에 노출된 유전막을 선택적으로 제거하여 각각 그 두께 가 서로 다른 유전막 패턴들을 형성하는 단계;
    상기 플로팅 게이트들의 일 측과 면접하는 터널 산화막들을 기판에 형성하는 단계;
    상기 터널 산화막들 및 상기 마스크 산화막들의 일부와 면접하는 워드 라인들을 형성하는 단계; 및
    상기 플로팅 게이트들 사이에 노출된 기판의 표면아래에 제1 불순물 영역 및 상기 워드 라인과 인접하는 기판의 표면아래에 제2 불순물 영역을 형성하는 단계를 포함하는 스플릿 구조의 비 휘발성 메모리 셀의 제조방법.
  15. 제 14항에 있어서, 상기 유전막은
    기판 상에 상기 기판을 노출시키는 개구를 갖는 제1 유전막을 형성하는 단계; 및
    상기 개구에 노출된 기판 상의 표면에 제1 유전막 보다 낮은 두께를 갖는 제2 유전막을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 스플릿 구조의 비 휘발성 메모리 소자의 제조방법.
KR1020070116790A 2007-11-15 2007-11-15 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법 KR20090050389A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070116790A KR20090050389A (ko) 2007-11-15 2007-11-15 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법
US12/265,876 US20090127612A1 (en) 2007-11-15 2008-11-06 Semiconductor device having a gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070116790A KR20090050389A (ko) 2007-11-15 2007-11-15 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20090050389A true KR20090050389A (ko) 2009-05-20

Family

ID=40640974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070116790A KR20090050389A (ko) 2007-11-15 2007-11-15 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법

Country Status (2)

Country Link
US (1) US20090127612A1 (ko)
KR (1) KR20090050389A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334844B1 (ko) * 2011-12-29 2013-12-05 주식회사 동부하이텍 싱글 폴리형 이이피롬과 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739312B (zh) * 2018-07-19 2021-05-14 合肥晶合集成电路股份有限公司 分栅式非易失性存储器及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889700A (en) * 1997-05-05 1999-03-30 National Semiconductor Corporation High density EEPROM array using self-aligned control gate and floating gate for both access transistor and memory cell and method of operating same
US6200860B1 (en) * 1999-05-03 2001-03-13 Taiwan Semiconductor Manufacturing Company Process for preventing the reverse tunneling during programming in split gate flash
US7186615B2 (en) * 2003-12-17 2007-03-06 Taiwan Semiconductor Manufacturing Company Method of forming a floating gate for a split-gate flash memory device
KR100618843B1 (ko) * 2004-07-12 2006-09-01 삼성전자주식회사 비휘발성 반도체 메모리 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334844B1 (ko) * 2011-12-29 2013-12-05 주식회사 동부하이텍 싱글 폴리형 이이피롬과 그 제조 방법
US8648406B2 (en) 2011-12-29 2014-02-11 Dongbu Hitek Co., Ltd. Single poly EEPROM having a tunnel oxide layer

Also Published As

Publication number Publication date
US20090127612A1 (en) 2009-05-21

Similar Documents

Publication Publication Date Title
US5471422A (en) EEPROM cell with isolation transistor and methods for making and operating the same
US7915666B2 (en) Nonvolatile semiconductor memory devices with charge injection corner
KR20000008134A (ko) 비휘발성 반도체 소자 및 그 제조방법
US20100163965A1 (en) Flash memory device and manufacturing method of the same
KR20050093064A (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
US7745872B2 (en) Asymmetric operation method of non-volatile memory structure
US7611946B2 (en) Method of fabricating a non-volatile memory device
JP2001284473A (ja) 不揮発性半導体メモリ
JP4224148B2 (ja) 非揮発性半導体素子の製造方法
KR20090050389A (ko) 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법
KR20050005057A (ko) 비휘발성 반도체 소자 및 그 제조방법
KR0183855B1 (ko) 플래쉬 메모리 장치 및 그 제조방법
KR100264965B1 (ko) 비휘발성 반도체 소자 및 그 제조방법
JP2006080567A (ja) 半導体集積回路装置およびその製造方法
JP2003078045A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20050070785A (ko) 플래시 메모리 셀의 게이트 형성 방법
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
KR100452316B1 (ko) 비휘발성 반도체 소자 제조방법
KR100533110B1 (ko) 플래시 메모리 제조 방법
KR100670504B1 (ko) 비휘발성 메모리 소자 및 그의 제조방법
KR20010036790A (ko) 플래쉬 메모리소자 및 그 제조방법
KR20050020042A (ko) 비휘발성 반도체 소자 및 그 제조방법
KR20000002819A (ko) 불휘발성 반도체 메모리 장치 및 그의 제조방법
KR20020057341A (ko) 노어형 플래시 메모리 소자 및 그 제조방법
KR20050011107A (ko) 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid