KR100468745B1 - 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

제1 방향으로 쓰여질 수 있고 제2 방향으로 판독될 수 있는 불휘발성 메모리 셀이 개시된다. 이 메모리 셀은 소스 또는 드레인 중 어느 하나의 근처에 위치하거나, 또는 소스와 드레인 모두의 근처에 위치한 하나 또는 두 개의 전하 트랩 영역(charge trapping region)을 포함한다. 프로그램 동작 동안에, 열 전자 주입(hot electron injection)에 의해 전하 트랩 영역으로 전자들이 주입될 수 있다. 소거 동작 동안에, 전하 트랩 영역으로 홀들이 주입될 수 있다. 본 발명의 실시예에서 전하 트랩 영역은, 프로그램 동작 동안에 주입되었던 전자들이 전하 트랩 영역으로 주입되는 홀들에 의해 나중에 제거될 수 있을 정도의 길이만큼만 컨트롤 게이트와 중첩된다.

Description

실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트 구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법{Non-volatile memory cell having a silicon-oxide-nitride-oxide-silicon gate structure and fabrication method of such cell}
본 발명은 불휘발성 메모리 셀에 관한 것으로서, 특히 실리콘-옥사이드-나이트라이드-옥사이드-실리콘(SONOS) 게이트 구조를 갖는 불휘발성 메모리 셀에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile) 또는 불휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은, 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는, 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리 소자들이 폭넓게 사용된다.
일반적으로 불휘발성 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 불휘발성 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘막, 터널링층을 형성하는 옥사이드막, 차폐층으로 사용되는 나이트라이드막, 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 갖는다. 때때로 이와 같은 막들은 SONOS로서 함축적으로 언급된다.
도 1 및 도 2는 종래의 불휘발성 메모리 셀의 제조 방법과 구조를 설명하기 위하여 나타내 보인 단면도들이다. 그리고 도 3 및 도 4는 도 2의 불휘발성 메모리 셀의 프로그램과 소거 동작을 설명하기 위하여 나타내 보인 단면도들이다. 상기 종래의 불휘발성 메모리 소자는 열 전자 주입(hot electron injection)에 의해 프로그램될 수 있는 SONOS 구조를 갖는다.
먼저 도 1을 참조하면, 터널링층(tunneling layer)(1)으로서의 실리콘 옥사이드(silicon oxide)막을 반도체 기판(6)의 전 표면 위에 형성한다. 다음에, 예컨대 화학적 기상 증착(CVD)법을 사용하여, 전하 트랩층(charge trapping layer)(2)으로서의 실리콘 나이트라이드(silicon nitride)막을 터널링층(1)의 전 표면 위에 형성한다. 실리콘 나이트라이드막을 형성한 후에는, 열 산화를 수행하여 차폐층(blocking later)(3)으로서의 실리콘 옥사이드막을 형성한다. 차폐층(3)을 형성하기 위한 다른 방법들이 알려져 있으며, 이 방법들은 열 산화 대신에 또는 열 산화와 함께 사용될 수 있다. 다음에, 컨트롤 게이트 전극(4)으로 사용되는 다결정 실리콘막을, 예를 들어 화학 기상 증착 공정에 의해, 차폐층(3)의 전 표면 위에 형성한다.
다음에 도 2를 참조하면, 패터닝된 포토레지스트막 다결정 실리콘막 위에 형성한다. 패터닝된 포토레지스트막은, 다결정 실리콘막, 차폐층(3), 전하 트랩층(2) 및 터널링층(1)을 순차적으로 식각하여, 폴리실리콘 컨트롤 게이트 전극(14), 차폐층(13), 전하 트랩층(12) 및 터널링층(8)을 포함하는 메모리 셀(5)을 형성하기 위한 식각 마스크로 사용된다. 식각 공정이 끝난 뒤, 식각 마스크로 사용된 포토레지스트막은 제거된다.
상기 터널링층(8)은 절연층(dielectric layer)인데, 이 절연층을 관통해서 전하 캐리어들(홀들 또는 전자들)이 주입될 수 있다. 전하 트랩층(12)은 터널링층(8)을 통해 주입된 전자들이나 홀들을 트랩(trap)하는 기능을 갖는 절연층이다. 상기 차폐층(13)의 기능은, 메모리 셀의 쓰기 동작 및 소거 동작 동안에, 주입된 전자들 또는 홀들이 컨트롤 게이트 전극(14)으로 이동하는 것을 방지하는 것이다.
다음에, 폴리실리콘 컨트롤 게이트 전극(14)의 반대 측면들에 자기 정렬되도록 제1 도전형의 이온들을 반도체 기판(6)에 주입시켜 고농도의 확산 영역들(15, 17)을 형성한다. 고농도의 확산 영역들(15, 17)은, 후술하는 바와 같이, 메모리 셀(5)의 소스 또는 드레인으로 동작한다.
SONOS 구조를 갖는 종래의 반도체 불휘발성 메모리 소자(5)의 동작을 도 3 및 도 4를 참조하여 설명하기로 한다.
컨트롤 게이트 전극(14)이 양으로 대전되고, 확산 영역들(15, 17)에 적절한 바이어스가 인가되면, 반도체 기판(6)으로부터의 열 전자들이 전하 트랩층(12)의 전하 트랩 영역(7) 안으로 트랩된다. 이것이 메모리 셀(5)에 쓰거나(writing) 메모리 셀(5)을 프로그램하는(programming) 동작이다. 도 3에 도시된 바와 같이, 전하 트랩 영역(7)의 길이는 "A"이다.
마찬가지로, 컨트롤 게이트 전극(14)이 음으로 대전되고, 확산 영역들(15, 17)에 적절한 바이어스가 인가되면, 반도체 기판(6)으로부터의 홀들도 전하 트랩 영역(7)으로 트랩되며, 이미 전하 트랩 영역(7) 내에 있는 여분의 전자들과 재결합한다. 이것이 프로그램된 메모리 셀(5)을 소거시키는(erasing) 동작이다.
전하 트랩 영역(7)에 트랩된 전자들 또는 홀들은 반도체 불휘발성 메모리 소자(5)의 문턱 전압(threshold voltage)을 변경할 수 있다. 통상적으로, 메모리 소자(5)의 문턱 전압이 소정 값에 도달되면, 즉 채널 전류가 충분히 낮은 단계까지 감소되면, 프로그래밍은 멈춰진다. 상기 문턱 전압의 소정 값은, 메모리 소자에 저장된 "0" 비트와 "1" 비트가 상호 구별될 수 있도록, 그리고 소정의 데이터 리텐션(data retention) 시간이 얻어질 수 있도록 선택된다.
통상적으로 문턱 전압이 이전 상태로 되돌아 갈 때, 즉 충분한 양의 홀들이 전하 트랩 영역(7)에 트랩되어 이전에 트랩된 전자들과 재결합하면, 소거는 멈춰진다. 그러나 지나치게 많은 수의 전자들이 전하 트랩층(12)의 전하 트랩 영역(7) 내에 트랩되었거나, 또는 충분한 수의 홀들이 전하 트랩 영역(7)안으로 주입되지 못해서, 메모리 셀이 이전 상태를 여전히 유지하게 되면, 메모리 셀(5)의 문턱 전압은 완전히 소거될 수 없게 되는, 즉 도달하여야 할 조건에 도달할 수 없게 된다. 이와 같은 상태에 있는 메모리 셀(5)은 소거될 수 없으므로 쓸모없게 된다.
도 4는 A 부분과 함께 B 부분을 나타내 보인 도면이다. 도 3 및 도 4의 길이 표시인 "A"는 전자들이 전하 트랩층(12) 내에 트랩되는 전하 트랩 영역(7)의 영역을 나타내고, 길이 표시인 "B"는 홀들이 트랩되는 전하 트랩 영역(7)을 나타낸다.
도 4에서 A와 B의 측정된 길이 차이에 의해, 너무 많은 수의 전자들 또는 충분하지 않은 수의 홀들이 전하 트랩 영역(7)에 트랩되어서, 메모리 셀(5)이 완전히 소거되지 못해 쓸모없게 된 상황이 설명될 수도 있다. 전자들이, 드레인 또는 소스로서 기능하는 고농도의 확산 영역(17)으로부터 멀리 떨어진 영역에 트랩된다는 사실은, 소거 동작에 나쁜 영향을 준다. 몇몇 경우에서, 메모리 소자(5)는 완전히 소거될 수 없는데, 그 이유는 전하 트랩 영역(7)이 너무 넓게 프로그램되기 때문이다. 따라서 너무 많은 수의 전자들이나 홀들이 전하 트랩 영역(7)에 저장되는 현상과, 저장된 캐리어들의 확산 영역들(15, 17)에 대한 상대 위치에 의해, 불휘발성 메모리 소자(5)의 동작 에러가 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 종래 기술에서의 문제점들과 그 밖의 다른 문제점들을 해결할 수 있는 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트 구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법을 제공하는 것이다.
도 1 및 도 2는 종래의 불휘발성 메모리 셀의 제조 방법과 구조를 설명하기 위하여 나타내 보인 단면도들이다.
도 3 및 도 4는 도 2의 불휘발성 메모리 셀의 프로그램과 소거 동작을 설명하기 위하여 나타내 보인 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 7a는 본 발명의 실시예에 따른 메모리 셀의 각각 다른 다양한 동작 상태를 설명하기 위하여 나타내 보인 도면이다.
도 7b는 도 7a의 메모리 셀들을 구동하는데 사용되는 신호들을 나타내 보인 표다.
도 8 내지 도 11은 SONOS를 이용한 본 발명의 일 실시예에 따른 불휘발성 메모리 소자를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12는 SONOS를 이용한 본 발명의 또 다른 실시예에 따른 메모리 소자를 나타내 보인 단면도이다.
도 13a 내지 도 13g는 도 12의 불휘발성 메모리 소자를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 14a 내지 도 14c는 도 12의 불휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 셀은, 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 기판; 소스 영역 및 드레인 영역 중에서 선택된 영역 위에 배치되며, 상기 선택된 영역으로부터 상기 채널 영역을 향해 연장된 상기 기판의 제1 부분 위에 배치된 터널링층과, 상기 터널링층 위에 형성된 전하 트랩층과, 그리고 상기 전하 트랩층 위에 형성된 차폐층을 포함하는 트랩 구조물; 상기 기판의 제1 부분으로부터 선택되지 않은 영역을 향해 연장된 상기 기판의 제2 부분 위에 배치된 게이트 절연막; 및 상기 트랩 구조물 및 게이트 절연막 위에 배치된 게이트를 포함하는 것을 특징으로 한다.
상기 전하 트랩층은 비도전성 막인 것이 바람직하다.
상기 게이트 절연막은 상기 트랩 구조물의 두께보다 얇은 두께를 갖는 것이 바람직하다.
상기 트랩 구조물은 상기 소스 영역과 드레인 영역 사이 간격의 1/2보다 작게 상기 선택된 영역으로부터 연장되는 것이 바람직하다.
상기 트랩 구조물은 상기 소스 영역과 드레인 영역 사이 간격의 1/4보다 작게 상기 선택된 영역으로부터 연장되는 것이 바람직하다.
상기 전하 트랩층은 실리콘 나이트라이드를 포함하는 것이 바람직하다.
상기 전하 트랩층은 나이트라이드 점들을 포함하는 것이 바람직하다.
상기 전하 트랩층은 폴리실리콘 점들을 포함하는 것이 바람직하다.
상기 전하 트랩층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 터널링층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 터널링층은 실리콘 옥사이드막을 포함하는 것이 바람직하다.
상기 차폐층은 실리콘 옥사이드막을 포함하는 것이 바람직하다.
상기 게이트 절연막은 실리콘 다이옥사이드로 이루어진 것이 바람직하다.
상기 게이트 위에 형성된 실리사이드막을 더 구비할 수 있다.
상기 게이트의 가장자리는 상기 트랩 구조물의 가장자리에 정렬되는 것이 바람직하다.
상기 셀은 상기 전하 트랩층에 홀들을 주입함으로써 소거되는 구조로 이루어진 것이 바람직하다.
상기 셀은 제1 방향으로 프로그램되고 제2 방향으로 읽혀지는 구조로 이루어진 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 불휘발성 메모리 셀은, 2비트의 데이터를 저장하기 위한 불휘발성 메모리 셀에 있어서, 반도체 기판; 상기 기판내에 형성되고 사이에 채널 영역을 갖는 소스 영역 및 드레인 영역; 상기 소스 영역으로부터 상기 채널 영역을 향하여 연장되는 상기 기판의 제1 부분 위에 형성된 제1 터널링층; 상기 제1 터널링층 위에 형성된 제1 전하 트랩층; 상기 드레인 영역으로부터 상기 채널 영역을 향하여 연장되는 상기 기판의 제2 부분 위에 형성된 제2 터널링층; 상기 제2 터널링층 위에 형성된 제2 전하 트랩층; 상기 제1 부분 및 제2 부분 사이에 형성된 게이트 절연막; 상기 제1 및 제2 전하 트랩층들 위에 각각 형성된 제1 및 제2 차폐층; 및 상기 제1 차폐층,제2 차폐층 및 게이트 절연막 위에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 한다.
상기 제1 전하 트랩층 및 제2 전하 트랩층은 비도전성인 것이 바람직하다.
상기 제1 전하 트랩층은 실리콘 나이트라이드로 이루어진 것이 바람직하다.
상기 제1 전하 트랩층은 나이트라이드 점들을 포함하는 것이 바람직하다.
상기 제1 전하 트랩층은 폴리실리콘 점들을 포함하는 것이 바람직하다.
상기 제1 전하 트랩층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 제1 터널링층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 제1 터널링층은 실리콘 다이옥사이드를 포함하는 것이 바람직하다.
상기 제1 전하 트랩층의 길이는 상기 제2 전하 트랩층의 길이와 다른 것이 바람직하다.
상기 제1 전하 트랩층은, 상기 컨트롤 게이트 길이의 1/3에 해당하는 길이만큼 상기 컨트롤 게이트에 의해 덮여지는 것이 바람직하다.
상기 제1 전하 트랩층은, 상기 컨트롤 게이트 길이의 1/4에 해당하는 길이만큼 상기 컨트롤 게이트에 의해 덮여지는 것이 바람직하다.
상기 컨트롤 게이트의 가장자리는 상기 제1 전하 트랩층의 가장자리에 정렬되는 것이 바람직하다.
상기 컨트롤 게이트의 가장자리는 상기 제1 전하 트랩층이나 상기 제2 전하 트랩층의 가장자리 중 어느 것에도 정렬되지 않는 것이 바람직하다.
상기 셀은 상기 전하 트랩층들 중 하나에 열 전자들을 주입시킴으로써 프로그램되는 구조인 것이 바람직하다.
상기 셀은 이전에 주입된 전자들을 갖는 전하 트랩층으로 홀들을 주입시킴으로써 소거되는 구조인 것이 바람직하다.
상기 제1 전하 트랩층은 제1 방향으로 프로그램되고 제2 방향으로 판독되는 구조인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 메모리 소자는, 열과 행으로 형성된 복수개의 메모리 셀들의 메트릭스를 포함하는 메모리 소자에 있어서, 상기 각 메모리 셀은, 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 기판; 소스 영역 및 드레인 영역 중에서 선택된 영역으로부터 상기 채널 영역을 향해 연장되는 상기 기판의 제1 부분 위에 배치되고, 상기 기판의 제1 부분 위에 배치된 터널링층과, 상기 터널링층 위에 형성된 전하 트랩층과, 그리고 상기 전하 트랩층 위에 형성된 차폐층을 포함하는 트랩 구조물; 상기 기판의 제1 부분으로부터 선택되지 않은 영역을 향해 연장된 상기 기판의 제2 부분 위에 배치된 게이트 절연막, 및 상기 트랩 구조물 및 게이트 절연막 위에 배치된 게이트; 동일한 행에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 게이트와 연결되는 워드 라인; 동일한 열에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 드레인 영역에 연결되는 비트 라인; 및 동일한 열에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 소스 영역과 연결되는 소스 라인을 포함하는 것을 특징으로 한다.
상기 게이트 절연막은 상기 트랩 구조물의 두께보다 얇은 두께를 갖는 것이바람직하다.
상기 트랩 구조물은 상기 선택된 영역으로부터 상기 소스 영역 및 드레인 영역 사이 간격의 1/2보다 작은 거리만큼 연장되는 것이 바람직하다.
상기 트랩 구조물은 상기 선택된 영역으로부터 상기 소스 영역 및 드레인 영역 사이 간격의 1/4만큼 연장되는 것이 바람직하다.
상기 전하 트랩층은 실리콘 나이트라이드를 포함하는 것이 바람직하다.
상기 전하 트랩층은 나이트라이드 점들을 포함하는 것이 바람직하다.
상기 전하 트랩층은 폴리실리콘 점들을 포함하는 것이 바람직하다.
상기 전하 트랩층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 터널링층은 옥시나이트라이드막을 포함하는 것이 바람직하다.
상기 터널링층은 실리콘 다이옥사이드를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 셀의 제조 방법은, 기판 표면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 위에 차폐층을 형성하는 단계; 상기 차폐층, 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제1 부분이 노출되도록 하고 상기 차폐층, 전하 트랩층 및 터널링층의 가장자리를 포함하는 수직 가장자리 구조물이 형성되도록 하는 단계; 상기 기판 표면의 제1 부분 위에 상기 수직 가장자리 구조물의 두께보다 작은 두께의 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 및 차폐층 위에 게이트 막을 형성하되, 상기 게이트 막은 제1 가장자리 및 제2 가장자리를 갖도록 하는 단계; 및 상기 게이트 막의 제1가장자리 및 제2 가장자리 아래의 상기 기판내에 각각 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이의 간격의 1/2보다 더 크도록 하는 것이 바람직하다.
상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이 간격의 1/3보다 크도록 하는 것이 바람직하다.
상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이 간격의 1/4가 되도록 하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 실리콘 나이트라이드막을 형성하는 단계를 포함하는 것이 바람직하다. 이 경우 상기 실리콘 나이트라이드막은 40-80Å의 두께를 갖도록 하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 나이트라이드 점들로 이루어진 막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 폴리실리콘 점들로 이루어진 막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것이 바람직하다.
사기 터널링층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 터널링층을 형성하는 단계는 실리콘 다이옥사이드막을 형성하는 단계를포함하는 것이 바람직하다.
상기 게이트막을 형성하는 단계는, 상기 게이트 절연막 및 차폐층 위에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 식각하는 단계를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 불휘발성 메모리 셀의 제조 방법은, 소스 영역 및 드레인 영역을 포함하는 기판 표면의 일부 위에 터널링층을 형성하는 단계; 상기 소스 영역이나 드레인 영역 위에 전하 트랩층을 형성하되, 상기 전하 트랩층은 제한된 길이를 갖도록 하여 프로그래밍 과정 동안에는 일렉트론들이 저장되고 소거 과정 동안에는 제거되도록 하는 단계; 상기 전하 트랩층 위에 차폐층을 형성하는 단계; 상기 터널링층으로 덮이지 않는 상기 기판 표면의 일부 위에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 및 차폐층 위에 게이트막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 막으로 덮인 상기 전하 트랩층의 길이는, 상기 드레인 영역의 가장자리로부터 상기 소스 영역의 가장자리까지의 거리의 1/2보다 작은 것이 바람직하다.
상기 게이트 막으로 덮인 상기 전하 트랩층의 길이는, 상기 드레인 영역의 가장자리로부터 상기 소스 영역의 가장자리까지의 거리의 1/4보다 작은 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 실리콘 나이트라이드막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 나이트라이드 점을 포함하는 막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 폴리실리콘 점을 포함하는 막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 전하 트랩층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 셀의 제조 방법은, 기판의 제1 영역, 제2 영역 및 제3 영역 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 위에 차폐층을 형성하는 단계; 상기 차폐층, 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제2 영역을 노출시키는 단계; 상기 기판의 제2 영역 위에 게이트 절연막을 형성하는 단계; 및 상기 기판의 제1 및 제3 영역 위의 상기 게이트 절연막 및 차폐층 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컨트롤 게이트는 제1 가장자리 및 제2 가장자리를 포함하며, 상기 컨트롤 게이트의 제1 가장자리와 제2 가장자리 아래의 기판내에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의1/2보다 적은 길이만큼 덮도록 하는 것이 바람직하다.
상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의 1/3보다 적은 길이만큼 덮도록 하는 것이 바람직하다.
상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의 1/4보다 적은 길이만큼 덮도록 하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 셀의 제조 방법은, 기판의 제1 영역, 제2 영역 및 제3 영역 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 위에 마스크막을 형성하는 단계; 상기 마스크막을 패터닝하는 단계; 상기 패터닝된 마스크막을 마스크로 상기 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제2 영역을 노출시키는 단계; 상기 기판의 제1 영역 및 제3 영역 위의 전하 트랩층 위에 차페층을 형성하는 단계; 상기 기판의 제2 영역 위에 절연막을 형성하는 단계; 및 상기 기판의 제2 영역 위의 절연막 위와 상기 차폐층 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기판의 제2 영역 위에 상기 절연막을 형성하는 단계는 절연막을 적층시키는 단계를 포함하는 것이 바람직하다. 이 경우 상기 적층된 절연막 위에 게이트절연막을 열적으로 성장시키는 단계를 더 포함할 수 있다.
상기 차폐층을 형성하는 단계와 상기 절연막을 형성하는 단계를 동시에 수행되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 메모리 셀(110)은, 기판(60) 위에 형성된 터널링층(10), 전하 트랩층(20), 차폐층(30) 및 컨트롤 게이트 전극(40)을 포함한다. 이 외에도 기판(60) 위에는 게이트 절연막(90)이 형성된다. 컨트롤 게이트 전극(40) 가장자리 아래의 기판(60) 내에는 드레인(50) 및 소스(70)가 형성되는데, 이 드레인(50) 및 소스(70)는 기판을 적절히 도핑함으로써 만들어진다. 드레인(50) 및 소스(70)의 기능들은, 후술되는 바와 같이, 바이어스 전압을 인가함으로써 상호 변경될 수 있다. 전하 트랩층(20)은 메모리 셀(110)의 길이를 가로질러 충분히 연장되지 못하고, 단지 일부만 가로지른다. 그 밖에도, 도 6에 도시된 바와 같이, 메모리 셀(110)은 컨트롤 게이트 전극(40) 위에 형성된 금속 실리사이드막(100)도 또한 포함할 수 있다. 금속 실리사이드막(100)의 금속은, 예컨대 텅스텐, 티타늄, 몰리브데늄 또는 그 밖의 다른 금속일 수 있다. 종종 금속 실리사이드막(100)은 메모리 어레이에서 워드 라인의 저항을 감소시키기 위하여 사용되는데, 이는 일반적으로 워드 라인이 메모리 어레이를 구성하는 메모리 셀(110)의 컨트롤 게이트 전극(40)과 연결되기 때문이다.
메모리 셀(110)은, 후술하는 바와 같이, 컨트롤 게이트 전극(40), 소스(70) 및 드레인(50)에 상호 다른 전압들을 인가함으로써 쓰여지고, 프로그램되고, 판독되고, 그리고 소거될 수 있다. 메모리 셀(110)을 판독함으로써, 그 셀이 프로그램된 상태이거나 또는 소거된 상태에 있는지의 여부를 알 수 있다. 일반적으로, 메모리 셀(110)을 프로그램하는 것은 전하 트랩층(20)의 전하 트랩 영역에 열 전자들을 주입시키는 것을 의미하고, 반면에 메모리 셀(110)을 소거하는 것은 전하 트랩 영역들로 홀들을 주입시켜서 이전에 트랩된 전자들을 중성화시키는 것을 의미한다.
메모리 셀(110)을 쓰거나 또는 프로그램하기 위해서, 소스(70)를 접지시키고 컨트롤 게이트 전극(40)과 드레인(50)에 전압을 인가하여 전자들이 전하 트랩층(20)의 전하 트랩 영역으로 트랩되도록 한다. 예를 들면, 컨트롤 게이트 전극(40)에 9V가, 드레인(50)에는 6.5V가, 그리고 소스(70)에는 0V가 인가될 수 있다. 이 전압들은 소스(70)로부터 드레인(50)에 이르는 채널 영역의 길이를 따라 수직적이고 수평적인 전계를 만들어낸다. 이 전계에 의해 전자들은 소스(70)로부터 밀려서 드레인(50)을 향해 가속되기 시작한다. 전자들은 채널 길이를 따라 이동하면서 에너지를 얻는다. 몇몇 전자들은, 터널링층(10)의 포텐셜 장벽을 뛰어넘어서 전하 트랩층(20)으로 들어가기에 충분한 에너지를 얻는 "열적(hot)" 상태가 된다. 이와 같은 현상이 발생할 확률은 드레인(50) 근처의 채널 영역에서 가장 큰데, 드레인(50) 근처의 채널 영역은 전자들이 가장 큰 에너지를 얻는 곳이다. 열 전자들이 전하 트랩층(20)으로 주입되기만 하면, 열 전자들은 전하 트랩층(20)의 전하 트랩 영역에 트랩되어 그 안에 저장된다.
한편 메모리 셀(110)을 판독하기 위해서는, 드레인(50)이 접지되는 반면에, 컨트롤 게이트 전극(40) 및 소스(70)에는 전압이 인가된다. 메모리 셀(110)을 판독하는 방향은, "순방향 판독(forward read)"의 경우 프로그램되어진 방향과 같은 방향이고, "역방향 판독(reverse read)"의 경우 프로그램되어진 방향과 반대 방향인 것은 잘 알려져 있는 사실이다. 일반적으로 메모리 셀(110)을 역 방향으로 판독하면, 셀에 상대적으로 낮은 전압이 인가되더라도 그 셀을 판독할 수 있는데, 그 이유는 전하 트랩층(20)에 동일한 양의 전하가 저장된 경우 순방향으로보다는 역방향으로의 검출이 더 용이하기 때문이다. 예를 들어, 역방향으로 메모리 셀(110)을 판독하는 경우, 컨트롤 게이트 전극(40)에는 3V를 인가하고, 소스(70)에는 1V를 인가하며, 그리고 드레인(50)에는 0V를 인가하면 된다.
일반적으로, 트랩된 전자들은 드레인(50) 근처의 전하 트랩층(20) 내에 머무르며, 전하 트랩층(20)을 가로질러 이동하지는 않게 된다. 따라서 전하 트랩층(20)에 전자들이 트랩됨으로써 메모리 셀(110)이 프로그램되면, 셀의 문턱 전압은 상승한다. 이와 같은 현상이 발생하는 이유는, 메모리 셀(110)의 채널 영역을 반전시키기 위하여, 전하 트랩층(20)에 트랩된 전자들의 전하를 극복할 수 있도록 컨트롤 게이트 전극(40)에 여분의 전압이 인가되어야 하기 때문이다. 예를 들면, 전하 트랩층(20)에 전자들이 트랩되지 않았을 때의 통상의 0.7-1.2V인 문턱전압이, 전자들이 트랩된 전하 트랩층(20) 아래의 채널 부분에서는 대략 4V까지 증가된다. 메모리 셀(110)의 채널의 나머지 부분에서의 문턱 전압은, 전하 트랩층(20)에 전자들이 트랩되더라도, 예컨대 대략 1V 정도는 유지한다.
상술한 바와 같이, 메모리 셀(110)을 판독할 때 대략 3V만 컨트롤 게이트 전극(40)에 인가되기 때문에, 컨트롤 게이트 전극(40)에 인가되는 전압은, 전하 트랩층(20)이 전자들을 트랩함에 따라 증가되는 문턱 전압(4V)을 극복할 정도로 충분하지는 않다. 그러나 전하 트랩층(20)이 전자들을 저장하지 않을 때 문턱 전압(1V)을 극복하기 위하여 컨트롤 게이트 전극(40)에 인가되는 전압으로서는 충분하다. 따라서 메모리 셀이 다른 문턱 전압들을 갖는 능력에 기초하여, 메모리 셀의 내용은, 앞서 설명한 바와 같이, 컨트롤 게이트 전극(40), 소스(70) 및 드레인(50)에 전압을 인가함으로써 판독될 수 있다.
컨트롤 게이트 전극(40)에 3V가 인가될 때, 프로그램되지 않은 메모리 셀(110), 즉 전하 트랩층(20)에 트랩된 전자들이 없는 메모리 셀(110)은 소스와 드레인 사이에 전류를 도통시킬 수 있는 반면에, 프로그램된 메모리 셀, 즉 전하 트랩층(20)에 저장된 전자들을 갖는 메모리 셀(110)은 전류를 도통시킬 수 없다. 소스(70)(1V)와 드레인(50)(0V) 사이에 1V의 포텐셜 차를 인가함으로써, 컨트롤 게이트 전극(40)에 3V가 인가될 때, 전류를 도통시킬 수 있는, 즉 프로그램되지 않은 메모리 셀(110)들은 도통될 것이며, 도통시킬 수 없는, 즉 프로그램된 메모리 셀(110)들은 도통되지 않을 것이다.
따라서 불휘발성 메모리 셀(110)은, 쓰기(프로그램) 여부에 따라서 턴 온 또는 턴 오프 될 수 있다. 특히, 메모리 셀(110)이 프로그램된 상태라면, 즉 전하 트랩층(20)에 전자들이 주입되었다면, 메모리 셀의 문턱 전압은 하이(high)이고, 따라서 컨트롤 게이트 전극(40)에 3V가 인가될 때 메모리 셀은 전류를 도통시키지 않고 오프 상태가 된다. 반대로, 전하 트랩층(20)에 전자들이 주입되지 않는다면, 드레인(50)과 소스(70) 사이로 전류가 흐르고, 그에 따라 불휘발성 메모리 셀(110)은 턴 온 된다. 결과적으로 데이터 "1" 또는 "0"이 메모리 셀로부터 판독될 수 있다.
도 5의 메모리 셀(110)을 소거하기 위하여, 메모리 셀을 프로그램시키거나 읽을 때 사용된 전압과는 다른 전압들이 사용된다. 예를 들면, 드레인(50)에 6.5V가 인가되고, 컨트롤 게이트 전극(40)에는 9V 신호가 인가된다. 소스(70)는 부유 상태가 된다. 그러면, 이전에 전하 트랩층(20)에 저장된 전자들이 드레인(50)을 향하여 이동되거나, 드레인(50) 내의 홀들이 전하 트랩층(20)으로 주입된다. 실제 메커니즘과는 무관하게, 전하 트랩층(20)에 이전에 저장되었던 전자들이 제거되거나 또는 주입된 홀들에 의해 중성화되고, 그에 따라 메모리 셀(110)은 본래의 소거된 상태로 복귀한다.
도 7a는 메모리 어레이(memory array)를 형성하기 위하여 복수개의 메모리 셀들이 어떻게 연결될 수 있는지의 일 예를 나타내 보인 도면이다.
도 7a를 참조하면, 상기 메모리 어레이(200)는, NOR 어레이 구성을 갖는 6개의 메모리 셀(110)들과, 2개의 메모리 셀(110)들의 컨트롤 게이트 전극(40)에 각각 연결된 3개의 워드 라인들(CG0, CG1, CG2)과, 각각이 3개의 메모리 셀(110)들의 드레인(50)과 결합된 2개의 비트 라인들(D1 및 D2)과, 그리고 6개의 모든 메모리 셀(110)들의 소스(70)와 연결된 공통 소스 라인(Common S/L)을 포함한다.
도 7b는 어레이(200)의 중간의 오른쪽에 배치된 특정 셀에 연결된 컨트롤 라인들(CG1, S/L, D2)에 적절한 전압을 인가함으로써 프로그램되고, 소거되고, 그리고 판독되는 방법을 나타내 보인 표다.
도 5 및 도 6의 메모리 셀(110)의 전하 트랩층(20)은 도 1 내지 도 4의 메모리 셀(5)의 전하 트랩층(12)과는 다르다. 특히, 종래의 메모리 셀(5)의 전하 트랩층(12)은 메모리 셀(5)의 전 길이를 따라 길게 연장되지만, 본 발명에 따른 메모리 셀(110)의 전하 트랩층(20)은 단지 메모리 셀(110)의 일부만을 따라 연장된다.
도 5 및 도 6에 전하 트랩층(20)의 중첩 길이인 "C"가 나타나 있는데, 이는 메모리 셀(110)의 컨트롤 게이트 전극(40)과 중첩되는 전하 트랩층(20)의 길이를 나타낸다. 메모리 셀(110)의 프로그램 동작과 소거 동작은 전하 트랩층(20)과 컨트롤 게이트 전극(40)의 중첩 길이(C)에 의해 큰 영향을 받을 수 있다. 중첩 길이(C)에 의한 셀 성능의 영향이 아래의 표 1 및 표 2에 요약되어 있다.
프로그램시간(s)중첩 길이(C) 초기 10㎲ 30㎲ 50㎲ 70㎲ 100㎲ 500㎲ 10㎳
게이트 전 길이(△Tth) 0 1.2 1.7 2.1 2.4 2.7 2.8 2.9
게이트 길이의 1/2(△Tth) 0 2.4 3.0 3.3 3.4 3.7 4.7 4.9
게이트 길이의 1/3(△Tth) 0 2.3 2.9 3.2 3.3 3.6 4.5 4.7
게이트 길이의 1/4(△Tth) 0 2.1 2.8 3.0 3.2 3.4 4.2 4.4
프로그램시간(s)중첩 길이(C) 초기 10㎲ 30㎲ 50㎲ 70㎲ 100㎲ 500㎲ 10㎳
게이트 전 길이(△Tth) 0 -1.2 -1.2 -1.3 -1.3 -1.4 -1.4 -1.4
게이트 길이의 1/2(△Tth) 0 -2.4 -2.6 -2.8 -2.8 -2.9 -3.1 -3.2
게이트 길이의 1/3(△Tth) 0 -2.5 -2.9 -3.2 -3.2 -3.2 -3.3 -3.4
게이트 길이의 1/4(△Tth) 0 -2.6 -3.3 -3.5 -3.5 -3.6 -3.7 -3.7
상기 표 1 및 표 2는, 다른 중첩 길이(C), 즉 컨트롤 게이트(40)와 전하 트랩층(20)이 중첩된 메모리 셀(110)의 프로그램 및 소거 시간의 다른 주기에 대한 메모리 셀(110)의 문턱 전압(Vth) 변화가 얼마인지를 나타낸다. 예를 들어, 표 1에 따르면, 중첩 길이(C)가 컨트롤 게이트 전극(40) 길이의 1/3인 메모리 셀(110)에 대해 70㎲의 시간 간격으로 프로그램하면 메모리 셀(110) 문턱 전압은 3.3V 정도 증가될 것이다. 또한 표 2에 따르면, 같은 메모리 셀(110)을 같은 시간 간격으로 소거하면 문턱 전압은 3.2V 정도 감소될 것이다.
표 1에 나타낸 바와 같이, 전하 트랩층(20)의 중첩 길이(C)가 증가하면 프로그래밍 속도가 향상된다. 예를 들면, 중첩 길이(C)가 컨트롤 게이트 전극(40) 길이의 1/4인 메모리 셀(110)이 50㎲동안 프로그램되면, 그 메모리 셀(110)은 3.0V 증가된 문턱 전압을 갖는 반면에, 중첩 길이(C)가 컨트롤 게이트 전극(40) 길이의 1/2인 메모리 셀(110)의 경우, 문턱 전압의 동일한 변화는 단지 30㎲에서 이루어질 수 있다.
그러나, 표 2에 나타낸 바와 같이, 전하 트랩층(20)의 중첩 길이(C)가 증가하면 소거 속도가 지연된다. 예를 들면, 중첩 길이(C)가 컨트롤 게이트 전극(40) 길이의 1/3인 메모리 셀(110)이 50㎲동안 소거되면, 그 메모리 셀(110)은 3.1V 감소된 문턱 전압을 갖지만, 중첩 길이(C)가 컨트롤 게이트 전극(40) 길이의 1/2인메모리 셀(110)의 경우, 문턱 전압의 동일한 변화는 단지 500㎲에서 이루어져서, 동일한 양만큼 메모리 셀(110)의 문턱 전압을 감소시키기 위해서는 10배의 시간이 더 소요된다.
이와 같이 감소된 소거 능력은 메모리 셀(110)의 내구 특성(endurance properties)을 열악하게 한다. 위에서 설명한 바와 같이, 일반적으로, 프로그램 싸이클에서는, 소거 싸이클에 홀들이 주입되는 경우보다 드레인(50)으로부터 더 멀리 떨어진 전하 트랩층(20)으로 전자들이 주입된다. 따라서 드레인(50)으로부터 가장 멀리 떨어진 전하 트랩층(20)에 트랩된 전자들은, 전하 트랩층(20)으로 홀들을 주입시키더라도 완전히 소거되지는 않는다. 이와 같은 현상이 발생하는 이유는, 프로그램 단계에서의 전자 주입과 소거 단계에서의 홀 주입 사이의 영역들이 일치하지 않기 때문이다(도 4의 영역 A, B).
본 발명의 실시예에 있어서, 중첩 길이(C)를 한정함으로써 소거 속도와 SONOS 셀의 내구성을 현저하게 향상시킬 수 있다. 따라서, 본 발명의 실시예들은, 단순하게 전하 트랩층(20)의 길이 자체를 조절하는 것보다는 전하 트랩층(20)과 컨트롤 게이트 전극(40) 사이의 중첩 길이를 조절하고자 하는 것이다. 또한, 전하 트랩층(20)은 비도전성 층이기 때문에, 금속 배선(미도시)으로부터 소스(70)와 드레인(50)을 컨택시키는 것은 문제없다.
전하 트랩층(20)을 메모리 셀(110)의 전 길이를 따라 만들지 않음으로써 얻는 다른 이점들은, 도 5 및 도 6에 나타낸 바와 같이, 게이트 절연막(90)이 터널링층(10), 전하 트랩층(20) 및 차폐층(30)을 구성하는 ONO 스택이 있는 위치에 대신배치될 수 있다. 따라서 게이트 절연막(90)은 ONO 스택보다 낮은 유효 옥사이드 두께(Tox)를 가지며, 이에 따라 종래의 SONOS 셀(도 1 내지 도 4의 5)과 비교하여, SONOS 메모리 셀(110)의 문턱 전압이 더욱 더 감소된다. 이와 같이 낮아진 문턱 전압은 다음의 두 가지 이점들을 제공한다. 첫 번째로 프로그램 단계에서 충분한 전류가 공급되므로 프로그램 속도가 빠르고 동작 전압이 낮다. 두 번째로 소거 상태의 셀 내의 증가된 전류로 인하여 판독 속도가 빠르다.
도 8 내지 도 11은 SONOS를 이용한 본 발명의 일 실시예에 따른 불휘발성 메모리 소자를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8을 참조하면, 기판(60) 표면 위에 ONO막(33)을 형성한다. ONO막(33)은, 기판(60) 표면 위에서, 예컨대 실리콘 다이옥사이드(silicon dioxide)막으로 이루어진 터널링층(10)과, 터널링층(10) 위에 형성된 전하 트랩층(20)과, 그리고 예컨대 실리콘 다이옥사이드막으로 이루어질 수 있는 차폐층(30)을 포함한다. 일 실시예에서, 터널링층(10)은 기판(60)을 열 산화시킴으로써 형성될 수 있다. 이 열 산화는, 터널링층(10)이 옥시나이트라이드(oxynitride)막이 되도록 나이트로전(Nitrogen)을 포함한 분위기에서 수행될 수 있다. 상기 산화 공정 다음에는, 전하 트랩층(20)을 화학 기상 증착(CVD)법에 의해 증착한다. 터널링층(10) 위에 전하 트랩층(20)을 증착한 후, 차폐층(30)이, 예컨대 또 다른 화학 기상 증착 공정을 사용하여 형성된다. 바람직한 실시예에서, 터널링층(10)은 대략 15-80Å의 두께로 열적으로 성장시키고, 전하 트랩층(20)은 대략 40-80Å의 두께로 증착하고, 그리고 차폐층(30)은 대략 40-120Å의 두께로 증착하는 것이 바람직하다.
다음에 도 9를 참조하면, 대략 1㎛의 두께를 갖는 포토레지스트막(80)을 기판 표면에 형성하고, ONO막(33)의 일부가 제거되도록 패터닝한다. 포토레지스트막(80)에 대한 패터닝이 이루어진 후에는, 예컨대 불화 수소산(hydrofluoric acid)으로 ONO막(33)을 식각하여 실리콘 기판(60)의 일부를 노출시킨다.
다음에 예컨대 대략 850-900℃의 온도에서 대략 60분 동안의 열 처리에 의해 노출된 실리콘 기판(60) 표면을 산화시킴으로써, 실리콘 다이옥사이드로 이루어진 대략 100-150Å 두께의 게이트 절연막(90)을 형성한다.
다음에 도 10을 참조하면, 예컨대 화학 기상 증착법을 사용하여, 컨트롤 게이트 전극(40)으로서의 폴리실리콘막을 대략 1500Å의 두께로 결과 구조물의 전 표면 위에 형성한다. 일 실시예에서, 폴리실리콘막이 n형 불순물, 예컨대 포스포러스(Phosphorus)로 도핑되어, 도핑되지 않은 폴리실리콘막보다 더 높은 도전성을 갖도록 하기 위하여, 화학 기상 증착시에 사용되는 소스 가스의 대략 10% 체적만큼 포스핀(phosphine) 가스를 혼합시킨다. 또한 게이트 라인의 전류 저항을 감소시키기 위하여 컨트롤 게이트 전극(40)상에 금속 실리사이드 공정을 수행할 수 있다.
다음에 도 11을 참조하면, 컨트롤 게이트 전극(40)을 한정하는 포토레지스트막(미도시)을 마스크로, 예컨대 반응성 이온 시각(RIE; Reactive Ion Etching)법을 사용하여 컨트롤 게이트 전극(40)으로서의 폴리실리콘막을 식각한다. 이때 컨트롤 게이트 전극(40)의 가장자리에 있는 ONO막(33)도 또한 식각된다. 또는, ONO막(33)이 비도전성막이므로, 컨트롤 게이트 전극(40)과 같은 가장자리를 갖도록 식각되지 않을 수도 있다. 그와 같은 구조가 도 6에 유사하게 도시되어 있으며, 앞서 설명한 바와 같이, 그 구조는 컨트롤 게이트 전극(40) 위의 금속 실리사이드막(100)을 포함한다.
일반적으로, ONO막(33)과 게이트 절연막(90)은 서로 다른 두께를 갖는다. 도 11에 도시된 바와 같이, 게이트 절연막(90)이 ONO막(33)보다 더 얇으며, 이에 따라 메모리 소자(110)의 동작 전압이 더 낮아진다는 점에서 효율적이다.
다음에, 예컨대 아스닉(arsenic) 이온과 같은 도핑 이온을 대략 60eV의 가속 에너지와 대략 5E15/㎝2의 도우즈로 주입하여, n+형 소스 영역(70)과 n+형 드레인 영역(50)을 동시에 형성한다. 소스 영역(70) 및 드레인 영역(50)은, 기판(60) 내부에서, 컨트롤 게이트 전극(40)의 가장자리 부분에 형성된다.
도 12는 SONOS를 이용한 본 발명의 또 다른 실시예에 따른 메모리 소자를 나타내 보인 단면도이다.
도 12에 도시된 바와 같이, 메모리 셀(120)의 전하 트랩층(20)은 메모리 셀(120)의 양쪽 사이드(side), 즉 소스 영역(70)과 드레인 영역(50) 근처까지 연장된다. 이 메모리 셀(120)은 하나의 셀에 두 개의 데이터 비트를 저장할 수 있는데, 그 이유는 전자들 또는 홀들이 전하 트랩층(20)의 각 분리된 영역 내에 트랩될 수 있기 때문이다. 도 12의 2-비트 메모리 셀(120)을 프로그램하고, 판독하고 그리고 소거하는 것은, 각 비트를 프로그램하고, 소거하고 그리고 판독하는 것이 상호 독립적으로 이루어진다는 점을 제외하고는, 앞서 설명한 1-비트 메모리 셀(110)과 동일하다. 예를 들면, "오른쪽 비트"로서 지칭되는 드레인 영역(50) 근처의 전하 트랩층(20)에 저장된 전자들은, 소스 영역(70), 컨트롤 게이트 전극(40)에 도 7b에 도시된 판독 전압을 인가하고 드레인 영역(50)을 접지시킴으로써 역 방향으로 판독된다. 마찬가지로, 왼쪽 비트, 즉 소스 영역(70) 근처의 전하 트랩층(20)을 역 방향으로 판독하기 위해서는, 소스 영역(70)을 접지시키고, 컨트롤 게이트 전극(40) 및 드레인 영역(50)에 판독 전압을 인가한다.
도 13a 내지 도 13g는 도 12의 불휘발성 메모리 소자를 제조하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 13a를 참조하면, 도 8을 참조하여 설명한 바와 같이, 기판(60) 표면 위에 ONO막(33)을 형성한다. ONO막(33)은 터널링층(10), 전하 트랩층(20) 및 차폐층(30)을 포함한다.
다음에 도 13b 및 도 13c를 참조하면, 포토레지스트막(80)을 형성하고 패터닝한 후에, 포토레지스트막(80)에 의해 노출된 차폐층(30) 및 전하 트랩층(20)을 식각한다. 식각이 끝나면, 도 13d에 도시된 바와 같이, 포토레지스트막(80)을 제거한다.
다음에 도 13e를 참조하면, 전하 트랩층(20)으로 덮이지 않은 터널링층(10)과 함께, 포토레지스트막(80)이 제거됨에 따라 노출되는 차폐층(30)을 식각한다. 이 단계에서 터널링층(10) 및 전하 트랩층(20)이 기판(60)의 노출 부분에 의해 상호 분리된다.
다음에 도 13f를 참조하면, 예컨대 화학 기상 증착에 의해 기판(60) 위에 옥사이드(oxide)막을 형성한다. 이 옥사이드막은 모든 노출 표면을 덮고, 게이트 절연막(90) 외에 새로운 차폐층(30b)도 또한 형성한다.
다음에 도 13g를 참조하면, 폴리실리콘막을 적층하여 컨트롤 게이트 전극(40)을 형성한다. 도 12의 메모리 셀(120)을 완성하기 위하여, 실리사이드막(100) 외에도 소스 영역(70) 및 드레인 영역(50)을 형성하기 위한 공정을 수행한다.
도 14a 내지 도 14c는 도 12의 불휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 14a 및 도 14b를 참조하면, 도 13f에 도시된 것과 동일한 상태, 즉 차폐층(30b)을 형성하는 옥사이드막 적층 이후의 기판(60)이 준비된다. 다음에, 게이트 절연막(90)의 두께를 증가시키기 위하여, 적층된 옥사이드막을 열적으로 성장시켜 적절한 두께의 게이트 절연막(90)을 만든다. 끝으로, 도 14c에 도시된 바와 같이, 컨트롤 게이트 전극(40)이 되는 폴리실리콘막을 형성한다.
전하 트랩층(20)은 다른 종류의 물질들로 이루어질 수 있으며, 이는 메모리 셀의 동작에 영향을 주지 않는다. 예를 들면, 전하 트랩층은 유전체막의 베이스(base)와 그 내부에 형성된 전하 트랩 물질들의 섬들(islands)로 이루어질 수 있다. 예컨대, 폴리실리콘 또는 실리콘 나이트라이드 물질이 매몰되거나 주입되어 형성되는 섬들을 포함하는 실리콘 다이옥사이드를 유전체막 베이스로 사용할 수 있다. 경우에 따라서 전하 트랩층은 옥시나이트라이드(oxynitride)막일 수도 있다. 또 다른 예로서, 전하 트랩층은 나이트라이드 점들(nitride dots) 또는 폴리실리콘 점들(polysilicon dots)로 이루어질 수도 있다. 본 발명의 실시예에서 필요한 전하 트랩 기능을 수행하기에 충분한 물질이면 어떠한 물질도 사용할 수 있다.
비록 지금까지 소스 및 드레인 영역이 n형으로 도핑된 트랜지스터를 예를 들어 설명했지만, 반대형의 반도체 물질을 사용하는 것에 대한 어떠한 제한도 없다는 것은 당연하다. 또한 잘 알려져 있는 몇몇 세부 공정은 간결을 위하여 생략되었다. 예를 들면, 지금까지 설명된 것과 다른 전압들도 불휘발성 메모리 셀을 프로그램하거나, 판독하거나, 또는 소거시키는데 사용될 수도 있다.
이상의 설명에서와 같이, 본 발명에 따른 불휘발성 메모리 셀 및 그 제조 방법에 의하면, 컨트롤 게이트 전극의 일부만이 ONO막과 중첩되도록 함으로써, ONO막이 존재하지 않는 컨트롤 게이트 전극 하부의 게이트 절연막 두께를 ONO막보다 상대적으로 얇게 형성할 수 있으며, 이에 따라 프로그램 단계에서 충분한 전류가 공급되므로 프로그램 속도가 빠르고 동작 전압이 낮아지는 이점이 있으며, 소거 상태의 셀 내의 증가된 전류로 인하여 판독 속도가 빠르다는 이점이 있다. 특히 컨트롤 게이트 전극과 ONO막의 중첩 길이를 한정함으로써 소거 속도와 SONOS 셀의 내구성을 현저하게 향상시킬 수 있다는 이점도 또한 있다.

Claims (71)

  1. 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 기판;
    소스 영역 및 드레인 영역 중에서 선택된 영역 위에 배치되며, 상기 선택된 영역으로부터 상기 채널 영역을 향해 연장된 상기 기판의 제1 부분 위에 배치된 터널링층과, 상기 터널링층 위에 형성된 전하 트랩층과, 그리고 상기 전하 트랩층 위에 형성된 차폐층을 포함하는 트랩 구조물;
    상기 기판의 제1 부분으로부터 선택되지 않은 영역을 향해 연장된 상기 기판의 제2 부분 위에 배치된 게이트 절연막; 및
    상기 트랩 구조물 및 게이트 절연막 위에 배치된 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 전하 트랩층은 비도전성 막인 것을 특징으로 하는 불휘발성 메모리 셀.
  3. 제1항에 있어서,
    상기 게이트 절연막은 상기 트랩 구조물의 두께보다 얇은 두께를 갖는 것을 특징으로 하는 불휘발성 메모리 셀.
  4. 제1항에 있어서,
    상기 트랩 구조물은 상기 소스 영역과 드레인 영역 사이 간격의 1/2보다 작게 상기 선택된 영역으로부터 연장되는 것을 특징으로 하는 불휘발성 메모리 셀.
  5. 제1항에 있어서,
    상기 트랩 구조물은 상기 소스 영역과 드레인 영역 사이 간격의 1/4보다 작게 상기 선택된 영역으로부터 연장되는 것을 특징으로 하는 불휘발성 메모리 셀.
  6. 제1항에 있어서,
    상기 전하 트랩층은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  7. 제1항에 있어서,
    상기 전하 트랩층은 나이트라이드 점들을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  8. 제1항에 있어서,
    상기 전하 트랩층은 폴리실리콘 점들을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  9. 제1항에 있어서,
    상기 전하 트랩층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  10. 제1항에 있어서,
    상기 터널링층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  11. 제1항에 있어서,
    상기 터널링층은 실리콘 옥사이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  12. 제1항에 있어서,
    상기 차폐층은 실리콘 옥사이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  13. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 다이옥사이드로 이루어진 것을 특징으로 하는 불휘발성 메모리 셀.
  14. 제1항에 있어서,
    상기 게이트 위에 형성된 실리사이드막을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 셀.
  15. 제1항에 있어서,
    상기 게이트의 가장자리는 상기 트랩 구조물의 가장자리에 정렬되는 것을 특징으로 하는 불휘발성 메모리 셀.
  16. 제1항에 있어서,
    상기 셀은 상기 전하 트랩층에 홀들을 주입함으로써 소거되는 구조로 이루어진 것을 특징으로 하는 불휘발성 메모리 셀.
  17. 제1항에 있어서,
    상기 셀은 제1 방향으로 프로그램되고 제2 방향으로 읽혀지는 구조로 이루어진 것을 특징으로 하는 불휘발성 메모리 셀.
  18. 2비트의 데이터를 저장하기 위한 불휘발성 메모리 셀에 있어서,
    반도체 기판;
    상기 기판내에 형성되고 사이에 채널 영역을 갖는 소스 영역 및 드레인 영역;
    상기 소스 영역으로부터 상기 채널 영역을 향하여 연장되는 상기 기판의 제1 부분 위에 형성된 제1 터널링층;
    상기 제1 터널링층 위에 형성된 제1 전하 트랩층;
    상기 드레인 영역으로부터 상기 채널 영역을 향하여 연장되는 상기 기판의 제2 부분 위에 형성된 제2 터널링층;
    상기 제2 터널링층 위에 형성된 제2 전하 트랩층;
    상기 제1 부분 및 제2 부분 사이에 형성된 게이트 절연막;
    상기 제1 및 제2 전하 트랩층들 위에 각각 형성된 제1 및 제2 차폐층; 및
    상기 제1 차폐층, 제2 차폐층 및 게이트 절연막 위에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  19. 제18항에 있어서,
    상기 제1 전하 트랩층 및 제2 전하 트랩층은 비도전성인 것을 특징으로 하는 불휘발성 메모리 셀.
  20. 제18항에 있어서,
    상기 제1 전하 트랩층은 실리콘 나이트라이드로 이루어진 것을 특징으로 하는 불휘발성 메모리 셀.
  21. 제18항에 있어서,
    상기 제1 전하 트랩층은 나이트라이드 점들을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  22. 제18항에 있어서,
    상기 제1 전하 트랩층은 폴리실리콘 점들을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  23. 제18항에 있어서,
    상기 제1 전하 트랩층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  24. 제18항에 있어서,
    상기 제1 터널링층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  25. 제18항에 있어서,
    상기 제1 터널링층은 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀.
  26. 제18항에 있어서,
    상기 제1 전하 트랩층의 길이는 상기 제2 전하 트랩층의 길이와 다른 것을 특징으로 하는 불휘발성 메모리 셀.
  27. 제18항에 있어서,
    상기 제1 전하 트랩층은, 상기 컨트롤 게이트 길이의 1/3에 해당하는 길이만큼 상기 컨트롤 게이트에 의해 덮여지는 것을 특징으로 하는 불휘발성 메모리 셀.
  28. 제18항에 있어서,
    상기 제1 전하 트랩층은, 상기 컨트롤 게이트 길이의 1/4에 해당하는 길이만큼 상기 컨트롤 게이트에 의해 덮여지는 것을 특징으로 하는 불휘발성 메모리 셀.
  29. 제18항에 있어서,
    상기 컨트롤 게이트의 가장자리는 상기 제1 전하 트랩층의 가장자리에 정렬되는 것을 특징으로 하는 불휘발성 메모리 셀.
  30. 제18항에 있어서,
    상기 컨트롤 게이트의 가장자리는 상기 제1 전하 트랩층이나 상기 제2 전하 트랩층의 가장자리 중 어느 것에도 정렬되지 않는 것을 특징으로 하는 불휘발성 메모리 셀.
  31. 제18항에 있어서,
    상기 셀은 상기 전하 트랩층들 중 하나에 열 전자들을 주입시킴으로써 프로그램되는 구조인 것을 특징으로 하는 불휘발성 메모리 셀.
  32. 제18항에 있어서,
    상기 셀은 이전에 주입된 전자들을 갖는 전하 트랩층으로 홀들을 주입시킴으로써 소거되는 구조인 것을 특징으로 하는 불휘발성 메모리 셀.
  33. 제18항에 있어서,
    상기 제1 전하 트랩층은 제1 방향으로 프로그램되고 제2 방향으로 읽혀지는 구조인 것을 특징으로 하는 불휘발성 메모리 셀.
  34. 열과 행으로 형성된 복수개의 메모리 셀들의 메트릭스를 포함하는 메모리 소자에 있어서, 상기 각 메모리 셀은,
    소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 기판;
    소스 영역 및 드레인 영역 중에서 선택된 영역으로부터 상기 채널 영역을 향해 연장되는 상기 기판의 제1 부분 위에 배치되고, 상기 기판의 제1 부분 위에 배치된 터널링층과, 상기 터널링층 위에 형성된 전하 트랩층과, 그리고 상기 전하 트랩층 위에 형성된 차폐층을 포함하는 트랩 구조물;
    상기 기판의 제1 부분으로부터 선택되지 않은 영역을 향해 연장된 상기 기판의 제2 부분 위에 배치된 게이트 절연막, 및 상기 트랩 구조물 및 게이트 절연막 위에 배치된 게이트;
    동일한 행에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 게이트와 연결되는 워드 라인;
    동일한 열에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 드레인 영역에 연결되는 비트 라인; 및
    동일한 열에 위치한 복수개의 메모리 셀들중 하나 이상의 메모리 셀의 소스 영역과 연결되는 소스 라인을 포함하는 것을 특징으로 하는 메모리 소자.
  35. 제34항에 있어서,
    상기 게이트 절연막은 상기 트랩 구조물의 두께보다 얇은 두께를 갖는 것을 특징으로 하는 메모리 소자.
  36. 제34항에 있어서,
    상기 트랩 구조물은 상기 선택된 영역으로부터 상기 소스 영역 및 드레인 영역 사이 간격의 1/2보다 작은 거리만큼 연장되는 것을 특징으로 하는 메모리 소자.
  37. 제34항에 있어서,
    상기 트랩 구조물은 상기 선택된 영역으로부터 상기 소스 영역 및 드레인 영역 사이 간격의 1/4만큼 연장되는 것을 특징으로 하는 메모리 소자.
  38. 제34항에 있어서,
    상기 전하 트랩층은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 메모리 소자.
  39. 제34항에 있어서,
    상기 전하 트랩층은 나이트라이드 점들을 포함하는 것을 특징으로 하는 메모리 소자.
  40. 제34항에 있어서,
    상기 전하 트랩층은 폴리실리콘 점들을 포함하는 것을 특징으로 하는 메모리 소자.
  41. 제34항에 있어서,
    상기 전하 트랩층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 메모리 소자.
  42. 제34항에 있어서,
    상기 터널링층은 옥시나이트라이드막을 포함하는 것을 특징으로 하는 메모리 소자.
  43. 제34항에 있어서,
    상기 터널링층은 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 메모리 소자.
  44. 기판 표면 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층 위에 차폐층을 형성하는 단계;
    상기 차폐층, 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제1 부분이 노출되도록 하고 상기 차폐층, 전하 트랩층 및 터널링층의 가장자리를 포함하는 수직 가장자리 구조물이 형성되도록 하는 단계;
    상기 기판 표면의 제1 부분 위에 상기 수직 가장자리 구조물의 두께보다 작은 두께의 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 및 차폐층 위에 게이트막을 형성하되, 상기 게이트 막은 제1 가장자리 및 제2 가장자리를 갖도록 하는 단계; 및
    상기 게이트 막의 제1 가장자리 및 제2 가장자리 아래의 상기 기판내에 각각 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  45. 제44항에 있어서,
    상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이의 간격의 1/2보다 더 크도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  46. 제44항에 있어서,
    상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이 간격의 1/3보다 크도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  47. 제44항에 있어서,
    상기 기판의 제1 부분은 상기 소스 영역과 드레인 영역 사이 간격의 1/4가 되도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  48. 제44항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 실리콘 나이트라이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  49. 제48항에 있어서,
    상기 실리콘 나이트라이드막은 40-80Å의 두께를 갖도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  50. 제44항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 나이트라이드 점으로 이루어진 막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  51. 제44항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 폴리실리콘 점으로 이루어진 막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  52. 제44항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  53. 제44항에 있어서,
    사기 터널링층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  54. 제44항에 있어서,
    상기 터널링층을 형성하는 단계는 실리콘 다이옥사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  55. 제44항에 있어서, 상기 게이트막을 형성하는 단계는,
    상기 게이트 절연막 및 차폐층 위에 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  56. 소스 영역 및 드레인 영역을 포함하는 기판 표면의 일부 위에 터널링층을 형성하는 단계;
    상기 소스 영역이나 드레인 영역 위에 전하 트랩층을 형성하되, 상기 전하 트랩층은 제한된 길이를 갖도록 하여 프로그래밍 과정 동안에는 일렉트론들이 저장되고 소거 과정 동안에는 제거되도록 하는 단계;
    상기 전하 트랩층 위에 차폐층을 형성하는 단계;
    상기 터널링층으로 덮이지 않는 상기 기판 표면의 일부 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 및 차폐층 위에 게이트막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  57. 제56항에 있어서,
    상기 게이트 막으로 덮인 상기 전하 트랩층의 길이는, 상기 드레인 영역의 가장자리로부터 상기 소스 영역의 가장자리까지의 거리의 1/2보다 작은 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  58. 제56항에 있어서,
    상기 게이트 막으로 덮인 상기 전하 트랩층의 길이는, 상기 드레인 영역의가장자리로부터 상기 소스 영역의 가장자리까지의 거리의 1/4보다 작은 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  59. 제56항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 실리콘 나이트라이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  60. 제56항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 나이트라이드 점을 포함하는 막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  61. 제56항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 폴리실리콘 점을 포함하는 막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  62. 제56항에 있어서,
    상기 전하 트랩층을 형성하는 단계는 옥시나이트라이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  63. 기판의 제1 영역, 제2 영역 및 제3 영역 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층 위에 차폐층을 형성하는 단계;
    상기 차폐층, 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제2 영역을 노출시키는 단계;
    상기 기판의 제2 영역 위에 게이트 절연막을 형성하는 단계; 및
    상기 기판의 제1 및 제3 영역 위의 상기 게이트 절연막 및 차폐층 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  64. 제63항에 있어서,
    상기 컨트롤 게이트는 제1 가장자리 및 제2 가장자리를 포함하며, 상기 컨트롤 게이트의 제1 가장자리와 제2 가장자리 아래의 기판내에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  65. 제63항에 있어서,
    상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의 1/2보다 적은 길이만큼 덮도록 하는 것을 특징으로 불휘발성 메모리 셀의 제조 방법.
  66. 제63항에 있어서,
    상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의 1/3보다 적은 길이만큼 덮도록 하는 것을 특징으로 불휘발성 메모리 셀의 제조 방법.
  67. 제63항에 있어서,
    상기 기판의 제2 영역을 노출시키는 단계는, 상기 전하 트랩층을 제1 전하 트랩층 및 제2 전하 트랩층으로 분리시키고, 상기 컨트롤 게이트는 상기 제1 전하 트랩층 및 제2 전하 트랩층 중 어느 하나의 일부를 덮되, 상기 컨트롤 게이트의 1/4보다 적은 길이만큼 덮도록 하는 것을 특징으로 불휘발성 메모리 셀의 제조 방법.
  68. 기판의 제1 영역, 제2 영역 및 제3 영역 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 전하 트랩층을 형성하는 단계;
    상기 전하 트랩층 위에 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하는 단계;
    상기 패터닝된 마스크막을 마스크로 상기 전하 트랩층 및 터널링층을 식각하여 상기 기판의 제2 영역을 노출시키는 단계;
    상기 기판의 제1 영역 및 제3 영역 위의 전하 트랩층 위에 차페층을 형성하는 단계;
    상기 기판의 제2 영역 위에 절연막을 형성하는 단계; 및
    상기 기판의 제2 영역 위의 절연막 위와 상기 차폐층 위에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  69. 제68항에 있어서,
    상기 기판의 제2 영역 위에 상기 절연막을 형성하는 단계는 절연막을 적층시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  70. 제69항에 있어서,
    상기 적층된 절연막 위에 게이트 절연막을 열적으로 성장시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
  71. 제68항에 있어서,
    상기 차폐층을 형성하는 단계와 상기 절연막을 형성하는 단계를 동시에 수행되도록 하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
KR10-2002-0039425A 2002-06-04 2002-07-08 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 KR100468745B1 (ko)

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