JPH11224909A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリトランジスタと、このメモリトランジ
スタのみを選択作動させる選択トランジスタとが、シリ
コン基板の主表面に形成された不純物領域で電気的に接
続されている構造において、不純物領域に溝部が形成さ
れるを防ぐことができる不揮発性半導体記憶装置の製造
方法を提供すること。 【解決手段】 選択トランジスタ４４のゲート電極３８
は、ポリシリコン膜６４、６８を含む。第１メモリトラ
ンジスタ４８のコントロールゲート５６は、ポリシリコ
ン膜６８を含み、フローティングゲート５２は、ポリシ
リコン膜６４を含む。よって、ゲート電極３８の厚み
と、コントロールゲート５６の厚み＋フローティングゲ
ート５２の厚みとは、同じである。さらに、ゲート電極
３８とコントロールゲート５６及びフローティングゲー
ト５２の積層構造とは、同時に形成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報の記憶を電
荷の蓄積によりおこなう不揮発性半導体記憶装置の製造
方法に関するものであり、特に、電界効果トランジスタ
により記憶素子を選択作動させる不揮発性半導体記憶装
置の製造方法及びその製造方法により製造された不揮発
性半導体記憶装置に関するものである。

【０００２】

【背景技術】フローティングゲートとコントロールゲー
トを備えた記憶素子を有する不揮発性半導体記憶装置と
して、例えば、フラッシュメモリがある。フラッシュメ
モリには様々な型があり、電界効果トランジスタにより
記憶素子を選択作動させる型がある。このような型のフ
ラッシュメモリは、例えば、特開平６−２７５８４７号
公報に開示されている。以下、特開平６−２７５８４７
号公報に開示されたフラッシュメモリの製造方法を、図
４３〜図５１を用いて説明する。

【０００３】図４３に示すように、半導体基板２００の
主表面の上に、順に、トンネル酸化膜となるシリコン酸
化膜２０２、フローティングゲートとなるポリシリコン
膜２０４を形成する。図４４に示すように、セレクトゲ
ートトランジスタ形成領域２３２上のポリシリコン膜２
０４を選択的にエッチング除去し、記憶素子形成領域２
３４上のポリシリコン膜２０４を残す。このポリシリコ
ン膜２０４を以下、ポリシリコン膜２０４ａという。図
４５に示すように、ポリシリコン膜２０４ａの上にＯＮ
Ｏ膜２０６、選択トランジスタ形成領域２３２上にゲー
ト酸化膜となるシリコン酸化膜２０８をそれぞれ形成す
る。そしてＯＮＯ膜２０６及びシリコン酸化膜２０８の
上にポリシリコン膜２１０を形成する。

【０００４】図４６に示すように、ポリシリコン膜２１
０の上にレジスト２１２を形成し、レジスト２１２をマ
スクとしてポリシリコン膜２１０を選択的にエッチング
除去し、記憶素子形成領域２３４上のポリシリコン膜２
１０を残した状態で、セレクトゲートトランジスタ形成
領域２３２上にゲート電極２１４を形成する。記憶素子
形成領域２３４上のポリシリコン膜２１０を以下、ポリ
シリコン膜２１０ａという。このエッチングにより、ゲ
ート電極２１４と後に形成されるフローティングゲート
との間にある半導体基板２００の主表面２３６の上のシ
リコン酸化膜２０８が露出する。

【０００５】図４７に示すように、レジスト２１２を除
去し、レジスト２１６を記憶素子形成領域２３４及びセ
レクトゲートトランジスタ形成領域２３２上に形成す
る。コントロールゲート形成のためのマスクとなるよう
に、レジスト２１６をパターンニングする。

【０００６】なお、レジスト２１６は、ゲート電極２１
４を覆い、かつその端面２１６ａがポリシリコン膜２０
４ａ，２１０ａの上に重ならないようにパターンニング
される。ゲート電極２１４を覆うのは、ゲート電極２１
４はコントロールゲート及びフローティングゲートと同
じ材料、すなわちポリシリコンで構成されているので、
この後のコントロールゲート及びフローティングゲート
形成のためのエッチングに際し、ゲート電極２１４がエ
ッチングされるのを防ぐためである。端面２１６ａがポ
リシリコン膜２０４ａ、２１０ａの上に重ならないよう
にパターンニングするのは、端面２１６ａがポリシリコ
ン膜２０４ａ，２１０ａの上に重なると、この後のコン
トロールゲート及びフローティングゲート形成のために
ポリシリコン膜２１０ａ、２０４ａをエッチングする
際、不必要なポリシリコン膜２１０ａ、２０４ａが半導
体基板２００の主表面の上に残るからである。よって、
ゲート電極２１４と後に形成されるフローティングゲー
トとの間にある主表面２３６の上のシリコン酸化膜２０
８が露出した状態のままで、レジスト２１６はパターン
ニングされることになる。レジスト２１６をマスクとし
て、まずポリシリコン膜２１０ａを選択的にエッチング
除去し、コントロールゲート２１８を形成する。

【０００７】図４８に示すように、レジスト２１６をマ
スクとして、次にＯＮＯ膜２０６を選択的にエッチング
除去する。このエッチングにより、露出しているシリコ
ン酸化膜２０８もエッチングされ、ゲート電極２１４と
後に形成されるフローティングゲートとの間にある主表
面２３６が露出する。

【０００８】図４９に示すように、レジスト２１６をマ
スクとして、さらにポリシリコン膜２０４ａを選択的に
エッチング除去し、フローティングゲート２２０を形成
する。主表面２３６が露出しているので、このエッチン
グにより、主表面２３６もエッチングされ、主表面２３
６に溝部２２２が不可避的に形成される。レジスト２１
６をマスクとして、次に半導体基板２００の主表面にイ
オン注入し、記憶素子形成領域２３４にソース／ドレイ
ン２２４及び溝部２２２にソース／ドレイン２２４と電
気的に接続する不純物領域２２６を形成する。

【０００９】図５０に示すように、半導体基板２００の
主表面にシリコン酸化膜２２８を形成し、ソース／ドレ
イン２２４を露出させるコンタクトホール２３８をシリ
コン酸化膜２２８に形成する。

【００１０】図５１に示すように、シリコン酸化膜２２
８の上にアルミ配線２３０を形成する。アルミ配線２３
０はコンタクトホール２３８内にも形成され、ソース／
ドレイン２２４と電気的に接続されている。記憶素子２
４２は、コントロールゲート２１８、フローティングゲ
ート２２０及びソース／ドレイン２２４を備えている。
セレクトゲートトランジスタ２４４は、ゲート電極２１
４及びソース／ドレイン２４０を備えている。

【００１１】

【発明が解決しようとする課題】図５１を参照して、セ
レクトゲートトランジスタ２４４により記憶素子２４２
を含む一群の記憶素子を選択作動させるために、セレク
トゲートトランジスタ２４４のソース／ドレイン２４０
と記憶素子２４２のソース／ドレイン２２４とは、溝部
２２２に形成された不純物領域２２６を介して電気的に
接続されている。ソース／ドレイン２４０、不純物領域
２２６及びソース／ドレイン２２４とで構成される配線
領域は、溝部２２２で形状が変化している。この形状変
化は、配線領域の拡散抵抗に大きな影響を及ぼす。その
結果、記憶素子２４２への書き込み、消去及び読み出し
速度が遅くなるという影響が生じる。

【００１２】この発明は、かかる従来の課題を解決する
ためになされたものであり、半導体基板の主表面に溝部
が形成されるを防ぐことができる不揮発性半導体記憶装
置の製造方法及びその製造方法により製造された不揮発
性半導体記憶装置を提供することを課題とする。

【００１３】

【課題を解決するための手段】（１）この発明は、その
主表面に記憶素子形成領域、選択トランジスタ形成領域
及びセレクトゲートトランジスタ形成領域を含む半導体
基板と、記憶素子形成領域に形成され、トンネル絶縁
膜、フローティングゲート、誘電体膜及びコントロール
ゲートを含む複数の記憶素子と、選択トランジスタ形成
領域に形成され、第１のゲート絶縁膜及び第１のゲート
電極を含む複数の選択トランジスタと、を備え、一個の
選択トランジスタは、一個の記憶素子と組となり、かつ
一個の記憶素子のみを選択作動させる機能を有し、さら
に、主表面に形成され、記憶素子と選択トランジスタと
を電気的に接続する第１の不純物領域と、セレクトゲー
トトランジスタ形成領域に形成され、複数の記憶素子を
選択作動させ、かつ第２のゲート絶縁膜及び第２のゲー
ト電極を含むセレクトゲートトランジスタと、を備えた
不揮発性半導体記憶装置の製造方法であって、以下の工
程を備える。

【００１４】（ａ）記憶素子形成領域にトンネル絶縁
膜、選択トランジスタ形成領域に第１のゲート絶縁膜及
びセレクトゲートトランジスタ形成領域に第２のゲート
絶縁膜を形成する工程 （ｂ）トンネル絶縁膜並びに第１及び第２のゲート絶縁
膜の上に、第１の導電体膜を形成する工程 （ｃ）記憶素子形成領域にある第１の導電体膜の上に、
誘電体膜となる絶縁膜を形成する工程 （ｄ）記憶素子形成領域にある絶縁膜の上並びに選択ト
ランジスタ形成領域及びセレクトゲートトランジスタ形
成領域にある第１の導電体膜の上に、第２の導電体膜を
形成する工程 （ｅ）第２及び第１の導電体膜を選択的にエッチング除
去して、第２の導電体膜を含むコントロールゲート及び
第１の導電体膜を含むフローティングゲートの積層構造
と、第２及び第１の導電体膜の積層構造を含む第１及び
第２のゲート電極とを同時に形成する工程 （ｆ）主表面に、第１の不純物領域を形成し、記憶素子
と選択トランジスタとを電気的に接続させる工程。

【００１５】選択トランジスタの第１のゲート電極は、
第２及び第１の導電体膜を含む。記憶素子のコントロー
ルゲートは、第２の導電体膜を含み、フローティングゲ
ートは、第１の導電体膜を含む。よって、第１のゲート
電極の厚みと、コントロールゲートの厚みとフローティ
ングゲートの厚みとの和とは、同じである。さらに、第
１のゲート電極とコントロールゲート及びフローティン
グゲートの積層構造とは、同時に形成している。従っ
て、第１のゲート電極とフローティングゲートとの間に
ある半導体基板の主表面が過度にエッチングされること
はないので、溝部の形成を防ぐことができる。配線領域
である第１の不純物領域には、溝部が原因となる形状変
化がないので、記憶素子への書き込み、消去及び読み出
し速度が遅くなるという影響が生じない。

【００１６】また、第１及び第２のゲート絶縁膜形成直
後に、第１及び第２のゲート絶縁膜は第１の導電体膜で
覆われる。よって、第１及び第２のゲート絶縁膜は、後
工程（例えば、ＯＮＯ膜エッチング）における洗浄液や
プラズマ（ＰｒｏｃｅｓｓＩｎｄｕｃｅｄ Ｃｈａｒｇ
ｅ）に曝されないため、その膜質を向上することができ
る。選択トランジスタとして、例えば、動作電圧が１.
５〜５Ｖの低耐圧トランジスタの場合、ゲート絶縁膜は
薄膜（７〜２０ｎｍ）であるため、膜質要求は厳しい。
よって、上記効果は低耐圧トランジスタの場合、特に有
効である。

【００１７】また、第１の導電体膜を、フローティング
ゲート並びに第１及び第２のゲート電極とし、トンネル
絶縁膜並びに第１及び第２のゲート絶縁膜を同時に形成
している。よって、不揮発性半導体記憶装置の製造工程
を減らすことができる。

【００１８】（２）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましい一態様として、以下の工程が
ある。

【００１９】（ｃ）工程は、選択トランジスタ形成領域
及びセレクトゲートトランジスタ形成領域にある第１の
導電体膜の上に、絶縁膜を形成する工程と、選択トラン
ジスタ形成領域及びセレクトゲートトランジスタ形成領
域にある絶縁膜を選択的に除去し、選択トランジスタ形
成領域及びセレクトゲートトランジスタ形成領域にある
第１の導電体膜を露出する工程と、を備える。

【００２０】（ｄ）工程は、第２の導電体膜が、露出し
た第１の導電体膜と接触するように形成する工程を備え
る。

【００２１】（ｅ）工程の第１及び第２のゲート電極を
形成する工程は、第１の導電体膜と第２の導電体膜とが
接触した構造を形成する工程を備える。

【００２２】（３）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましい他の態様として、以下の工程
がある。

【００２３】主表面は、さらに第１の接続領域を含む。

【００２４】（ｂ）工程は、第１の導電体膜を第１の接
続領域に形成する工程を備える。

【００２５】（ｃ）工程は、選択トランジスタ形成領
域、セレクトゲートトランジスタ形成領域及び第１の接
続領域にある第１の導電体膜の上に、絶縁膜を形成する
工程と、セレクトゲートトランジスタ形成領域及び第１
の接続領域にある絶縁膜を選択的に除去し、セレクトゲ
ートトランジスタ形成領域及び第１の接続領域にある第
１の導電体膜を露出する工程と、を備える。

【００２６】（ｄ）工程は、第２の導電体膜が、セレク
トゲートトランジスタ形成領域において露出した第１の
導電体膜と接触するように形成し、かつ第２の導電体膜
を第１の接続領域に形成し、第１の接続領域で第１の導
電体膜と第２の導電体膜とを電気的に接続させる工程を
備える。

【００２７】（ｅ）工程の第１のゲート電極を形成する
工程は、第１のゲート電極を構成する第２及び第１の導
電体膜は、第１の接続領域で電気的に接続され、選択ト
ランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第
１の導電体膜の積層構造を含む第１のゲート電極を形成
する工程を備える。

【００２８】（ｅ）工程の第２のゲート電極を形成する
工程は、第１の導電体膜と第２の導電体膜とが接触した
構造を形成する工程を備える。

【００２９】（４）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましいさらに他の態様として、以下
の工程がある。

【００３０】主表面は、さらに第２の接続領域を含む。

【００３１】（ｂ）工程は、第１の導電体膜を第２の接
続領域に形成する工程を備える。

【００３２】（ｃ）工程は、選択トランジスタ形成領
域、セレクトゲートトランジスタ形成領域及び第２の接
続領域にある第１の導電体膜の上に、絶縁膜を形成する
工程と、選択トランジスタ形成領域及び第２の接続領域
にある絶縁膜を選択的に除去し、選択トランジスタ形成
領域及び第２の接続領域にある第１の導電体膜を露出す
る工程と、を備える。

【００３３】（ｄ）工程は、第２の導電体膜が、選択ト
ランジスタ形成領域において露出した第１の導電体膜と
接触するように形成し、かつ第２の導電体膜を第２の接
続領域に形成し、第２の接続領域で第１の導電体膜と第
２の導電体膜とを電気的に接続させる工程を備える。

【００３４】（ｅ）工程の第１のゲート電極を形成する
工程は、第１の導電体膜と第２の導電体膜とが接触した
構造を形成する工程を備える。

【００３５】（ｅ）工程の第２のゲート電極を形成する
工程は、第２のゲート電極を構成する第２及び第１の導
電体膜は、第２の接続領域で電気的に接続され、セレク
トゲートトランジスタ形成領域に、間に絶縁膜を挟んだ
第２及び第１の導電体膜の積層構造を含む第２のゲート
電極を形成する工程を備える。

【００３６】（５）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましいさらに他の態様として、以下
の工程がある。

【００３７】主表面は、さらに第１の接続領域及び第２
の接続領域を含む。

【００３８】（ｂ）工程は、第１の導電体膜を第１の接
続領域及び第２の接続領域に形成する工程を備える。

【００３９】（ｃ）工程は、選択トランジスタ形成領
域、セレクトゲートトランジスタ形成領域、第１の接続
領域及び第２の接続領域にある第１の導電体膜の上に、
絶縁膜を形成する工程と、第１の接続領域及び第２の接
続領域にある絶縁膜を選択的に除去し、第１の接続領域
及び第２の接続領域にある第１の導電体膜を露出する工
程と、を備える。

【００４０】（ｄ）工程は、第２の導電体膜を第１の接
続領域及び第２の接続領域に形成し、第１の接続領域及
び第２の接続領域で第１の導電体膜と第２の導電体膜と
を電気的に接続させる工程を備える。

【００４１】（ｅ）工程の第１のゲート電極を形成する
工程は、第１のゲート電極を構成する第２及び第１の導
電体膜は、第１の接続領域で電気的に接続され、選択ト
ランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第
１の導電体膜の積層構造を含む第１のゲート電極を形成
する工程を備える。

【００４２】（ｅ）工程の第２のゲート電極を形成する
工程は、第２のゲート電極を構成する第２及び第１の導
電体膜は、第２の接続領域で電気的に接続され、セレク
トゲートトランジスタ形成領域に、間に絶縁膜を挟んだ
第２及び第１の導電体膜の積層構造を含む第２のゲート
電極を形成する工程を備える。

【００４３】この態様において、間に絶縁膜を挟んだ第
２及び第１の導電体膜の積層構造を含む第１及び第２の
ゲート電極を形成しているので、コントロールゲート及
びフローティングゲートの積層構造の形成工程と、第１
及び第２のゲート電極の形成工程とが、全く同一とな
り、第１及び第２のゲート電極形成を簡易にできる。

【００４４】（６）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましいさらに他の態様として、以下
の工程がある。

【００４５】主表面に、選択トランジスタとセレクトゲ
ートトランジスタとを電気的に接続する第２の不純物領
域を形成する工程を備える。選択トランジスタとセレク
トゲートトランジスタとが、第２の不純物領域によって
電気的に接続された構造の不揮発性半導体記憶装置に、
この発明を適用すれば、上記と同様の理由により、第１
のゲート電極と第２のゲート電極との間にある半導体基
板の主表面が過度にエッチングされることはないので、
第２の不純物領域に溝部が形成されるのを防ぐことがで
きる。配線領域である第２の不純物領域には、溝部が原
因となる形状変化がないので、記憶素子への書き込み、
消去及び読み出し速度が遅くなるという影響が生じな
い。

【００４６】（７）この発明は、その主表面に記憶素子
形成領域及びセレクトゲートトランジスタ形成領域を含
む半導体基板と、記憶素子形成領域に形成され、トンネ
ル絶縁膜、フローティングゲート、誘電体膜及びコント
ロールゲートを含む複数の記憶素子と、セレクトゲート
トランジスタ形成領域に形成され、ゲート絶縁膜及びゲ
ート電極を含み、複数の記憶素子を選択作動させるセレ
クトゲートトランジスタと、主表面に形成され、記憶素
子とセレクトゲートトランジスタとを電気的に接続する
不純物領域と、を備えた不揮発性半導体記憶装置の製造
方法であって、以下の工程を備える。

【００４７】（ｇ）記憶素子形成領域にトンネル絶縁膜
及びセレクトゲートトランジスタ形成領域にゲート絶縁
膜を形成する工程 （ｈ）トンネル絶縁膜及びゲート絶縁膜の上に、第１の
導電体膜を形成する工程 （ｉ）記憶素子形成領域にある第１の導電体膜の上に、
誘電体膜となる絶縁膜を形成する工程 （ｊ）記憶素子形成領域にある絶縁膜の上及びセレクト
ゲートトランジスタ形成領域にある第１の導電体膜の上
に、第２の導電体膜を形成する工程 （ｋ）第２及び第１の導電体膜を選択にエッチング除去
して、第２の導電体膜を含むコントロールゲート及び第
１の導電体膜を含むフローティングゲートの積層構造
と、第２及び第１の導電体膜の積層構造を含むゲート電
極とを同時に形成する工程 （ｌ）フローティングゲートとゲート電極との間の主表
面に、不純物領域を形成し、記憶素子とセレクトゲート
トランジスタとを電気的に接続させる工程 セレクトゲートトランジスタのゲート電極は、第２及び
第１の導電体膜を含む。記憶素子のコントロールゲート
は、第２の導電体膜を含み、フローティングゲートは、
第１の導電体膜を含む。よって、ゲート電極の厚みと、
コントロールゲートの厚みとフローティングゲートの厚
みとの和とは、同じである。さらに、ゲート電極と、コ
ントロールゲート及びフローティングゲートの積層構造
とは、同時に形成している。従って、ゲート電極とフロ
ーティングゲートとの間にある半導体基板の主表面が過
度にエッチングされることはないので、溝部の形成を防
ぐことができる。配線領域である不純物領域には、溝部
が原因となる形状変化がないので、記憶素子への書き込
み、消去及び読み出し速度が遅くなるという影響が生じ
ない。

【００４８】また、ゲート絶縁膜形成直後に、ゲート絶
縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁
膜は、後工程（例えば、ＯＮＯ膜エッチング）における
洗浄液やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ
Ｃｈａｒｇｅ）に曝されないため、その膜質を向上する
ことができる。セレクトゲートトランジスタとして、例
えば、低耐圧トランジスタの場合、ゲート絶縁膜は薄膜
（７〜２０ｎｍ）であるため、膜質要求は厳しい。よっ
て、上記効果は低耐圧トランジスタの場合、特に有効で
ある。

【００４９】また、第１の導電体膜を、フローティング
ゲート及びゲート電極とし、トンネル絶縁膜及びゲート
絶縁膜を同時に形成している。よって、不揮発性半導体
記憶装置の製造工程を減らすことができる。

【００５０】（８）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましい一態様として、以下の工程が
ある。

【００５１】（ｉ）工程は、セレクトゲートトランジス
タ形成領域にある第１の導電体膜の上に、絶縁膜を形成
する工程と、セレクトゲートトランジスタ形成領域にあ
る絶縁膜を選択的に除去し、セレクトゲートトランジス
タ形成領域にある第１の導電体膜を露出する工程と、を
備える。

【００５２】（ｊ）工程は、第２の導電体膜が、露出し
た第１の導電体膜と接触するように形成する工程を備え
る。

【００５３】（ｋ）工程のゲート電極を形成する工程
は、第１の導電体膜と第２の導電体膜とが接触した構造
を形成する工程を備える。

【００５４】（９）この発明に従う不揮発性半導体記憶
装置の製造方法の好ましい他の態様として、以下の工程
がある。

【００５５】主表面は、さらに接続領域を含む。

【００５６】（ｈ）工程は、第１の導電体膜を接続領域
に形成する工程を備える。

【００５７】（ｉ）工程は、セレクトゲートトランジス
タ形成領域及び接続領域にある第１の導電体膜の上に、
絶縁膜を形成する工程と、接続領域にある絶縁膜を選択
的に除去し、接続領域にある第１の導電体膜を露出する
工程と、を備える。

【００５８】（ｊ）工程は、第２の導電体膜を接続領域
に形成し、接続領域で第１の導電体膜と第２の導電体膜
とを電気的に接続させる工程を備える。

【００５９】（ｋ）工程のゲート電極を形成する工程
は、ゲート電極を構成する第２及び第１の導電体膜は、
接続領域で電気的に接続され、セレクトゲートトランジ
スタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導
電体膜の積層構造を含むゲート電極を形成する工程を備
える。

【００６０】この態様において、間に絶縁膜を挟んだ第
２及び第１の導電体膜の積層構造を含むゲート電極を形
成しているので、コントロールゲート及びフローティン
グゲートの積層構造の形成工程と、ゲート電極の形成工
程とが、全く同一となり、ゲート電極形成を簡易にでき
る。

【００６１】（１０）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましいさらに他の態様として、以
下の工程がある。

【００６２】接続領域に、素子分離絶縁膜を形成する工
程を備える。ゲート電極を構成する第２及び第１の導電
体膜が、接続領域で電気的に接続される工程は、素子分
離絶縁膜の上で行う。

【００６３】この態様においては、ゲート電極を構成す
る第２及び第１の導電体膜の電気的接続は、素子分離絶
縁膜の上で行っている。素子分離絶縁膜の上は、活性領
域に比べ、面積的に余裕がある。よって素子分離絶縁膜
の上において、第１の導電体膜の幅を大きくすることが
できる。従って、第１の導電体膜と第２の導電体膜とを
電気的に接続されるために、第１の導電体膜の上の絶縁
膜に、コンタクトホールを形成する際、マスク合わせに
余裕ができる。

【００６４】（１１）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましいさらに他の態様として、Ｎ
ＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型またはＡＮＤ型であ
る不揮発性半導体記憶装置に、この発明を適用する。

【００６５】（１２）この発明は、その主表面に記憶素
子形成領域及び選択トランジスタ形成領域を含む半導体
基板と、記憶素子形成領域に形成され、トンネル絶縁
膜、フローティングゲート、誘電体膜及びコントロール
ゲートを含む記憶素子と、選択トランジスタ形成領域に
形成され、ゲート絶縁膜及びゲート電極を含む選択トラ
ンジスタと、を備え、一個の選択トランジスタは、一個
の記憶素子と組となり、かつ一個の記憶素子のみを選択
作動させる機能を有し、さらに、主表面に形成され、記
憶素子と選択トランジスタとを電気的に接続する不純物
領域と、を備えた不揮発性半導体記憶装置の製造方法で
あって、以下の工程を備える。

【００６６】（ｍ）記憶素子形成領域にトンネル絶縁
膜、選択トランジスタ形成領域にゲート絶縁膜を形成す
る工程 （ｎ）トンネル絶縁膜並びにゲート絶縁膜の上に、第１
の導電体膜を形成する工程 （ｏ）記憶素子形成領域にある第１の導電体膜の上に、
誘電体膜となる絶縁膜を形成する工程 （ｐ）記憶素子形成領域にある絶縁膜の上及び選択トラ
ンジスタ形成領域にある第１の導電体膜の上に、第２の
導電体膜を形成する工程 （ｑ）第２及び第１の導電体膜を選択的にエッチング除
去して、第２の導電体膜を含むコントロールゲート及び
第１の導電体膜を含むフローティングゲートの積層構造
と、第２及び第１の導電体膜の積層構造を含むゲート電
極とを同時に形成する工程 （ｒ）主表面に、不純物領域を形成し、記憶素子と選択
トランジスタとを電気的に接続させる工程 選択トランジスタのゲート電極は、第２及び第１の導電
体膜を含む。記憶素子のコントロールゲートは、第２の
導電体膜を含み、フローティングゲートは、第１の導電
体膜を含む。よって、ゲート電極の厚みと、コントロー
ルゲートの厚みとフローティングゲートの厚みとの和と
は、同じである。さらに、ゲート電極とコントロールゲ
ート及びフローティングゲートの積層構造とは、同時に
形成している。従って、ゲート電極とフローティングゲ
ートとの間にある半導体基板の主表面が過度にエッチン
グされることはないので、溝部の形成を防ぐことができ
る。配線領域である不純物領域には、溝部が原因となる
形状変化がないので、記憶素子への書き込み、消去及び
読み出し速度が遅くなるという影響が生じない。

【００６７】また、ゲート絶縁膜形成直後に、ゲート絶
縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁
膜は、後工程（例えば、ＯＮＯ膜エッチング）における
洗浄液やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ
Ｃｈａｒｇｅ）に曝されないため、その膜質を向上する
ことができる。選択トランジスタとして、例えば、動作
電圧が１.５〜５Ｖの低耐圧トランジスタの場合、ゲー
ト絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質要求
は厳しい。よって、上記効果は低耐圧トランジスタの場
合、特に有効である。

【００６８】また、第１の導電体膜を、フローティング
ゲート及びゲート電極とし、トンネル絶縁膜及びゲート
絶縁膜を同時に形成している。よって、不揮発性半導体
記憶装置の製造工程を減らすことができる。

【００６９】（１３）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましい一態様として、以下の工程
がある。

【００７０】（ｏ）工程は、選択トランジスタ形成領域
にある第１の導電体膜の上に、絶縁膜を形成する工程
と、選択トランジスタ形成領域にある絶縁膜を選択的に
除去し、選択トランジスタ形成領域にある第１の導電体
膜を露出する工程と、を備える。

【００７１】（ｐ）工程は、第２の導電体膜が、露出し
た第１の導電体膜と接触するように形成する工程を備え
る。

【００７２】（ｑ）工程のゲート電極を形成する工程
は、第１の導電体膜と第２の導電体膜とが接触した構造
を形成する工程を備える。

【００７３】（１４）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましい他の態様として、以下の工
程がある。

【００７４】主表面は、さらに接続領域を含む。

【００７５】（ｎ）工程は、第１の導電体膜を接続領域
に形成する工程を備える。

【００７６】（ｏ）工程は、選択トランジスタ形成領域
及び接続領域にある第１の導電体膜の上に、絶縁膜を形
成する工程と、接続領域にある絶縁膜を選択的に除去
し、接続領域にある第１の導電体膜を露出する工程と、
を備える。

【００７７】（ｐ）工程は、第２の導電体膜を接続領域
に形成し、接続領域で第１の導電体膜と第２の導電体膜
とを電気的に接続させる工程を備える。

【００７８】（ｑ）工程のゲート電極を形成する工程
は、ゲート電極を構成する第２及び第１の導電体膜は、
接続領域で電気的に接続され、選択トランジスタ形成領
域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積
層構造を含むゲート電極を形成する工程を備える。

【００７９】（１５）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましいさらに他の態様として、コ
ントロールゲート及びフローティングゲートの積層構造
とゲート電極とは、隣接して形成され、不純物領域は、
コントロールゲート及びフローティングゲートの積層構
造とゲート電極との間に形成される不揮発性半導体記憶
装置に、この発明を適用する。

【００８０】（１６）この発明は、その主表面に、記憶
素子形成領域及び電界効果トランジスタ形成領域を含む
半導体基板と、記憶素子形成領域に形成され、トンネル
絶縁膜、フローティングゲート、誘電体膜及びコントロ
ールゲートを含む記憶素子と、電界効果トランジスタ形
成領域に形成され、ゲート絶縁膜及びゲート電極を含む
電界効果トランジスタと、主表面に形成され、記憶素子
と電界効果トランジスタとを電気的に接続する不純物領
域と、を備えた不揮発性半導体記憶装置の製造方法であ
って、以下の工程を備える。

【００８１】（ｓ）記憶素子形成領域にトンネル絶縁膜
及び電界効果トランジスタ形成領域にゲート絶縁膜を形
成する工程 （ｔ）トンネル絶縁膜及びゲート絶縁膜の上に、第１の
導電体膜を形成する工程 （ｕ）記憶素子形成領域にある第１の導電体膜の上に、
誘電体膜となる絶縁膜を形成する工程 （ｖ）記憶素子形成領域にある絶縁膜の上及び電界効果
トランジスタ形成領域にある第１の導電体膜の上に、第
２の導電体膜を形成する工程 （ｗ）第２及び第１の導電体膜を選択にエッチング除去
して、第２の導電体膜を含むコントロールゲート及び第
１の導電体膜を含むフローティングゲートの積層構造
と、第２及び第１の導電体膜の積層構造を含むゲート電
極とを同時に形成する工程 （ｘ）フローティングゲートとゲート電極との間の主表
面に、不純物領域を形成し、記憶素子と電界効果トラン
ジスタとを電気的に接続させる工程 電界効果トランジスタのゲート電極は、第２及び第１の
導電体膜を含む。記憶素子のコントロールゲートは、第
２の導電体膜を含み、フローティングゲートは、第１の
導電体膜を含む。よって、ゲート電極の厚みと、コント
ロールゲートの厚みとフローティングゲートの厚みとの
和とは、同じである。さらに、ゲート電極とコントロー
ルゲート及びフローティングゲートの積層構造とは、同
時に形成している。従って、ゲート電極とフローティン
グゲートとの間にある半導体基板の主表面が過度にエッ
チングされることはないので、溝部の形成を防ぐことが
できる。配線領域である不純物領域には、溝部が原因と
なる形状変化がないので、記憶素子への書き込み、消去
及び読み出し速度が遅くなるという影響が生じない。

【００８２】また、ゲート絶縁膜形成直後に、ゲート絶
縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁
膜は、後工程（例えば、ＯＮＯ膜エッチング）における
洗浄液やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ
Ｃｈａｒｇｅ）に曝されないため、その膜質を向上する
ことができる。電界効果トランジスタとして、例えば、
動作電圧が１.５〜５Ｖの低耐圧トランジスタの場合、
ゲート絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質
要求は厳しい。よって、上記効果は低耐圧トランジスタ
の場合、特に有効である。

【００８３】また、第１の導電体膜を、フローティング
ゲート及びゲート電極とし、トンネル絶縁膜及びゲート
絶縁膜を同時に形成している。よって、不揮発性半導体
記憶装置の製造工程を減らすことができる。

【００８４】（１７）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましい一態様として、以下の工程
がある。

【００８５】（ｕ）工程は、電界効果トランジスタ形成
領域にある第１の導電体膜の上に、絶縁膜を形成する工
程と、電界効果トランジスタ形成領域にある絶縁膜を選
択的に除去し、電界効果トランジスタ形成領域にある第
１の導電体膜を露出する工程と、を備える。

【００８６】（ｖ）工程は、第２の導電体膜が、露出し
た第１の導電体膜と接触するように形成する工程を備え
る。

【００８７】（ｗ）工程のゲート電極を形成する工程
は、第１の導電体膜と第２の導電体膜とが接触した構造
を形成する工程を備える。

【００８８】（１８）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましい他の態様として、以下の工
程がある。主表面は、さらに素子分離絶縁膜を含む。

【００８９】（ｔ）工程は、第１の導電体膜を素子分離
絶縁膜上に形成する工程を備える。

【００９０】（ｕ）工程は、電界効果トランジスタ形成
領域及び素子分離絶縁膜上にある第１の導電体膜の上
に、絶縁膜を形成する工程と、素子分離絶縁膜上にある
絶縁膜を選択的に除去し、素子分離絶縁膜上にある第１
の導電体膜を露出する工程と、を備える。

【００９１】（ｖ）工程は、第２の導電体膜を素子分離
絶縁膜上に形成し、素子分離絶縁膜上で第１の導電体膜
と第２の導電体膜とを電気的に接続させる工程を備え
る。

【００９２】（ｗ）工程のゲート電極を形成する工程
は、ゲート電極を構成する第２及び第１の導電体膜は、
素子分離絶縁膜上で電気的に接続され、電界効果トラン
ジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の
導電体膜の積層構造を含むゲート電極を形成する工程を
備える。

【００９３】この態様においては、ゲート電極を構成す
る第２及び第１の導電体膜の電気的接続は、素子分離絶
縁膜上で行っている。素子分離絶縁膜上は、活性領域に
比べ、面積的に余裕がある。よって素子分離絶縁膜上に
おいて、第１の導電体膜の幅を大きくすることができ
る。従って、第１の導電体膜と第２の導電体膜とを電気
的に接続されるために、第１の導電体膜の上の絶縁膜
に、コンタクトホールを形成する際、マスク合わせに余
裕ができる。

【００９４】（１９）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましいさらに他の態様として、一
個の電界効果トランジスタは、一個の記憶素子と組とな
り、かつ一個の記憶素子のみを選択作動させる選択トラ
ンジスタである。

【００９５】（２０）この発明に従う不揮発性半導体記
憶装置の製造方法の好ましいさらに他の態様として、電
界効果トランジスタは、複数の記憶素子を選択作動させ
るセレクトゲートトランジスタである。

【００９６】（２１）この発明は、情報の記憶を電荷の
蓄積によりおこなう不揮発性半導体記憶装置であって、
主表面を有する半導体基板と、主表面に設置され、トン
ネル絶縁膜、フローティングゲート、誘電体膜、コント
ロールゲートが積層された構造を有する記憶素子と、主
表面であって、かつ記憶素子と隣接して設置され、第１
のゲート絶縁膜、第１のゲート電極が積層された構造を
有する電界効果トランジスタと、主表面であって、かつ
記憶素子と電界効果トランジスタとの間に形成され、記
憶素子と電界効果トランジスタとを電気的に接続する不
純物領域と、を備える。不純物領域は、記憶素子と電界
効果トランジスタとが共有するソース／ドレインであ
る。第１のゲート電極は、下層電極と上層電極とを積層
した構造である。第１のゲート電極の厚みは、フローテ
ィングゲートの厚みとコントロールゲートの厚みとの和
と同じである。

【００９７】第１のゲート電極、例えば、低耐圧トラン
ジスタのゲート電極が、下層電極と上層電極とを積層し
た構造、つまり２層の導電体膜から構成される。下層電
極となる第１の導電体膜があるので、第２の導電体膜へ
の不純物ドーピングの際の不純物の突き抜けを防止で
き、第１のゲート絶縁膜の膜質向上及び第１のゲート電
極直下の半導体基板不純物プロファイルの高精度制御す
ることができる。よって、高信頼性を有する不揮発性半
導体記憶装置を実現できる。

【００９８】また、下層電極及び上層電極として、ポリ
シリコン膜を用いた場合、第１のゲート絶縁膜の膜質特
性要求（第１のゲート絶縁膜と下層電極との界面に起
因）及び金属シリサイドの特性要求（上層電極と金属シ
リサイドとの界面に起因）に対し、それぞれ、下層ポリ
シリコン膜、上層ポリシリコン膜により独立に最適化で
きる。

【００９９】さらに、電界効果トランジスタの第１のゲ
ート電極の高さと、記憶素子の積層構造の高さとが概ね
同一となる。よって、その上に形成される層間絶縁膜の
平坦性を向上させることができる （２２）この発明に従う不揮発性半導体記憶装置の好ま
しい一態様として、下層電極と上層電極とが接触してい
る構造がある。

【０１００】（２３）この発明に従う不揮発性半導体記
憶装置の好ましい他の態様として、以下の構造がある。
主表面は、さらに素子分離絶縁膜を有し、第１のゲート
電極は、下層電極と上層電極との間に絶縁膜を挟んだ構
造であり、下層電極と上層電極とは、第１のゲート電極
が素子分離絶縁膜上に設置されている位置で電気的に接
続されている。

【０１０１】この態様は、下層電極と上層電極との間に
絶縁膜を挟んだ構造であり、この絶縁膜により上記した
不純物の突き抜けをさらに防止でき、第１のゲート絶縁
膜の膜質向上及び第１のゲート電極直下の半導体基板不
純物プロファイルの高精度制御することができる。よっ
て、高信頼性を有する不揮発性半導体記憶装置を実現で
きる。

【０１０２】また、下層電極と上層電極との間に絶縁膜
を挟んだ構造であるため、電界効果トランジスタの第１
のゲート電極の高さと、記憶素子の積層構造の高さとが
同一となる。よって、その上に形成される層間絶縁膜の
平坦性を向上させることができる。

【０１０３】（２４）この発明に従う不揮発性半導体記
憶装置の好ましいさらに他の態様として、以下の構造が
ある。一個の電界効果トランジスタは、一個の記憶素子
と組となり、かつ一個の記憶素子のみを選択作動させる
選択トランジスタである。

【０１０４】（２５）この発明に従う不揮発性半導体記
憶装置の好ましいさらに他の態様として、以下の構造が
ある。複数の記憶素子を選択作動させ、かつ第２のゲー
ト絶縁膜及び第２のゲート電極が積層された構造を有す
るセレクトゲートトランジスタを備える。第２のゲート
電極は、下層電極と上層電極とを積層した構造である。
第２のゲート電極の厚みは、フローティングゲートの厚
みとコントロールゲートの厚みとの和と同じである。

【０１０５】なお、この発明において、第１の導電体膜
と第２の導電体膜とを電気的に接続するとは、例えば、
絶縁膜にコンタクトホールを形成し、次に第２の導電体
膜を絶縁膜の上及びコンタクトホール内に形成し、第１
の導電体膜と第２の導電体膜とを電気的に接続すること
を意味する。また、例えば、絶縁膜にコンタクトホール
を形成し、コンタクトホール内に第３の導電体膜を埋め
込み、第３の導電体膜によって、第１の導電体膜と第２
の導電体膜とを電気的に接続することを意味する。

【０１０６】

【発明の実施の形態】この発明の第１〜第４の実施形態
は、一個の記憶素子と一個の選択トランジスタとが組と
なり、一個の選択トランジスタは、一個の記憶素子のみ
を選択作動させる不揮発性半導体記憶装置にこの発明を
適用したものである。まず、一個の記憶素子と一個の選
択トランジスタとが組となり、一個の選択トランジスタ
は、一個の記憶素子のみを選択作動させる不揮発性半導
体記憶装置について、図３、４及び５を用いて説明す
る。図３は、このフラッシュメモリのメモリセル４００
の概略図である。メモリセル４００は、選択トランジス
タ４０１と記憶素子であるメモリトランジスタ４０２を
有している。選択トランジスタ４０１は、ゲート４０１
Ａを有し、メモリトランジスタ４０２はフローティング
ゲート４０３とコントロールゲート４０４を有してい
る。選択トランジスタ４０１は、ＮチャネルＭＯＳＦＥ
Ｔであり、そのしきい値電圧は約０．７Ｖである。

【０１０７】メモリセル４００をチャネルホットエレク
トロンにより、プログラムするには、正のプログラム高
電圧Ｖ_pp、例えば５〜１２Ｖを選択トランジスタ４０１
のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０
２のコントロールゲート４０４に印加し、同時にメモリ
トランジスタ４０２のソース４０８を接地電位Ｖ_ssに保
持し、選択トランジスタ４０１のドレイン４０６に、正
のプログラム用パルスを印加することで達成される。例
えば、約５Ｖのプログラム用パルスを、１００マイクロ
秒印加する。図４において、メモリトランジスタ４０２
のドレイン４０７（選択トランジスタ４０１のソースで
もある）は、基板に高濃度ドーピング５１０をすること
によって形成される。このドレインのイオン注入は、ド
レイン４０７に近いチャネル領域５１１の部分の電界を
強化する。これによって電子を加速し、電子が薄いトン
ネル膜を通過しフローティングゲート４０３へと移動す
る、電位エネルギー障壁を克服するに十分なほど活発
な、高エネルギー電子の分布を生成する（例えばホット
エレクトロン注入）。このドレイン４０７を高濃度にド
ーピングするイオン注入によって、プログラムの速度は
一桁増加する。メモリトランジスタ４０２の幅が０．２
５〜１．５μｍであるのに比較して、選択トランジスタ
４０１の幅は典型的に、１．０〜５．０μｍであるの
で、選択トランジスタ４０１は、印加されたドレインの
パルス電圧の微小部分を使う。

【０１０８】メモリセル４００の消去は、メモリトラン
ジスタ４０２のソース４０８に５Ｖを印加し、その一方
で、コントロールゲート４０４を−７Ｖに保持すること
によって達成される。図４に示すトンネル酸化膜４０５
に高電界が生じ、それによりフローティングゲート４０
３に集まった電子が電位エネルギー障壁を克服し、トン
ネル酸化膜４０５を抜けて（例えば、ファウラーノルド
ハイムトンネルによって）メモリトランジスタ４０２の
ソース４０８へと移動する。消去中は、ゲート４０１Ａ
には５〜１２Ｖの電圧が印加され、ドレイン４０６は浮
遊状態に保たれている。

【０１０９】メモリトランジスタ４０２のソース４０８
は、基板を高濃度にドーピング５１２することにより形
成される。この高濃度ドーピングは、ジャンクションの
絶縁破壊を増加させ、これによって消去中にフローティ
ングゲートからの電子の移動を著しく加速する。このよ
うにして、消去動作中にメモリトランジスタ４０２はそ
のしきい値電圧が負となる程度まで消去が進む。このた
め、メモリトランジスタ４０２はコントロールゲート４
０４によってターンオフできない。しかしながら選択ト
ランジスタ４０１は、この過剰消去がセルの作動に影響
を与えることを防止する。具体的にいえば、選択トラン
ジスタ４０１はフローティングゲートの状態によってコ
ントロールされることがないので、選択トランジスタ４
０１のしきい値電圧は約０．７Ｖに維持される。

【０１１０】上記のプログラム／消去動作以外にも、動
作条件は様々に設定できる。例えば、プログラム、消去
動作ともファウラーノルドハイムトンネリングによると
きには、以下のような条件でもよい。プログラム時に
は、コントロールゲートを−８Ｖ、ソースを浮遊状態、
ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとす
る。消去時には、コントロールゲートを８Ｖ、ソースを
−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲー
トを８Ｖとする。

【０１１１】図５は、メモリセル４００Ａ−４００Ｄを
含むメモリアレイ６００の概略図を示す。それぞれのメ
モリセルはメモリセル４００と同一である。セル４００
Ａ、４００Ｂの選択トランジスタ４０１のドレイン４０
６は金属のドレインビットライン６３１に結合されてお
り、セル４００Ａ、４００Ｂのメモリトランジスタ４０
２のソース４０８は金属ソースビットライン６３０に結
合されている。メモリセル４００Ａとメモリセル４００
Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワー
ド線５２０に結合されており、メモリセル４００Ａとメ
モリセル４００Ｄのコントロールゲート４０４は、コン
トロールライン５２１に結合されている。

【０１１２】図５において、メモリセル４００、例えば
メモリセル４００Ａの読み出しを行うには、ワード線５
２０を介してゲート４０１Ａ、コントロールライン５２
１を介してコントロールゲート４０４にそれぞれ標準電
圧Ｖ_cc（一般的には５Ｖ）を印加し、それと同時にドレ
インビットライン６３１につながれた従来のセンスアン
プ（図示せず）によってメモリセル４００Ａを流れる読
み出し電流を検知することによって達成することができ
る。もしメモリセル４００Ａが消去された場合（すなわ
ち、フローティングゲート４０３の電荷が０あるいは相
対的に正となっている場合）、選択トランジスタ４０１
とメモリトランジスタ４０２は両方ともターンオンさ
れ、センスアンプによって検知することのできる電流
が、メモリセル４００Ａ中を流れる。もし、メモリセル
４００Ａがプログラムされる場合（すなわち、フローテ
ィングゲート４０２が相対的に負の電荷を持っている場
合）は、メモリトランジスタ４０２のしきい値電圧が供
給電圧Ｖ_ccを上回るまで上昇し、それによってメモリセ
ル４００Ａ中に電流が流れるのを防ぐ。

【０１１３】この構成よって、ドレインのビットライン
の電圧を受けるセンスアンプは、ソースのビットライン
６３０へのフィードバック電圧を発生する。それによっ
て、読み取り作動中のソースのビットライン６３０の電
圧を増加させる。このようにして、ドレインのビットラ
イン６３１の電圧降下が減速される。そのため、このメ
モリセルアレイによれば、従来のメモリセルアレイに比
較して、次の論理状態サイクル中に検知が行えるようビ
ットラインが、元の状態に復帰する時間が著しく減少す
る。

【０１１４】メモリトランジスタ４０２をスケーリング
する上で主な制限となるのは、パンチスルーに対する要
求である。ドレイン４０７とフローティングゲート４０
３の容量接合により、メモリトランジスタ４０２は典型
的にドレイン４０７との結合によってターオンする。こ
の容量接合はチャネル長５１１（図４）のスケーラビリ
ティを制限し、それによって５Ｖプログラミング性能に
要するプログラミングスピードが向上しないよう制限し
てしまう。具体的には、ドレイン４０７からフローティ
ングゲート４０３への容量接合は、メモリトランジスタ
４０２のパンチスルーに対する許容度を悪化させ、その
ためメモリトランジスタ４０２のドレイン電圧を扱う能
力を制限してしまう。フリンジング容量、すなわち平行
面容量以外の容量、の強い効果によって容量接合の効果
はメモリトランジスタ４０２のゲートライン幅には比例
しない。従って、このドレイン接合の効果は構造が小さ
くなるほど支配的になり、選択トランジスタのない従来
のＥＥＰＲＯＭやフラッシュメモリにおいては、重大な
スケーリング上の制約となる。ところで、プログラミン
グの速度は、有効チャネル長の逆数に対して指数的に増
大する。

【０１１５】このメモリセルは、このスケーリングの問
題を、メモリセル４００中に選択トランジスタ４０１を
挿入することによって解決している。このメモリセルに
よれば、プログラムモードにおけるメモリトランジスタ
４０２のパンチスルーを除去するので、チャネル長５１
１をスケールすることができる。このスケーラビリティ
によって、チャネル長５１１を短くすることができ、こ
れにより、従来に比較して、メモリセルのプログラミン
グ速度を著しく向上することができる。さらに、ドレイ
ン４０７にドープを施すことにより、メモリセル４００
は５Ｖでのプログラム性能を十分に達成することができ
る。

【０１１６】第１〜第４の実施形態では、メモリトラン
ジスタと選択トランジスタとの間の不純物層、又はメモ
リトランジスタとセレクトゲートトランジスタとの間の
不純物層に溝部が形成されるのを防いでいる。

【０１１７】（第１の実施形態） （構造の説明）図１は、この発明に従う不揮発性半導体
記憶装置の製造方法の第１の実施形態により製造された
不揮発性半導体記憶装置の部分断面図である。図２は、
図１の平面図である。図６は、図１に示す不揮発性半導
体記憶装置の等価回路図である。図１、２および６を参
照して、半導体基板の一例であるシリコン基板１０の主
表面には、セレクトゲートトランジスタ４２、選択トラ
ンジスタ４４、第１メモリトランジスタ４８、第２メモ
リトランジスタ５０、選択トランジスタ４６が形成され
ている。第１メモリトランジスタ４８は、記憶素子の一
例である。図６に示すように、セレクトゲートトランジ
スタ４２によって、第１メモリトランジスタ４８〜第ｎ
メモリトランジスタ５３からなる一群のメモリトランジ
スタを選択作動させる。選択トランジスタ４４は、第１
メモリトランジスタ４８のみを選択作動し、選択トラン
ジスタ４６は、第２メモリトランジスタ５０のみを選択
作動させる。

【０１１８】ワード線ＷＬ₁は、第１メモリトランジス
タ４８のゲート配線と選択トランジスタ４４のゲート配
線とから構成される。ワード線ＷＬ₂は、第２メモリト
ランジスタ５０のゲート配線と選択トランジスタ４６の
ゲート配線とから構成される。ワード線ＷＬｎは、第ｎ
メモリトランジスタ５３のゲート配線と選択トランジス
タのゲート配線とから構成される。

【０１１９】次に図１を用いて、断面構造を詳細に説明
する。その主表面に記憶素子形成領域２３、選択トラン
ジスタ形成領域２５及びセレクトゲートトランジスタ形
成領域２７を含むシリコン基板１０には、ｐ型ウェル１
２が形成されている。ｐ型ウェル１２中には、ｎ型の不
純物領域１４、１６、１８、２０及び２２が間隔を設け
て形成されている。不純物領域１６が第１の不純物領域
の一例である。不純物領域１４が第２の不純物領域の一
例である。セレクトゲートトランジスタ形成領域２７に
は、セレクトゲートトランジスタ４２が形成されてい
る。セレクトゲートトランジスタ４２は、第２のゲート
絶縁膜の一例であるゲート酸化膜２６及び第２のゲート
電極の一例であるゲート電極３６を含む。ゲート電極３
６は、ポリシリコン膜６８及び６４の積層構造をしてい
る。ポリシリコン膜６８は、第２の導電体膜の一例であ
る。第２の導電体膜の他の例として、例えば、ポリシリ
コン膜と、その上に形成されたＷＳｉ₂ 、ＭｏＳｉ₂ 、
ＣｏＳｉ₂等の金属シリサイド膜と、を含む積層構造が
ある。ポリシリコン膜６４は、第１の導電体膜の一例で
ある。ゲート電極３６は、フィールド酸化膜２４の上に
乗り上げている。

【０１２０】選択トランジスタ形成領域２５には、選択
トランジスタ４４が形成されている。選択トランジスタ
４４は、第１のゲート絶縁膜の一例であるゲート酸化膜
２８及び第１のゲート電極の一例であるゲート電極３８
を含む。ゲート電極３８は、ポリシリコン膜６８及び６
４の積層構造をしている。不純物領域１４は、セレクト
ゲートトランジスタ４２および選択トランジスタ４４の
ソース／ドレインである。不純物領域１４によって、セ
レクトゲートトランジスタ４２と選択トランジスタ４４
とは電気的に接続されている。

【０１２１】記憶素子形成領域２３には、第１メモリト
ランジスタ４８が形成されている。第１メモリトランジ
スタ４８は、トンネル絶縁膜の一例であるトンネル酸化
膜３２、フローティングゲート５２、ＯＮＯ膜５４ａ及
びコントロールゲート５６を含む。不純物領域１６は、
選択トランジスタ４４及び第１メモリトランジスタ４８
のソース／ドレインである。不純物領域１６によって、
選択トランジスタ４４と第１メモリトランジスタ４８と
は電気的に接続されている。第１メモリトランジスタ４
８の隣には、第２メモリトランジスタ５０が形成されて
いる。第２メモリトランジスタ５０は、トンネル酸化膜
３４、フローティングゲート５８、ＯＮＯ膜５４ｂ及び
コントロールゲート６２を含む。不純物領域１８は、第
１メモリトランジスタ４８及び第２メモリトランジスタ
５０のソース／ドレインである。不純物領域１８によっ
て、第１メモリトランジスタ４８と第２メモリトランジ
スタ５０とは電気的に接続されている。第２メモリトラ
ンジスタ５０の隣には、選択トランジスタ４６が形成さ
れている。選択トランジスタ４６は、ゲート酸化膜３０
及びゲート電極４０を含む。ゲート電極４０は、ポリシ
リコン膜６８及び６４の積層構造をしている。不純物領
域２０は、第２メモリトランジスタ５０及び選択トラン
ジスタ４６のソース／ドレインである。不純物領域２０
によって、第２メモリトランジスタ５０と選択トランジ
スタ４６とは電気的に接続されている。上記したゲート
電極３６、３８、４０を構成するポリシリコン膜６８が
上層電極の一例であり、ポリシリコン膜６４が下層電極
の一例である。

【０１２２】セレクトゲートトランジスタ４２、選択ト
ランジスタ４４、第１メモリトランジスタ４８、第２メ
モリトランジスタ５０及び選択トランジスタ４６を覆う
ように、シリコン基板１０の主表面には、層間絶縁膜の
一例であるシリコン酸化膜６６が形成されている。層間
絶縁膜の他の例としては、ＰＳＧ膜やＢＰＳＧ膜を単独
に用いたものがある。また、ＰＳＧ膜、ＢＰＳＧ膜及び
シリコン酸化膜を組み合わせた多層のものを層間絶縁膜
としてもよい。シリコン酸化膜６６には、不純物領域１
４に到達するコンタクトホール７６、不純物領域１８に
到達するコンタクトホール８０及び不純物領域２２に到
達するコンタクトホール８２が形成されている。シリコ
ン酸化膜６６の上には、アルミ配線７０、７２及び７４
が形成されている。アルミ配線７０は、コンタクトホー
ル７６内にも形成され、不純物領域１４と電気的に接続
されている。アルミ配線７２は、コンタクトホール８０
内にも形成され、不純物領域１８と電気的に接続されて
いる。アルミ配線７４は、コンタクトホール８２内にも
形成され、不純物領域２２と電気的に接続されている。
なおアルミ配線の代わりに、アルミニウムに銅などを含
むアルミ合金配線でもよい。また、バリアメタル（例え
ばＴｉ、ＴｉＮ）とアルミ合金と反射防止膜（例えばＴ
ｉＮ）との積層構造からなる配線でもよい。

【０１２３】次に、図２を用いて平面構造を説明する。
図２を矢印Ａ方向から切断した断面図が図１である。活
性領域２９が横方向に形成されている。活性領域２９と
直交するように、セレクトゲートトランジスタ４２、ア
ルミ配線７０、ＷＬ₁、アルミ配線７２、ＷＬ₂及びアル
ミ配線７４が形成されている。

【０１２４】（製造工程の説明）次に、この発明に従う
不揮発性半導体記憶装置の製造方法の第１の実施形態を
説明する。図７を参照して、ｐ型のシリコン基板１０の
主表面に、ｐ型の不純物、例えばホウ素を拡散させてｐ
型ウェル１２を形成する。シリコン基板１０の主表面
に、選択酸化法によってフィールド酸化膜２４を形成す
る。シリコン基板１０の主表面に、例えば熱酸化法によ
って、シリコン酸化膜２１を形成する。シリコン酸化膜
２１は、トンネル酸化膜及びゲート酸化膜となる。シリ
コン基板１０の主表面の全面に、例えばＣＶＤ法を用い
てポリシリコン膜を形成し、これにリンや砒素を拡散し
てｎ型のポリシリコン膜６４を形成する。なお、ポリシ
リコン膜をｎ型にする他の方法としては、ポリシリコン
膜形成後、リンや砒素をイオン注入する方法がある。ま
た、ポリシリコン膜形成後、塩化ホスホリン（ＰＯＣｌ
₃）を含んだキャリアガスを導入する方法がある。さら
に、ポリシリコン膜を形成するときに、ホスホリン（Ｐ
Ｈ₃）を含んだキャリアガスを導入する方法がある。

【０１２５】次に、記憶素子形成領域２３、選択トラン
ジスタ形成領域２５及びセレクトゲートトランジスタ形
成領域２７を覆うように、ポリシリコン膜６４の上にＯ
ＮＯ膜５４を形成する。ＯＮＯ膜５４のＯ膜の部分は、
例えば熱酸化法やＣＶＤ法により形成される。Ｎ膜の部
分は例えば、ＣＶＤ法により形成される。ＯＮＯ膜５４
の上に、レジスト６０を形成し、記憶素子形成領域２３
の上にレジスト６０が位置するようにパターニングを施
す。

【０１２６】図８を参照して、レジスト６０をマスクと
して、ＯＮＯ膜５４を選択的にエッチング除去する。す
なわち、記憶素子形成領域２３の上に、ＯＮＯ膜５４を
残し、選択トランジスタ形成領域２５及びセレクトゲー
トトランジスタ形成領域２７から、ＯＮＯ膜５４を除去
する。

【０１２７】図９を参照して、ポリシリコン膜６４の形
成と同様の方法を用いて、シリコン基板１０の主表面全
面に、ポリシリコン膜６８を形成する。ポリシリコン膜
６８は、記憶素子形成領域２３では、ＯＮＯ膜５４の上
に位置している。また、選択トランジスタ形成領域２５
及びセレクトゲートトランジスタ形成領域２７では、ポ
リシリコン膜６８は、露出したポリシリコン膜６４の上
に位置しており、ポリシリコン膜６８とポリシリコン膜
６４とは接触している。そしてポリシリコン膜６８の上
にレジスト８４を形成し、レジスト８４に所定のパター
ニングを施す。

【０１２８】図１０を参照して、レジスト８４をマスク
として、ポリシリコン膜６８及びポリシリコン膜６４を
選択的にエッチング除去し、ゲート電極３６、ゲート電
極３８、コントロールゲート５６、ＯＮＯ膜５４ａ、フ
ローティングゲート５２の積層構造、コントロールゲー
ト６２、ＯＮＯ膜５４ｂ、フローティングゲート５８の
積層構造、ゲート電極４０を同時に形成する。

【０１２９】図１１を参照して、レジスト８４を除去す
る。そして、ゲート電極３６、ゲート電極３８、コント
ロールゲート５６及びフローティングゲート５２の積層
構造、コントロールゲート６２及びフローティングゲー
ト５８の積層構造、ゲート電極４０をマスクとして、シ
リコン基板１０のｐ型ウェル１２中に、リンや砒素をイ
オン注入し、不純物領域１４、１６、１８、２０及び２
２を形成する。

【０１３０】図１を参照して、シリコン基板１０の主表
面全面に、例えばＣＶＤ法を用いてシリコン酸化膜６６
を形成する。そしてシリコン酸化膜６６を選択的にエッ
チング除去し、不純物領域１４に到達するコンタクトホ
ール７６、不純物領域１８に到達するコンタクトホール
８０、不純物領域２２に到達するコンタクトホール８２
を形成する。次に、シリコン酸化膜６６の上及びコンタ
クトホール７６、８０、８２の内部に、例えばスパッタ
リング法を用いてアルミニウムを形成する。このアルミ
ニウムに所定のパターニングを施すことにより、不純物
領域１４と電気的に接続するアルミ配線７０、不純物領
域１８と電気的に接続するアルミ配線７２、不純物領域
２２と電気的に接続するアルミ配線７４を形成する。

【０１３１】（効果の説明）以上説明したように、セレ
クトゲートトランジスタ４２のゲート電極３６、選択ト
ランジスタ４４のゲート電極３８、選択トランジスタ４
６のゲート電極４０は、ポリシリコン膜６８及びポリシ
リコン膜６４を含む。第１メモリトランジスタ４８のコ
ントロールゲート５６は、ポリシリコン膜６８を含み、
フローティングゲート５２はポリシリコン膜６４を含
む。また、第２メモリトランジスタ５０のコントロール
ゲート６２はポリシリコン膜６８を含み、フローティン
グゲート５８はポリシリコン膜６４を含む。よって、ゲ
ート電極３６、３８、４０の厚みと、コントロールゲー
ト５６、６２の厚みとフローティングゲート５２、５８
の厚みとの和とは、同じである。さらに、ゲート電極３
６、３８、４０とコントロールゲート５６、６２及びフ
ローティングゲート５２、５８の積層構造とは、同時に
形成している。従って、不純物領域１４、１６、２０、
２２が形成されるシリコン基板１０の主表面が過度にエ
ッチングされることはないので、溝部の形成を防ぐこと
ができる。不純物領域１４、１６、２０、２２には、溝
部が原因となる形状変化がないので、第１、第２メモリ
トランジスタ４８、５０への書込み、消去及び読み出し
速度が遅くなるという影響が生じない。

【０１３２】また、ゲート酸化膜２６、２８、３０形成
直後に、ゲート酸化膜２６、２８、３０はポリシリコン
膜６４で覆われる。よって、ゲート酸化膜２６、２８、
３０は、後工程（例えば、ＯＮＯ膜エッチング）におけ
る洗浄液やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ
Ｃｈａｒｇｅ）に曝されないため、その膜質を向上す
ることができる。

【０１３３】また、図７に示すように、トンネル酸化膜
３２、３４、ゲート酸化膜２６、２８、３０となるシリ
コン酸化膜２１を形成している。よって、トンネル酸化
膜３２、３４及びゲート酸化膜２６、２８、３０を同時
に形成しているので、不揮発性半導体記憶装置の製造工
程を減らすことができる。

【０１３４】第１の実施形態により製造された不揮発性
半導体記憶装置は、以下の効果を有する。ゲート電極３
６、３８、４０は、ポリシリコン膜６４とポリシリコン
膜６８とを積層した構造、つまり２層のポリシリコン膜
から構成される。ポリシリコン膜６４があるので、ポリ
シリコン膜６８への不純物ドーピングの際の不純物の突
き抜けを防止でき、ゲート酸化膜２６、２８、３０の膜
質向上及びゲート電極３６、３８、４０直下のシリコン
基板１０の不純物プロファイルの高精度制御することが
できる。よって、高信頼性を有する不揮発性半導体記憶
装置を実現できる。

【０１３５】また、ゲート電極３６、３８、４０の下層
電極及び上層電極として、ポリシリコン膜を用いている
ので、ゲート酸化膜２６、２８、３０の膜質特性要求
（ゲート酸化膜２６、２８、３０と下層電極との界面に
起因）及び金属シリサイドの特性要求（上層電極と金属
シリサイドとの界面に起因）に対し、それぞれ、ポリシ
リコン膜６４、ポリシリコン膜６８により独立に最適化
できる。

【０１３６】さらに、ゲート電極３６、３８、４０の高
さと、第１、第２メモリトランジスタ４８、５０の積層
構造の高さとが概ね同一となる。よって、その上に形成
される層間絶縁膜の平坦性を向上させることができる （第２の実施形態） （構造の説明）図１２は、この発明に従う不揮発性半導
体記憶装置の製造方法の第２の実施形態により製造され
た不揮発性半導体記憶装置の部分断面図である。図１３
は、図１２の平面図であり、矢印Ａ方向から切断した断
面図が図１２である。図１４は、図１３を矢印Ｂ方向か
ら切断した断面図である。図１１及び図１２に示す構造
と同一の部分については、同一の符号を用いる。第２の
実施形態により製造された不揮発性半導体記憶装置と第
１の実施形態により製造された不揮発性半導体記憶装置
との違いは、以下の通りである。

【０１３７】まず、図１２を参照して、ゲート電極３
６、３８、４０は、ポリシリコン膜６８及びポリシリコ
ン膜６４の積層構造を含む。ポリシリコン膜６８とポリ
シリコン膜６４との間に、絶縁膜であるＯＮＯ膜５４が
ある。ゲート電極３６を構成するポリシリコン膜６８と
ポリシリコン膜６４とは、第２の接続領域３３であるフ
ィールド酸化膜２４上で、コンタクトホール８６を用い
ることにより電気的に接続されている。第２の接続領域
３３の上に位置するシリコン酸化膜６６には、ポリシリ
コン膜６８に到達するコンタクトホール９４が形成され
ている。シリコン酸化膜６６の上には、アルミ配線９６
が形成さており、アルミ配線９６とポリシリコン膜６８
とは、コンタクトホール９４内に充填されたアルミニウ
ムによって電気的に接続されている。

【０１３８】図１３及び１４を参照して、選択トランジ
スタ４４のゲート電極３８を構成するポリシリコン膜６
８とポリシリコン膜６４とは、第１の接続領域３５にあ
るフィールド酸化膜９０の上で、コンタクトホール１０
４を用いることにより電気的に接続されている。第１の
接続領域３５の上に位置するシリコン酸化膜６６には、
ポリシリコン膜６８に到達するコンタクトホール９８が
設けられている。シリコン酸化膜６６の上には、アルミ
配線１００が形成されている。アルミ配線１００とポリ
シリコン膜６８とは、コンタクトホール９８内に充填さ
れたアルミニウムによって電気的に接続されている。

【０１３９】（製造工程の説明）次に、この発明に従う
不揮発性半導体記憶装置の製造方法の第２の実施形態を
説明する。以下、図１５〜図１９の（ａ）は、図１３に
示す構造を矢印Ａ方向に沿って切断した断面の工程図を
示すものであり、（ｂ）は矢印Ｂ方向に沿って切断した
断面の工程図を示す。

【０１４０】図１５を参照して、ＯＮＯ膜５４形成まで
の工程は、第１の実施形態と同じである。ＯＮＯ膜５４
の上に、レジスト１０２を形成する。記憶素子形成領域
２３、選択トランジスタ形成領域２５及びセレクトゲー
トトランジスタ形成領域２７を覆い、第１の接続領域３
５及び第２の接続領域３３に開口部ができるように、レ
ジスト１０２にパターンニングを施す。

【０１４１】図１６を参照して、レジスト１０２をマス
クとして、ＯＮＯ膜５４を選択的にエッチング除去し、
第２の接続領域３３においてポリシリコン膜６４を露出
させるコンタクトホール８６及び第１の接続領域３５に
おいてポリシリコン膜６４を露出させるコンタクトホー
ル１０４を形成する。

【０１４２】図１７を参照して、第１の実施形態と同じ
方法で、ＯＮＯ膜５４の上にポリシリコン膜６８を形成
する。ポリシリコン膜６８は、コンタクトホール８６、
１０４内にも形成され、これによりポリシリコン膜６４
とポリシリコン膜６８とが電気的に接続される。そして
ポリシリコン膜６８の上にレジスト１０６を形成し、レ
ジスト１０６に所定のパターニングを施す。

【０１４３】図１８を参照して、レジスト１０６をマス
クとして、ポリシリコン膜６８及びポリシリコン膜６４
を選択的にエッチング除去し、ゲート電極３６、ゲート
電極３８、コントロールゲート５６、ＯＮＯ膜５４ａ、
フローティングゲート５２の積層構造、コントロールゲ
ート６２、ＯＮＯ膜５４ｂ、フローティングゲート５８
の積層構造、ゲート電極４０を同時に形成する。

【０１４４】図１９を参照して、レジスト１０６を除去
する。そして、ゲート電極３６、ゲート電極３８、コン
トロールゲート５６及びフローティングゲート５２の積
層構造、コントロールゲート６２及びフローティングゲ
ート５８の積層構造、ゲート電極４０をマスクとして、
シリコン基板１０のｐ型ウェル１２中に、リンや砒素を
イオン注入し、不純物領域１４、１６、１８、２０及び
２２を形成する。

【０１４５】図１２及び図１４を参照して、シリコン基
板１０の主表面全面に、例えばＣＶＤ法を用いてシリコ
ン酸化膜６６を形成する。そしてシリコン酸化膜６６を
選択的にエッチング除去し、不純物領域１４に到達する
コンタクトホール７６、不純物領域１８に到達するコン
タクトホール８０、不純物領域２２に到達するコンタク
トホール８２、ポリシリコン膜６８に到達するコンタク
トホール９４、９８を形成する。次に、シリコン酸化膜
６６の上及びコンタクトホール７６、８０、８２、９
４、９８の内部に、例えばスパッタリング法を用いてア
ルミニウムを形成する。このアルミニウムに所定のパタ
ーニングを施すことにより、不純物領域１４と電気的に
接続するアルミ配線７０、不純物領域１８と電気的に接
続するアルミ配線７２、不純物領域２２と電気的に接続
するアルミ配線７４、ポリシリコン膜６８と電気的に接
続するアルミ配線９６、１００を形成する。

【０１４６】（効果の説明）第２の実施形態において、
間にＯＮＯ膜５４を挟んだポリシリコン膜６４、６８の
積層構造を含むゲート電極３６、３８、４０を形成して
いるので、コントロールゲート５６、６２及びフローテ
ィングゲート５２、５８の積層構造の形成工程と、ゲー
ト電極３６、３８、４０の形成工程とが、全く同一とな
り、ゲート電極３６、３８、４０形成を簡易にできる。

【０１４７】また、第１の実施形態と同じ理由により、
第２の実施形態は、不純物領域１４、１６、２０、２２
が形成されるシリコン基板１０の主表面が過度にエッチ
ングされることはないので、溝部の形成を防ぐことがで
きる。不純物領域１４、１６、２０、２２には、溝部が
原因となる形状変化がないので、第１、第２メモリトラ
ンジスタ４８、５０への書込み、消去及び読み出し速度
が遅くなるという影響が生じない。

【０１４８】また、第１の実施形態と同じ理由により、
第２の実施形態は、トンネル酸化膜３２、３４及びゲー
ト酸化膜２６、２８、３０を同時に形成しているので、
不揮発性半導体記憶装置の製造工程を減らすことができ
る。

【０１４９】また、第１の実施形態と同じ理由により、
第２の実施形態は、ゲート酸化膜２６、２８、３０は、
後工程（例えば、ＯＮＯ膜エッチング）における洗浄液
やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｃｈａ
ｒｇｅ）に曝されないため、その膜質を向上することが
できる。

【０１５０】第２の実施形態により製造された不揮発性
半導体記憶装置は、以下の効果を有する。ゲート電極３
６、３８、４０の下層電極と上層電極との間にＯＮＯ膜
５４を挟んだ構造である。このＯＮＯ膜５４によりポリ
シリコン膜６８への不純物ドーピングの際の不純物の突
き抜けをさらに防止でき、ゲート酸化膜２６、２８、３
０の膜質向上及びゲート電極３６、３８、４０直下のシ
リコン基板１０不純物プロファイルの高精度制御するこ
とができる。よって、高信頼性を有する不揮発性半導体
記憶装置を実現できる。

【０１５１】また、下層電極と上層電極との間にＯＮＯ
膜５４を挟んだ構造であるため、ゲート電極３６、３
８、４０の高さと、第１、第２メモリトランジスタ４
８、５０の積層構造の高さとが同一となる。よって、そ
の上に形成されるシリコン酸化膜６６の平坦性を向上さ
せることができる。

【０１５２】また、第１の実施形態により製造された不
揮発性半導体記憶装置と同じ理由により、ゲート酸化膜
２６、２８、３０の膜質特性要求（ゲート酸化膜２６、
２８、３０と下層電極との界面に起因）及び金属シリサ
イドの特性要求（上層電極と金属シリサイドとの界面に
起因）に対し、それぞれ、ポリシリコン膜６４、ポリシ
リコン膜６８により独立に最適化できる。

【０１５３】（第３の実施形態） （構造の説明）図２０は、この発明に従う不揮発性半導
体記憶装置の製造方法の第３の実施形態により製造され
た不揮発性半導体記憶装置の部分断面図である。図２１
は、図２０の平面図であり、矢印Ａ方向から切断した断
面図が図２０である。第３の実施形態により製造された
不揮発性半導体記憶装置の特徴は、セレクトゲートトラ
ンジスタ４２のゲート電極３６は、ポリシリコン膜６８
とポリシリコン膜６４との間にＯＮＯ膜５４が挟まれた
構造であり、かつ選択トランジスタ４４、４６のゲート
電極３８、４０は、ポリシリコン膜６８とポリシリコン
膜６４とが接触した構造である。上記の構成以外は、図
１２及び図１３に示す第２の実施形態により製造された
不揮発性半導体記憶装置の構造と同じなので、同一の符
号を用いることによりその説明を省略する。

【０１５４】（製造工程の説明）第３の実施形態は、図
１６に示す第２の実施形態において、選択トランジスタ
形成領域２５上のＯＮＯ膜５４をエッチング除去する点
が特徴である。それ以外の工程は、第２の実施形態と同
じなので説明を省略する。

【０１５５】（効果の説明）第１の実施形態と同じ理由
により、第３の実施形態は、不純物領域１４、１６、２
０、２２が形成されるシリコン基板１０の主表面が過度
にエッチングされることはないので、溝部の形成を防ぐ
ことができる。不純物領域１４、１６、２０、２２に
は、溝部が原因となる形状変化がないので、第１、第２
メモリトランジスタ４８、５０への書込み、消去及び読
み出し速度が遅くなるという影響が生じない。

【０１５６】また、第１の実施形態と同じ理由により、
第３の実施形態は、トンネル酸化膜３２、３４及びゲー
ト酸化膜２６、２８、３０を同時に形成しているので、
不揮発性半導体記憶装置の製造工程を減らすことができ
る。

【０１５７】また、第１の実施形態と同じ理由により、
第３の実施形態は、ゲート酸化膜２６、２８、３０は、
後工程（例えば、ＯＮＯ膜エッチング）における洗浄液
やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｃｈａ
ｒｇｅ）に曝されないため、その膜質を向上することが
できる。

【０１５８】第１の実施形態により製造された不揮発性
半導体記憶装置と同じ理由により、ポリシリコン膜６８
への不純物ドーピングの際の不純物の突き抜けを防止で
き、ゲート酸化膜２６、２８、３０の膜質向上及びゲー
ト電極３６、３８、４０直下のシリコン基板１０の不純
物プロファイルの高精度制御することができる。よっ
て、高信頼性を有する不揮発性半導体記憶装置を実現で
きる。

【０１５９】また、第１の実施形態により製造された不
揮発性半導体記憶装置と同じ理由により、ゲート酸化膜
２６、２８、３０の膜質特性要求（ゲート酸化膜２６、
２８、３０と下層電極との界面に起因）及び金属シリサ
イドの特性要求（上層電極と金属シリサイドとの界面に
起因）に対し、それぞれ、ポリシリコン膜６４、ポリシ
リコン膜６８により独立に最適化できる。

【０１６０】さらに、ゲート電極３６、３８、４０の高
さと、第１、第２メモリトランジスタ４８、５０の積層
構造の高さとが概ね同一となる。よって、その上に形成
されるシリコン酸化膜６６の平坦性を向上させることが
できる （第４の実施形態） （構造の説明）図２２は、この発明に従う不揮発性半導
体記憶装置の製造方法の第４の実施形態により製造され
た不揮発性半導体記憶装置の部分断面図である。図２３
は、図２２の平面図であり、矢印Ａ方向から切断した断
面図が図２２である。図２４は、図２３を矢印Ｂ方向か
ら切断した断面図である。第４の実施形態により製造さ
れた不揮発性半導体記憶装置の特徴は、セレクトゲート
トランジスタ４２のゲート電極３６が、ポリシリコン膜
６８とポリシリコン膜６４とが接触した構造であり、か
つ選択トランジスタ４４、４６のゲート電極３８、４０
は、ポリシリコン膜６８とポリシリコン膜６４との間に
ＯＮＯ膜５４が挟まった構造である。これ以外の構造
は、第２の実施形態により製造された不揮発性半導体記
憶装置の構造と同じなので、同一符号を用いることによ
りその説明を省略する。

【０１６１】（製造工程の説明）第４の実施形態の特徴
は、図１６に示す第２の実施形態において、セレクトゲ
ートトランジスタ形成領域２７から第２の接続領域３３
にかけてＯＮＯ膜５４をエッチング除去した点である。

【０１６２】（効果の説明）第１の実施形態と同じ理由
により、第４の実施形態は、不純物領域１４、１６、２
０、２２が形成されるシリコン基板１０の主表面が過度
にエッチングされることはないので、溝部の形成を防ぐ
ことができる。不純物領域１４、１６、２０、２２に
は、溝部が原因となる形状変化がないので、第１、第２
メモリトランジスタ４８、５０への書込み、消去及び読
み出し速度が遅くなるという影響が生じない。

【０１６３】また、第１の実施形態と同じ理由により、
第４の実施形態は、トンネル酸化膜３２、３４及びゲー
ト酸化膜２６、２８、３０を同時に形成しているので、
不揮発性半導体記憶装置の製造工程を減らすことができ
る。

【０１６４】また、第１の実施形態と同じ理由により、
第４の実施形態は、ゲート酸化膜２６、２８、３０は、
後工程（例えば、ＯＮＯ膜エッチング）における洗浄液
やプラズマ（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｃｈａ
ｒｇｅ）に曝されないため、その膜質を向上することが
できる。

【０１６５】第１の実施形態により製造された不揮発性
半導体記憶装置と同じ理由により、ポリシリコン膜６８
への不純物ドーピングの際の不純物の突き抜けを防止で
き、ゲート酸化膜２６、２８、３０の膜質向上及びゲー
ト電極３６、３８、４０直下のシリコン基板１０の不純
物プロファイルの高精度制御することができる。よっ
て、高信頼性を有する不揮発性半導体記憶装置を実現で
きる。

【０１６６】また、第１の実施形態により製造された不
揮発性半導体記憶装置と同じ理由により、ゲート酸化膜
２６、２８、３０の膜質特性要求（ゲート酸化膜２６、
２８、３０と下層電極との界面に起因）及び金属シリサ
イドの特性要求（上層電極と金属シリサイドとの界面に
起因）に対し、それぞれ、ポリシリコン膜６４、ポリシ
リコン膜６８により独立に最適化できる。

【０１６７】さらに、ゲート電極３６、３８、４０の高
さと、第１、第２メモリトランジスタ４８、５０の積層
構造の高さとが概ね同一となる。よって、その上に形成
されるシリコン酸化膜６６の平坦性を向上させることが
できる次に、第５及び第６の実施形態について説明す
る。第５及び第６の実施形態を用いて製造する不揮発性
半導体記憶装置は、１個のメモリトランジスタのみを選
択作動させる選択トランジスタは有さず、複数のメモリ
トランジスタを選択作動させるセレクトゲートトランジ
スタのみを有する構造である。まず、このような構造の
不揮発性半導体記憶装置について簡単に説明する。

【０１６８】図２５は、ＮＯＲ型の等価回路図である。
メモリトランジスタが行列状に配置されている。ＳＧ
が、セレクトゲートトランジスタを示している。例え
ば、セレクトゲートトランジスタ１４０が、列方向に並
ぶ第１メモリトランジスタ１３８、第２メモリトランジ
スタ１３６等からなる一群のメモリトランジスタを選択
作動させる。セレクトゲートトランジスタとワードライ
ン（ＷＬ₁）に電気的に接続されているメモリトランジ
スタとは、矢印Ａで示す不純物領域で電気的に接続され
ている。

【０１６９】図２６は、ＮＡＮＤ型の等価回路図であ
る。ＳＧがセレクトゲートトランジスタを示している。
例えば、セレクトゲートトランジスタ１４０が、列方向
に並ぶ第１メモリトランジスタ１３８、第２メモリトラ
ンジスタ１３６等からなる一群のメモリトランジスタを
選択作動させる。セレクトゲートトランジスタとワード
ライン（ＷＬ₁）に電気的に接続されたメモリトランジ
スタ及びセレクトゲートトランジスタとワードライン
（ＷＬ_m）に電気的に接続されたメモリトランジスタと
は、矢印Ａで示す不純物領域で電気的に接続されてい
る。

【０１７０】図２７は、ＤＩＮＯＲ型の等価回路図であ
る。ＳＬ₀、ＳＬ₁がセレクトゲートトランジスタを示し
ている。例えばセレクトゲートトランジスタ１４０が、
列方向に並んだ第１メモリトランジスタ１３８、第２メ
モリトランジスタ１３６等からなる一群のメモリトラン
ジスタを選択作動させる。セレクトゲートトランジスタ
（ＳＬ₁）と、ワードライン（ＷＬ₁）が電気的に接続さ
れているメモリトランジスタとは、矢印Ａで示す不純物
領域で電気的に接続されている。また、セレクトゲート
トランジスタ（ＳＬ₀）とワードライン（ＷＬ₁）が電気
的に接続されたメモリトランジスタとは、同様に矢印Ａ
で示す不純物領域で電気的に接続されている。

【０１７１】図２８は、ＡＮＤ型の等価回路図である。
ＳＧで示すセレクトゲートトランジスタ、例えばセレク
トゲートトランジスタ１４０が、列方向に並んだ第１メ
モリトランジスタ１３８などからなる一群のメモリトラ
ンジスタを選択作動させる。セレクトゲートトランジス
タ（ＳＧ）とワードライン（ＷＬ_m）が電気的に接続さ
れたメモリトランジスタとは、矢印Ａで示す不純物領域
で電気的に接続されている。

【０１７２】第５及び第６の実施形態では、図２５〜図
２８の矢印Ａで示す不純物領域に溝部が形成されるのを
防いでいる。

【０１７３】（第５の実施形態） （構造の説明）図２９は、この発明に従う不揮発性半導
体記憶装置の製造方法の第５の実施形態により製造され
た不揮発性半導体記憶装置の部分断面図である。図３０
は、図２９で示す構造の平面図である。図３０を矢印Ａ
方向から切断した断面図が図２９である。

【０１７４】まず、図２９を用いて、断面構造を説明す
る。シリコン基板１２０には、ｐ型ウェル１２２が形成
されている。ｐ型ウェル１２２中には、ｎ型の不純物領
域１２４、１２６、１２８、１３０が間隔を設けて形成
されている。シリコン基板１２０の主表面のセレクトゲ
ートトランジスタ形成領域１８８には、電界効果トラン
ジスタの一例であるセレクトゲートトランジスタ１４０
が形成されている。セレクトゲートトランジスタ１４０
は、ゲート絶縁膜の一例であるゲート酸化膜１６６及び
ゲート電極１６４を含む。ゲート電極１６４は、ポリシ
リコン膜１５２及び１４４の積層構造をしている。ポリ
シリコン膜１５２は、第２の導電体膜の一例である。第
２の導電体膜の他の例として、例えば、ポリシリコン膜
と、その上に形成されたＷＳｉ₂ 、ＭｏＳｉ₂ 、ＣｏＳ
ｉ₂等の金属シリサイド膜と、を含む積層構造がある。
ポリシリコン膜１４４は、第１の導電体膜の一例であ
る。ゲート電極１６４は、フィールド酸化膜１３２の上
に乗り上げている。

【０１７５】シリコン基板１２０の主表面の記憶素子形
成領域１８６には、記憶素子の一例である第１メモリト
ランジスタ１３８が形成されている。第１メモリトラン
ジスタ１３８は、トンネル絶縁膜の一例であるトンネル
酸化膜１６８、フローティングゲート１７０、ＯＮＯ膜
１６０ｃ及びコントロールゲート１７２を含む。不純物
領域１３０は、セレクトゲートトランジスタ１４０及び
第１メモリトランジスタ１３８のソース／ドレインであ
る。不純物領域１３０によって、セレクトゲートトラン
ジスタ１４０と第１メモリトランジスタ１３８とは電気
的に接続されている。 第１メモリトランジスタ１３８
の隣には、第１メモリトランジスタと同様の構造した第
２メモリトランジスタ１３６が形成され、第２メモリト
ランジスタ１３６の隣には、第３メモリトランジスタ１
３４が形成されている。第１メモリトランジスタ１３８
と第２メモリトランジスタ１３６とは、不純物領域１２
８によって電気的に接続されている。第２メモリトラン
ジスタ１３６と第３メモリトランジスタ１３４とは不純
物領域１２６によって電気的に接続されている。

【０１７６】セレクトゲートトランジスタ１４０、第
１、第２、第３メモリトランジスタ１３８、１３６、１
３４を覆うように、シリコン基板１２０の主表面には、
層間絶縁膜の一例であるシリコン酸化膜１４２が形成さ
れている。層間絶縁膜の他の例としては、ＰＳＧ膜やＢ
ＰＳＧ膜を単独に用いたものがある。また、ＰＳＧ膜、
ＢＰＳＧ膜及びシリコン酸化膜を組み合わせた多層もの
を層間絶縁膜としてもよい。シリコン酸化膜１４２に
は、不純物領域１３０に到達するコンタクトホール１５
８、不純物領域１２８に到達するコンタクトホール１５
６、不純物領域１２６に到達するコンタクトホール１５
４が形成されている。シリコン酸化膜１４２の上には、
アルミ配線１４６、１４８、１５０が形成されている。
アルミ配線１５０は不純物領域１３０と電気的に接続さ
れ、アルミ配線１４８は不純物領域１２８と電気的に接
続され、アルミ配線１４６は不純物領域１２６と電気的
に接続されている。なおアルミ配線の代わりにアルミニ
ウムに銅などを含むアルミ合金配線でもよい。また、バ
リアメタル（例えばＴｉ、ＴｉＮ）とアルミ合金と反射
防止膜（例えばＴｉＮ）との積層構造からなる配線でも
よい。

【０１７７】次に、図３０を用いて平面構造を説明す
る。活性領域１９０が横方向に形成されている。活性領
域１９０と直交するように、セレクトゲートトランジス
タ１４０、アルミ配線１５０、第１メモリトランジスタ
１３８のゲート配線ＷＬ₁、アルミ配線１４８、第２メ
モリトランジスタ１３６のゲート配線ＷＬ₂、アルミ配
線１４６、第３メモリトランジスタ１３４のゲート配線
ＷＬ₃が形成されている。

【０１７８】（製造工程の説明）次に、この発明に従う
不揮発性半導体記憶装置の製造方法の第５の実施形態を
説明する。図３１を参照して、ｐ型のシリコン基板１２
０の主表面に、ｐ型の不純物、例えばホウ素を拡散させ
てｐ型ウェル１２２を形成する。シリコン基板１２０の
主表面に、選択酸化法によってフィールド酸化膜１３２
を形成する。シリコン基板１２０の主表面に、例えば熱
酸化法によって、シリコン酸化膜１９６を形成する。シ
リコン酸化膜１９６は、トンネル酸化膜及びゲート酸化
膜となる。シリコン基板１２０の主表面の全面に、例え
ばＣＶＤ法を用いてポリシリコン膜を形成し、これにリ
ンや砒素を拡散してｎ型のポリシリコン膜１４４を形成
する。なお、ポリシリコン膜をｎ型にする他の方法とし
ては、ポリシリコン膜形成後、リンや砒素をイオン注入
する方法がある。また、ポリシリコン膜形成後、塩化ホ
スホリン（ＰＯＣｌ₃）を含んだキャリアガスを導入す
る方法がある。さらに、ポリシリコン膜を形成するとき
に、ホスホリン（ＰＨ₃）を含んだキャリアガスを導入
する方法がある。

【０１７９】次に、記憶素子形成領域１８６及びセレク
トゲートトランジスタ形成領域１８８を覆うように、ポ
リシリコン膜１４４の上にＯＮＯ膜１６０を形成する。
ＯＮＯ膜１６０のＯ膜の部分は、例えば熱酸化法やＣＶ
Ｄ法により形成される。Ｎ膜の部分は例えば、ＣＶＤ法
により形成される。ＯＮＯ膜１６０の上に、レジスト１
９２を形成し、記憶素子形成領域１８６の上にレジスト
１９２が残るようにパターニングを施す。

【０１８０】図３２を参照して、レジスト１９２をマス
クとして、ＯＮＯ膜１６０を選択的にエッチング除去す
る。すなわち、記憶素子形成領域１８６の上に、ＯＮＯ
膜１６０を残し、セレクトゲートトランジスタ形成領域
１８８及びフィールド酸化膜１３２の上にあるＯＮＯ膜
１６０を除去する。

【０１８１】図３３を参照して、ポリシリコン膜１４４
の形成と同様の方法を用いて、シリコン基板１２０の主
表面全面に、ポリシリコン膜１５２を形成する。ポリシ
リコン膜１５２は、記憶素子形成領域１８６では、ＯＮ
Ｏ膜１６０の上に位置している。また、セレクトゲート
トランジスタ形成領域１８８及びフィールド酸化膜１３
２の上では、ポリシリコン膜１５２は、露出したポリシ
リコン膜１４４の上に位置しており、ポリシリコン膜１
５２とポリシリコン膜１４４とは接触している。そして
ポリシリコン膜１５２の上にレジスト１９４を形成し、
レジスト１９４に所定のパターニングを施す。

【０１８２】図３４を参照して、レジスト１９４をマス
クとして、ポリシリコン膜１５２及びポリシリコン膜１
４４を選択的にエッチング除去し、ゲート電極１６４、
第１メモリトランジスタ１３８のコントロールゲート１
７２、ＯＮＯ膜１６０ｃ、フローティングゲート１７０
の積層構造、第２、第３メモリトランジスタ１３６、１
３４のコントロールゲート、ＯＮＯ膜、フローティング
ゲートの積層構造を同時に形成する。

【０１８３】図３５を参照して、レジスト１９４を除去
する。そして、ゲート電極１６４、第１、第２、第３メ
モリトランジスタ１３８、１３６、１３４のコントロー
ルゲート及びフローティングゲートの積層構造をマスク
として、シリコン基板１２０のｐ型ウェル１２２中に、
リンや砒素をイオン注入し、不純物領域１２４、１２
６、１２８及び１３０を形成する。

【０１８４】図２９を参照して、シリコン基板１２０の
主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜
１４２を形成する。そしてシリコン酸化膜１４２を選択
的にエッチング除去し、不純物領域１２６に到達するコ
ンタクトホール１５４、不純物領域１２８に到達するコ
ンタクトホール１５６、不純物領域１３０に到達するコ
ンタクトホール１５８を形成する。次に、シリコン酸化
膜１４２の上及びコンタクトホール１５４、１５６、１
５８の内部に、例えばスパッタリング法を用いてアルミ
ニウムを形成する。このアルミニウムに所定のパターニ
ングを施すことにより、不純物領域１２６と電気的に接
続するアルミ配線１４６、不純物領域１２８と電気的に
接続するアルミ配線１４８、不純物領域１３０と電気的
に接続するアルミ配線１５０を形成する。

【０１８５】（効果の説明）以上説明したように、セレ
クトゲートトランジスタ１４０のゲート電極１６４は、
ポリシリコン膜１５２及びポリシリコン膜１４４を含
む。第１、第２、第３メモリトランジスタ１３８、１３
６、１３４のフローティングゲートは、ポリシリコン膜
１４４を含み、コントロールゲートはポリシリコン膜１
５２を含む。よって、ゲート電極１６４の厚みと、コン
トロールゲートの厚みとフローティングゲートの厚みと
の和とは、同じである。さらに、ゲート電極１６４とコ
ントロールゲート及びフローティングゲートの積層構造
とは、同時に形成している。従って、ゲート電極１６４
とフローティングゲート１７０との間にあるシリコン基
板１２０の主表面が過度にエッチングされることはない
ので、溝部の形成を防ぐことができる。不純物領域１３
０には、溝部が原因となる形状変化がないので、第１、
第２、第３メモリトランジスタ１３８、１３６、１３４
への書込み、消去及び読み出し速度が遅くなるという影
響が生じない。

【０１８６】また、ゲート酸化膜１６６形成直後に、ゲ
ート酸化膜１６６はポリシリコン膜１４４で覆われる。
よって、ゲート酸化膜１６６は、後工程（例えば、ＯＮ
Ｏ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃ
ｅｓｓ Ｉｎｄｕｃｅｄ Ｃｈａｒｇｅ）に曝されない
ため、その膜質を向上することができる。

【０１８７】また、図３１に示すように、シリコン酸化
膜１９６を形成し、これをトンネル酸化膜及びゲート酸
化膜にしている。つまり、トンネル酸化膜とゲート酸化
膜とを同時に形成しているので、不揮発性半導体記憶装
置の製造工程を減らすことができる。

【０１８８】第５の実施形態により製造された不揮発性
半導体記憶装置は、以下の効果を有する。ゲート電極１
６４は、ポリシリコン膜１４４とポリシリコン膜１５２
とを積層した構造、つまり２層のポリシリコン膜から構
成される。ポリシリコン膜１４４があるので、ポリシリ
コン膜１５２への不純物ドーピングの際の不純物の突き
抜けを防止でき、ゲート酸化膜１６６の膜質向上及びゲ
ート電極１６４直下のシリコン基板１２０の不純物プロ
ファイルの高精度制御することができる。よって、高信
頼性を有する不揮発性半導体記憶装置を実現できる。

【０１８９】また、ゲート電極１６４の下層電極及び上
層電極として、ポリシリコン膜を用いているので、ゲー
ト酸化膜１６６の膜質特性要求（ゲート酸化膜１６６と
下層電極との界面に起因）及び金属シリサイドの特性要
求（上層電極と金属シリサイドとの界面に起因）に対
し、それぞれ、ポリシリコン膜１４４、ポリシリコン膜
１５２により独立に最適化できる。

【０１９０】さらに、ゲート電極１６４の高さと、第
１、第２、第３メモリトランジスタ１３８、１３６、１
３４の積層構造の高さとが概ね同一となる。よって、そ
の上に形成されるシリコン酸化膜１４２の平坦性を向上
させることができる （第６の実施形態） （構造の説明）図３６は、この発明に従う不揮発性半導
体記憶装置の製造方法の第６の実施形態により製造され
た不揮発性半導体記憶装置の部分断面図である。図３７
は、図３６に示す構造の平面図であり、矢印Ａ方向から
切断した断面図が図３６である。図２９及び図３０に示
す構造と同一の部分については、同一の符号を用いる。
図３６を参照して、第６の実施形態により製造された不
揮発性半導体記憶装置と第５の実施形態により製造され
た不揮発性半導体記憶装置との違いは、以下の通りであ
る。ゲート電極１６４は、ポリシリコン膜１５２及びポ
リシリコン膜１４４の積層構造を含む。ポリシリコン膜
１５２とポリシリコン膜１４４との間に、絶縁膜である
ＯＮＯ膜１６０がある。ゲート電極１６４を構成するポ
リシリコン膜１５２とポリシリコン膜１４４とは、接続
領域１９８にあるフィールド酸化膜１３２上で、コンタ
クトホール１６２を用いることにより電気的に接続され
ている。

【０１９１】（製造工程の説明）次に、この発明に従う
不揮発性半導体記憶装置の製造方法の第６の実施形態を
説明する。図３８を参照して、ＯＮＯ膜１６０形成まで
の工程は、第５の実施形態と同じである。ＯＮＯ膜１６
０の上に、レジスト２００を形成する。記憶素子形成領
域１８６及びセレクトゲートトランジスタ形成領域１８
８を覆い、接続領域１９８に開口部ができるように、レ
ジスト２００にパターンニングを施す。

【０１９２】図３９を参照して、レジスト２００をマス
クとして、ＯＮＯ膜１６０を選択的にエッチング除去
し、接続領域１９８においてポリシリコン膜１４４を露
出させるコンタクトホール１６２を形成する。

【０１９３】図４０を参照して、第５の実施形態と同じ
方法で、ＯＮＯ膜１６０の上にポリシリコン膜１５２を
形成する。ポリシリコン膜１５２は、コンタクトホール
１６２内にも形成され、これによりポリシリコン膜１５
２とポリシリコン膜１４４とが電気的に接続される。そ
してポリシリコン膜１５２の上にレジスト２０２を形成
し、レジスト２０２に所定のパターニングを施す。

【０１９４】図４１を参照して、レジスト２０２をマス
クとして、ポリシリコン膜１５２及びポリシリコン膜１
４４を選択的にエッチング除去し、ゲート電極１６４、
第１メモリトランジスタ１３８のコントロールゲート１
７２、ＯＮＯ膜１６０ｃ、フローティングゲート１７０
の積層構造、第２、第３メモリトランジスタ１３６、１
３４のコントロールゲート、ＯＮＯ膜、フローティング
ゲートの積層構造を同時に形成する。

【０１９５】図４２を参照して、レジスト２０２を除去
する。そして、ゲート電極１６４、第１、第２、第３メ
モリトランジスタ１３８、１３６、１３４のコントロー
ルゲート及びフローティングゲートの積層構造をマスク
として、シリコン基板１２０のｐ型ウェル１２２中に、
リンや砒素をイオン注入し、不純物領域１２４、１２
６、１２８及び１３０を形成する。

【０１９６】図３６を参照して、シリコン基板１２０の
主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜
１４２を形成する。そしてシリコン酸化膜１４２を選択
的にエッチング除去し、不純物領域１２６に到達するコ
ンタクトホール１５４、不純物領域１２８に到達するコ
ンタクトホール１５６、不純物領域１３０に到達するコ
ンタクトホール１５８を形成する。次に、シリコン酸化
膜１４２の上及びコンタクトホール１５４、１５６、１
５８の内部に、例えばスパッタリング法を用いてアルミ
ニウムを形成する。このアルミニウムに所定のパターニ
ングを施すことにより、不純物領域１２６と電気的に接
続するアルミ配線１４６、不純物領域１２８と電気的に
接続するアルミ配線１４８、不純物領域１３０と電気的
に接続するアルミ配線１５０を形成する。

【０１９７】（効果の説明）第６の実施形態において、
間にＯＮＯ膜１６０を挟んだポリシリコン膜１４４、１
５２の積層構造を含むゲート電極１６４を形成している
ので、コントロールゲート１７２及びフローティングゲ
ート１７０の積層構造の形成工程と、ゲート電極１６４
の形成工程とが、全く同一となり、ゲート電極１６４形
成を簡易にできる。

【０１９８】また、第５の実施形態と同じ理由により、
第６の実施形態は、不純物領域１３０が形成されるシリ
コン基板１２０の主表面が過度にエッチングされること
はないので、溝部の形成を防ぐことができる。不純物領
域１３０には、溝部が原因となる形状変化がないので、
第１、第２、第３メモリトランジスタ１３８、１３６、
１３４への書込み、消去及び読み出し速度が遅くなると
いう影響が生じない。

【０１９９】また、第５の実施形態と同じ理由により、
第６の実施形態は、トンネル酸化膜１６８及びゲート酸
化膜１６６を同時に形成しているので、不揮発性半導体
記憶装置の製造工程を減らすことができる。

【０２００】また、第５の実施形態と同じ理由により、
第６の実施形態は、ゲート酸化膜１６６は、後工程（例
えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ
（Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｃｈａｒｇｅ）に
曝されないため、その膜質を向上することができる。

【０２０１】第６の実施形態により製造された不揮発性
半導体記憶装置は、以下の効果を有する。ゲート電極１
６４の下層電極と上層電極との間にＯＮＯ膜１６０を挟
んだ構造である。このＯＮＯ膜１６０によりポリシリコ
ン膜１５２への不純物ドーピングの際の不純物の突き抜
けをさらに防止でき、ゲート酸化膜１６６の膜質向上及
びゲート電極１６４直下のシリコン基板１２０不純物プ
ロファイルの高精度制御することができる。よって、高
信頼性を有する不揮発性半導体記憶装置を実現できる。
また、下層電極と上層電極との間にＯＮＯ膜１６０を挟
んだ構造であるため、ゲート電極１６４の高さと、第
１、第２、第３メモリトランジスタ１３８、１３６、１
３４の積層構造の高さとが同一となる。よって、その上
に形成されるシリコン酸化膜１４２の平坦性を向上させ
ることができる。

【０２０２】また、第５の実施形態により製造された不
揮発性半導体記憶装置と同じ理由により、ゲート電極１
６４の下層電極及び上層電極として、ポリシリコン膜を
用いているので、ゲート酸化膜１６６の膜質特性要求
（ゲート酸化膜１６６と下層電極との界面に起因）及び
金属シリサイドの特性要求（上層電極と金属シリサイド
との界面に起因）に対し、それぞれ、ポリシリコン膜１
４４、ポリシリコン膜１５２により独立に最適化でき
る。

【０２０３】

【図面の簡単な説明】

【図１】この発明に従う不揮発性半導体記憶装置の製造
方法の第１の実施形態により製造された不揮発性半導体
記憶装置の部分断面図である。

【図２】図１に示す構造の平面図であり、矢印Ａ方向か
ら切断した断面図が図１である。

【図３】この発明に従う不揮発性半導体記憶装置の製造
方法の第１〜第４の実施形態を適用したフラッシュメモ
リのメモリセルの等価回路図である。

【図４】この発明に従う不揮発性半導体記憶装置の製造
方法の第１〜第４の実施形態を適用したフラッシュメモ
リのメモリセルの概略断面図である。

【図５】この発明に従う不揮発性半導体記憶装置の製造
方法の第１〜第４の実施形態を適用したフラッシュメモ
リのメモリセルアレイの等価回路図である。

【図６】この発明に従う不揮発性半導体記憶装置の製造
方法の第１の実施形態を適用したフラッシュメモリのメ
モリセルアレイの等価回路図である。

【図７】この発明に従う不揮発性半導体記憶装置の製造
方法の第１の実施形態の第１工程を説明するための部分
断面図である。

【図８】この発明に従う不揮発性半導体記憶装置の製造
方法の第１の実施形態の第２工程を説明するための部分
断面図である。

【図９】この発明に従う不揮発性半導体記憶装置の製造
方法の第１の実施形態の第３工程を説明するための部分
断面図である。

【図１０】この発明に従う不揮発性半導体記憶装置の製
造方法の第１の実施形態の第４工程を説明するための部
分断面図である。

【図１１】この発明に従う不揮発性半導体記憶装置の製
造方法の第１の実施形態の第５工程を説明するための部
分断面図である。

【図１２】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態により製造された不揮発性半導
体記憶装置の部分断面図である。

【図１３】図１２に示す構造の平面図であり、矢印Ａ方
向から切断した断面図が図１２である。

【図１４】図１３に示す構造を矢印Ｂ方向から切断した
断面図である。

【図１５】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態の第１工程を説明するための部
分断面図である。

【図１６】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態の第２工程を説明するための部
分断面図である。

【図１７】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態の第３工程を説明するための部
分断面図である。

【図１８】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態の第４工程を説明するための部
分断面図である。

【図１９】この発明に従う不揮発性半導体記憶装置の製
造方法の第２の実施形態の第５工程を説明するための部
分断面図である。

【図２０】この発明に従う不揮発性半導体記憶装置の製
造方法の第３の実施形態により製造された不揮発性半導
体記憶装置の部分断面図である。

【図２１】図２０に示す構造の平面図であり、矢印Ａ方
向から切断した断面図が図２０である。

【図２２】この発明に従う不揮発性半導体記憶装置の製
造方法の第４の実施形態により製造された不揮発性半導
体記憶装置の部分断面図である。

【図２３】図２２に示す構造の平面図であり、矢印Ａ方
向から切断した断面図が図２２である。

【図２４】図２３に示す構造を矢印Ｂ方向から切断した
断面図である。

【図２５】この発明に従う不揮発性半導体記憶装置の製
造方法の第５及び第６の実施形態を適用したＮＯＲ型フ
ラッシュメモリのメモリセルアレイの等価回路図であ
る。

【図２６】この発明に従う不揮発性半導体記憶装置の製
造方法の第５及び第６の実施形態を適用したＮＡＮＤ型
フラッシュメモリのメモリセルアレイの等価回路図であ
る。

【図２７】この発明に従う不揮発性半導体記憶装置の製
造方法の第５及び第６の実施形態を適用したＤＩＮＯＲ
型フラッシュメモリのメモリセルアレイの等価回路図で
ある。

【図２８】この発明に従う不揮発性半導体記憶装置の製
造方法の第５及び第６の実施形態を適用したＡＮＤ型フ
ラッシュメモリのメモリセルアレイの等価回路図であ
る。

【図２９】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態により製造された不揮発性半導
体記憶装置の部分断面図である。

【図３０】図２９に示す構造の平面図であり、矢印Ａ方
向から切断した断面図が図２９である。

【図３１】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態の第１工程を説明するための部
分断面図である。

【図３２】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態の第２工程を説明するための部
分断面図である。

【図３３】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態の第３工程を説明するための部
分断面図である。

【図３４】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態の第４工程を説明するための部
分断面図である。

【図３５】この発明に従う不揮発性半導体記憶装置の製
造方法の第５の実施形態の第５工程を説明するための部
分断面図である。

【図３６】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態により製造された不揮発性半導
体記憶装置の部分断面図である。

【図３７】図３６に示す構造の平面図であり、矢印Ａ方
向から切断した断面図が図３６である。

【図３８】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態の第１工程を説明するための部
分断面図である。

【図３９】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態の第２工程を説明するための部
分断面図である。

【図４０】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態の第３工程を説明するための部
分断面図である。

【図４１】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態の第４工程を説明するための部
分断面図である。

【図４２】この発明に従う不揮発性半導体記憶装置の製
造方法の第６の実施形態の第５工程を説明するための部
分断面図である。

【図４３】従来の不揮発性半導体記憶装置の製造方法の
一例の第１工程を説明するための部分断面図である。

【図４４】従来の不揮発性半導体記憶装置の製造方法の
一例の第２工程を説明するための部分断面図である。

【図４５】従来の不揮発性半導体記憶装置の製造方法の
一例の第３工程を説明するための部分断面図である。

【図４６】従来の不揮発性半導体記憶装置の製造方法の
一例の第４工程を説明するための部分断面図である。

【図４７】従来の不揮発性半導体記憶装置の製造方法の
一例の第５工程を説明するための部分断面図である。

【図４８】従来の不揮発性半導体記憶装置の製造方法の
一例の第６工程を説明するための部分断面図である。

【図４９】従来の不揮発性半導体記憶装置の製造方法の
一例の第７工程を説明するための部分断面図である。

【図５０】従来の不揮発性半導体記憶装置の製造方法の
一例の第８工程を説明するための部分断面図である。

【図５１】従来の不揮発性半導体記憶装置の製造方法の
一例の第９工程を説明するための部分断面図である。

【符号の説明】 １０ シリコン基板 １４、１６ 不純物領域 ２３ 記憶素子形成領域 ２５ 選択トランジスタ形成領域 ２６、２８ ゲート酸化膜 ２７ セレクトゲートトランジスタ形成領域 ３２ トンネル酸化膜 ３６、３８ ゲート電極 ４２ セレクトゲートトランジスタ ４４ 選択トランジスタ ４８ 第１メモリトランジスタ ５２ フローティングゲート ５４ａ ＯＮＯ膜 ５６ コントロールゲート ６４、６８ ポリシリコン膜

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/115 27/10 ４８１

Claims (25)

【特許請求の範囲】
1. 【請求項１】 その主表面に記憶素子形成領域、選択ト
   ランジスタ形成領域及びセレクトゲートトランジスタ形
   成領域を含む半導体基板と、 前記記憶素子形成領域に形成され、トンネル絶縁膜、フ
   ローティングゲート、誘電体膜及びコントロールゲート
   を含む複数の記憶素子と、 前記選択トランジスタ形成領域に形成され、第１のゲー
   ト絶縁膜及び第１のゲート電極を含む複数の選択トラン
   ジスタと、 を備え、 一個の前記選択トランジスタは、一個の前記記憶素子と
   組となり、かつ一個の前記記憶素子のみを選択作動させ
   る機能を有し、 さらに、 前記主表面に形成され、前記記憶素子と前記選択トラン
   ジスタとを電気的に接続する第１の不純物領域と、 前記セレクトゲートトランジスタ形成領域に形成され、
   複数の前記記憶素子をを選択作動させ、かつ第２のゲー
   ト絶縁膜及び第２のゲート電極を含むセレクトゲートト
   ランジスタと、 を備えた不揮発性半導体記憶装置の製造方法であって、 （ａ）前記記憶素子形成領域に前記トンネル絶縁膜、前
   記選択トランジスタ形成領域に前記第１のゲート絶縁膜
   及び前記セレクトゲートトランジスタ形成領域に前記第
   ２のゲート絶縁膜を形成する工程と、 （ｂ）前記トンネル絶縁膜並びに前記第１及び第２のゲ
   ート絶縁膜の上に、第１の導電体膜を形成する工程と、 （ｃ）前記記憶素子形成領域にある前記第１の導電体膜
   の上に、前記誘電体膜となる絶縁膜を形成する工程と、 （ｄ）前記記憶素子形成領域にある前記絶縁膜の上並び
   に前記選択トランジスタ形成領域及びセレクトゲートト
   ランジスタ形成領域にある前記第１の導電体膜の上に、
   第２の導電体膜を形成する工程と、 （ｅ）前記第２及び第１の導電体膜を選択的にエッチン
   グ除去して、前記第２の導電体膜を含む前記コントロー
   ルゲート及び前記第１の導電体膜を含む前記フローティ
   ングゲートの積層構造と、前記第２及び第１の導電体膜
   の積層構造を含む前記第１及び第２のゲート電極とを同
   時に形成する工程と、 （ｆ）前記主表面に、前記第１の不純物領域を形成し、
   前記記憶素子と前記選択トランジスタとを電気的に接続
   させる工程と、 を備えた不揮発性半導体記憶装置の製造方法。
2. 【請求項２】 請求項１において、 前記（ｃ）工程は、 前記選択トランジスタ形成領域及びセレクトゲートトラ
   ンジスタ形成領域にある前記第１の導電体膜の上に、前
   記絶縁膜を形成する工程と、 前記選択トランジスタ形成領域及びセレクトゲートトラ
   ンジスタ形成領域にある前記絶縁膜を選択的に除去し、
   前記選択トランジスタ形成領域及びセレクトゲートトラ
   ンジスタ形成領域にある前記第１の導電体膜を露出する
   工程と、 を備え、 前記（ｄ）工程は、前記第２の導電体膜が、露出した前
   記第１の導電体膜と接触するように形成する工程を備
   え、 前記（ｅ）工程の前記第１及び第２のゲート電極を形成
   する工程は、前記第１の導電体膜と前記第２の導電体膜
   とが接触した構造を形成する工程を備えた不揮発性半導
   体記憶装置の製造方法。
3. 【請求項３】 請求項１において、 前記主表面は、さらに第１の接続領域を含み、 前記（ｂ）工程は、前記第１の導電体膜を前記第１の接
   続領域に形成する工程を備え、 前記（ｃ）工程は、 前記選択トランジスタ形成領域、セレクトゲートトラン
   ジスタ形成領域及び第１の接続領域にある前記第１の導
   電体膜の上に、前記絶縁膜を形成する工程と、 前記セレクトゲートトランジスタ形成領域及び第１の接
   続領域にある前記絶縁膜を選択的に除去し、前記セレク
   トゲートトランジスタ形成領域及び第１の接続領域にあ
   る前記第１の導電体膜を露出する工程と、 を備え、 前記（ｄ）工程は、 前記第２の導電体膜が、前記セレクトゲートトランジス
   タ形成領域において露出した前記第１の導電体膜と接触
   するように形成し、かつ前記第２の導電体膜を前記第１
   の接続領域に形成し、前記第１の接続領域で前記第１の
   導電体膜と前記第２の導電体膜とを電気的に接続させる
   工程を備え、 前記（ｅ）工程の前記第１のゲート電極を形成する工程
   は、 前記第１のゲート電極を構成する前記第２及び第１の導
   電体膜は、前記第１の接続領域で電気的に接続され、 前記選択トランジスタ形成領域に、間に前記絶縁膜を挟
   んだ前記第２及び第１の導電体膜の積層構造を含む前記
   第１のゲート電極を形成する工程を備え、 前記（ｅ）工程の前記第２のゲート電極を形成する工程
   は、前記第１の導電体膜と前記第２の導電体膜とが接触
   した構造を形成する工程を備えた不揮発性半導体記憶装
   置の製造方法。
4. 【請求項４】 請求項１において、 前記主表面は、さらに第２の接続領域を含み、 前記（ｂ）工程は、前記第１の導電体膜を前記第２の接
   続領域に形成する工程を備え、 前記（ｃ）工程は、 前記選択トランジスタ形成領域、セレクトゲートトラン
   ジスタ形成領域及び第２の接続領域にある前記第１の導
   電体膜の上に、前記絶縁膜を形成する工程と、 前記選択トランジスタ形成領域及び第２の接続領域にあ
   る前記絶縁膜を選択的に除去し、前記選択トランジスタ
   形成領域及び第２の接続領域にある前記第１の導電体膜
   を露出する工程と、 を備え、 前記（ｄ）工程は、 前記第２の導電体膜が、前記選択トランジスタ形成領域
   において露出した前記第１の導電体膜と接触するように
   形成し、かつ前記第２の導電体膜を前記第２の接続領域
   に形成し、前記第２の接続領域で前記第１の導電体膜と
   前記第２の導電体膜とを電気的に接続させる工程を備
   え、 前記（ｅ）工程の前記第１のゲート電極を形成する工程
   は、前記第１の導電体膜と前記第２の導電体膜とが接触
   した構造を形成する工程を備え、 前記（ｅ）工程の前記第２のゲート電極を形成する工程
   は、 前記第２のゲート電極を構成する前記第２及び第１の導
   電体膜は、前記第２の接続領域で電気的に接続され、 前記セレクトゲートトランジスタ形成領域に、間に前記
   絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造
   を含む前記第２のゲート電極を形成する工程を備えた不
   揮発性半導体記憶装置の製造方法。
5. 【請求項５】 請求項１において、 前記主表面は、さらに第１の接続領域及び第２の接続領
   域を含み、 前記（ｂ）工程は、前記第１の導電体膜を前記第１の接
   続領域及び第２の接続領域に形成する工程を備え、 前記（ｃ）工程は、 前記選択トランジスタ形成領域、セレクトゲートトラン
   ジスタ形成領域、第１の接続領域及び第２の接続領域に
   ある前記第１の導電体膜の上に、前記絶縁膜を形成する
   工程と、 前記第１の接続領域及び第２の接続領域にある前記絶縁
   膜を選択的に除去し、前記第１の接続領域及び第２の接
   続領域にある前記第１の導電体膜を露出する工程と、 を備え、 前記（ｄ）工程は、 前記第２の導電体膜を前記第１の接続領域及び第２の接
   続領域に形成し、前記第１の接続領域及び第２の接続領
   域で前記第１の導電体膜と前記第２の導電体膜とを電気
   的に接続させる工程を備え、 前記（ｅ）工程の前記第１のゲート電極を形成する工程
   は、 前記第１のゲート電極を構成する前記第２及び第１の導
   電体膜は、前記第１の接続領域で電気的に接続され、 前記選択トランジスタ形成領域に、間に前記絶縁膜を挟
   んだ前記第２及び第１の導電体膜の積層構造を含む前記
   第１のゲート電極を形成する工程を備え、 前記（ｅ）工程の前記第２のゲート電極を形成する工程
   は、 前記第２のゲート電極を構成する前記第２及び第１の導
   電体膜は、前記第２の接続領域で電気的に接続され、 前記セレクトゲートトランジスタ形成領域に、間に前記
   絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造
   を含む前記第２のゲート電極を形成する工程を備えた不
   揮発性半導体記憶装置の製造方法。
6. 【請求項６】 請求項１、２、３、４または５におい
   て、 前記主表面に、前記選択トランジスタと前記セレクトゲ
   ートトランジスタとを電気的に接続する第２の不純物領
   域を形成する工程を備えた不揮発性半導体記憶装置の製
   造方法。
7. 【請求項７】 その主表面に記憶素子形成領域及びセレ
   クトゲートトランジスタ形成領域を含む半導体基板と、 前記記憶素子形成領域に形成され、トンネル絶縁膜、フ
   ローティングゲート、誘電体膜及びコントロールゲート
   を含む複数の記憶素子と、 前記セレクトゲートトランジスタ形成領域に形成され、
   ゲート絶縁膜及びゲート電極を含み、複数の前記記憶素
   子を選択作動させる、セレクトゲートトランジスタと、 前記主表面に形成され、前記記憶素子と前記セレクトゲ
   ートトランジスタとを電気的に接続する不純物領域と、 を備えた不揮発性半導体記憶装置の製造方法であって、 （ｇ）前記記憶素子形成領域に前記トンネル絶縁膜及び
   前記セレクトゲートトランジスタ形成領域に前記ゲート
   絶縁膜を形成する工程と、 （ｈ）前記トンネル絶縁膜及び前記ゲート絶縁膜の上
   に、第１の導電体膜を形成する工程と、 （ｉ）前記記憶素子形成領域にある前記第１の導電体膜
   の上に、前記誘電体膜となる絶縁膜を形成する工程と、 （ｊ）前記記憶素子形成領域にある前記絶縁膜の上及び
   前記セレクトゲートトランジスタ形成領域にある前記第
   １の導電体膜の上に、第２の導電体膜を形成する工程
   と、 （ｋ）前記第２及び第１の導電体膜を選択にエッチング
   除去して、前記第２の導電体膜を含む前記コントロール
   ゲート及び前記第１の導電体膜を含む前記フローティン
   グゲートの積層構造と、前記第２及び第１の導電体膜の
   積層構造を含む前記ゲート電極とを同時に形成する工程
   と、 （ｌ）前記フローティングゲートと前記ゲート電極との
   間の前記主表面に、前記不純物領域を形成し、前記記憶
   素子と前記セレクトゲートトランジスタとを電気的に接
   続させる工程と、 を備えた不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 請求項７において、 前記（ｉ）工程は、 前記セレクトゲートトランジスタ形成領域にある前記第
   １の導電体膜の上に、前記絶縁膜を形成する工程と、 前記セレクトゲートトランジスタ形成領域にある前記絶
   縁膜を選択的に除去し、前記セレクトゲートトランジス
   タ形成領域にある前記第１の導電体膜を露出する工程
   と、 を備え、 前記（ｊ）工程は、前記第２の導電体膜が、露出した前
   記第１の導電体膜と接触するように形成する工程を備
   え、 前記（ｋ）工程の前記ゲート電極を形成する工程は、前
   記第１の導電体膜と前記第２の導電体膜とが接触した構
   造を形成する工程を備えた不揮発性半導体記憶装置の製
   造方法。
9. 【請求項９】 請求項７において、 前記主表面は、さらに接続領域を含み、 前記（ｈ）工程は、前記第１の導電体膜を前記接続領域
   に形成する工程を備え、 前記（ｉ）工程は、 前記セレクトゲートトランジスタ形成領域及び前記接続
   領域にある前記第１の導電体膜の上に、前記絶縁膜を形
   成する工程と、 前記接続領域にある前記絶縁膜を選択的に除去し、前記
   接続領域にある前記第１の導電体膜を露出する工程と、 を備え、 前記（ｊ）工程は、前記第２の導電体膜を前記接続領域
   に形成し、前記接続領域で前記第１の導電体膜と前記第
   ２の導電体膜とを電気的に接続させる工程を備え、 前記（ｋ）工程の前記ゲート電極を形成する工程は、前
   記ゲート電極を構成する前記第２及び第１の導電体膜
   は、前記接続領域で電気的に接続され、 前記セレクトゲートトランジスタ形成領域に、間に前記
   絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造
   を含む前記ゲート電極を形成する工程を備えた不揮発性
   半導体記憶装置の製造方法。
10. 【請求項１０】 請求項９において、 前記接続領域に、素子分離絶縁膜を形成する工程を備
    え、 前記ゲート電極を構成する前記第２及び第１の導電体膜
    が、前記接続領域で電気的に接続される工程は、前記素
    子分離絶縁膜の上で行う、不揮発性半導体記憶装置の製
    造方法。
11. 【請求項１１】 請求項１０において、 前記不揮発性半導体記憶装置は、ＮＯＲ型、ＮＡＮＤ
    型、ＤＩＮＯＲ型またはＡＮＤ型である、不揮発性半導
    体記憶装置の製造方法。
12. 【請求項１２】 その主表面に記憶素子形成領域及び選
    択トランジスタ形成領域を含む半導体基板と、 前記記憶素子形成領域に形成され、トンネル絶縁膜、フ
    ローティングゲート、誘電体膜及びコントロールゲート
    を含む記憶素子と、 前記選択トランジスタ形成領域に形成され、ゲート絶縁
    膜及びゲート電極を含む選択トランジスタと、 を備え、 一個の前記選択トランジスタは、一個の前記記憶素子と
    組となり、かつ一個の前記記憶素子のみを選択作動させ
    る機能を有し、 さらに、 前記主表面に形成され、前記記憶素子と前記選択トラン
    ジスタとを電気的に接続する不純物領域と、 を備えた不揮発性半導体記憶装置の製造方法であって、 （ｍ）前記記憶素子形成領域に前記トンネル絶縁膜、前
    記選択トランジスタ形成領域に前記ゲート絶縁膜を形成
    する工程と、 （ｎ）前記トンネル絶縁膜及び前記ゲート絶縁膜の上
    に、第１の導電体膜を形成する工程と、 （ｏ）前記記憶素子形成領域にある前記第１の導電体膜
    の上に、前記誘電体膜となる絶縁膜を形成する工程と、 （ｐ）前記記憶素子形成領域にある前記絶縁膜の上及び
    前記選択トランジスタ形成領域にある前記第１の導電体
    膜の上に、第２の導電体膜を形成する工程と、 （ｑ）前記第２及び第１の導電体膜を選択的にエッチン
    グ除去して、前記第２の導電体膜を含む前記コントロー
    ルゲート及び前記第１の導電体膜を含む前記フローティ
    ングゲートの積層構造と、前記第２及び第１の導電体膜
    の積層構造を含む前記ゲート電極とを同時に形成する工
    程と、 （ｒ）前記主表面に、前記不純物領域を形成し、前記記
    憶素子と前記選択トランジスタとを電気的に接続させる
    工程と、 を備えた不揮発性半導体記憶装置の製造方法。
13. 【請求項１３】 請求項１２において、 前記（ｏ）工程は、 前記選択トランジスタ形成領域にある前記第１の導電体
    膜の上に、前記絶縁膜を形成する工程と、 前記選択トランジスタ形成領域にある前記絶縁膜を選択
    的に除去し、前記選択トランジスタ形成領域にある前記
    第１の導電体膜を露出する工程と、 を備え、 前記（ｐ）工程は、前記第２の導電体膜が、露出した前
    記第１の導電体膜と接触するように形成する工程を備
    え、 前記（ｑ）工程の前記ゲート電極を形成する工程は、前
    記第１の導電体膜と前記第２の導電体膜とが接触した構
    造を形成する工程を備えた不揮発性半導体記憶装置の製
    造方法。
14. 【請求項１４】 請求項１２において、 前記主表面は、さらに接続領域を含み、 前記（ｎ）工程は、前記第１の導電体膜を前記接続領域
    に形成する工程を備え、 前記（ｏ）工程は、 前記選択トランジスタ形成領域及び前記接続領域にある
    前記第１の導電体膜の上に、前記絶縁膜を形成する工程
    と、 前記接続領域にある前記絶縁膜を選択的に除去し、前記
    接続領域にある前記第１の導電体膜を露出する工程と、 を備え、 前記（ｐ）工程は、 前記第２の導電体膜を前記接続領域に形成し、前記接続
    領域で前記第１の導電体膜と前記第２の導電体膜とを電
    気的に接続させる工程を備え、 前記（ｑ）工程の前記ゲート電極を形成する工程は、 前記ゲート電極を構成する前記第２及び第１の導電体膜
    は、前記接続領域で電気的に接続され、 前記選択トランジスタ形成領域に、間に前記絶縁膜を挟
    んだ前記第２及び第１の導電体膜の積層構造を含む前記
    ゲート電極を形成する工程を備えた不揮発性半導体記憶
    装置の製造方法。
15. 【請求項１５】 請求項１２、１３または１４におい
    て、 前記コントロールゲート及び前記フローティングゲート
    の積層構造と前記ゲート電極とは、隣接して形成され、 前記不純物領域は、前記コントロールゲート及び前記フ
    ローティングゲートの積層構造と前記ゲート電極との間
    に形成される、不揮発性半導体記憶装置の製造方法。
16. 【請求項１６】 その主表面に、記憶素子形成領域及び
    電界効果トランジスタ形成領域を含む半導体基板と、 前記記憶素子形成領域に形成され、トンネル絶縁膜、フ
    ローティングゲート、誘電体膜及びコントロールゲート
    を含む記憶素子と、 前記電界効果トランジスタ形成領域に形成され、ゲート
    絶縁膜及びゲート電極を含む電界効果トランジスタと、 前記主表面に形成され、前記記憶素子と前記電界効果ト
    ランジスタとを電気的に接続する不純物領域と、 を備えた不揮発性半導体記憶装置の製造方法であって、 （ｓ）前記記憶素子形成領域に前記トンネル絶縁膜及び
    前記電界効果トランジスタ形成領域に前記ゲート絶縁膜
    を形成する工程と、 （ｔ）前記トンネル絶縁膜及び前記ゲート絶縁膜の上
    に、第１の導電体膜を形成する工程と、 （ｕ）前記記憶素子形成領域にある前記第１の導電体膜
    の上に、前記誘電体膜となる絶縁膜を形成する工程と、 （ｖ）前記記憶素子形成領域にある前記絶縁膜の上及び
    前記電界効果トランジスタ形成領域にある前記第１の導
    電体膜の上に、第２の導電体膜を形成する工程と、 （ｗ）前記第２及び第１の導電体膜を選択にエッチング
    除去して、前記第２の導電体膜を含む前記コントロール
    ゲート及び前記第１の導電体膜を含む前記フローティン
    グゲートの積層構造と、前記第２及び第１の導電体膜の
    積層構造を含む前記ゲート電極とを同時に形成する工程
    と、 （ｘ）前記フローティングゲートと前記ゲート電極との
    間の前記主表面に、前記不純物領域を形成し、前記記憶
    素子と前記電界効果トランジスタとを電気的に接続させ
    る工程と、 を備えた不揮発性半導体記憶装置の製造方法。
17. 【請求項１７】 請求項１６において、 前記（ｕ）工程は、 前記電界効果トランジスタ形成領域にある前記第１の導
    電体膜の上に、前記絶縁膜を形成する工程と、 前記電界効果トランジスタ形成領域にある前記絶縁膜を
    選択的に除去し、前記電界効果トランジスタ形成領域に
    ある前記第１の導電体膜を露出する工程と、 を備え、 前記（ｖ）工程は、前記第２の導電体膜が、露出した前
    記第１の導電体膜と接触するように形成する工程を備
    え、 前記（ｗ）工程の前記ゲート電極を形成する工程は、前
    記第１の導電体膜と前記第２の導電体膜とが接触した構
    造を形成する工程を備えた不揮発性半導体記憶装置の製
    造方法。
18. 【請求項１８】 請求項１６において、 前記主表面は、さらに素子分離絶縁膜を含み、 前記（ｔ）工程は、前記第１の導電体膜を前記素子分離
    絶縁膜上に形成する工程を備え、 前記（ｕ）工程は、 前記電界効果トランジスタ形成領域及び前記素子分離絶
    縁膜上にある前記第１の導電体膜の上に、前記絶縁膜を
    形成する工程と、 前記素子分離絶縁膜上にある前記絶縁膜を選択的に除去
    し、前記素子分離絶縁膜上にある前記第１の導電体膜を
    露出する工程と、 を備え、 前記（ｖ）工程は、前記第２の導電体膜を前記素子分離
    絶縁膜上に形成し、前記素子分離絶縁膜上で前記第１の
    導電体膜と前記第２の導電体膜とを電気的に接続させる
    工程を備え、 前記（ｗ）工程の前記ゲート電極を形成する工程は、前
    記ゲート電極を構成する前記第２及び第１の導電体膜
    は、前記素子分離絶縁膜上で電気的に接続され、 前記電界効果トランジスタ形成領域に、間に前記絶縁膜
    を挟んだ前記第２及び第１の導電体膜の積層構造を含む
    前記ゲート電極を形成する工程を備えた不揮発性半導体
    記憶装置の製造方法。
19. 【請求項１９】 請求項１６、１７または１８におい
    て、 一個の前記電界効果トランジスタは、一個の前記記憶素
    子と組となり、かつ一個の前記記憶素子のみを選択作動
    させる選択トランジスタである、不揮発性半導体記憶装
    置の製造方法。
20. 【請求項２０】 請求項１６、１７または１８におい
    て、 前記電界効果トランジスタは、複数の前記記憶素子を選
    択作動させるセレクトゲートトランジスタである、不揮
    発性半導体記憶装置の製造方法。
21. 【請求項２１】 情報の記憶を電荷の蓄積によりおこな
    う不揮発性半導体記憶装置であって、 主表面を有する半導体基板と、 前記主表面に設置され、トンネル絶縁膜、フローティン
    グゲート、誘電体膜、コントロールゲートが積層された
    構造を有する記憶素子と、 前記主表面であって、かつ前記記憶素子と隣接して設置
    され、第１のゲート絶縁膜、第１のゲート電極が積層さ
    れた構造を有する電界効果トランジスタと、 前記主表面であって、かつ前記記憶素子と前記電界効果
    トランジスタとの間に形成され、前記記憶素子と前記電
    界効果トランジスタとを電気的に接続する不純物領域
    と、 を備え、 前記不純物領域は、前記記憶素子と前記電界効果トラン
    ジスタとが共有するソース／ドレインであり、 前記第１のゲート電極は、下層電極と上層電極とを積層
    した構造であり、 前記第１のゲート電極の厚みは、前記フローティングゲ
    ートの厚みと前記コントロールゲートの厚みとの和と同
    じである、不揮発性半導体記憶装置。
22. 【請求項２２】 請求項２１において、 前記下層電極と前記上層電極とが接触している、不揮発
    性半導体記憶装置。
23. 【請求項２３】 請求項２１において、 前記主表面は、さらに素子分離絶縁膜を有し、 前記第１のゲート電極は、下層電極と上層電極との間に
    絶縁膜を挟んだ構造であり、 前記下層電極と前記上層電極とは、前記第１のゲート電
    極が前記素子分離絶縁膜上に設置されている位置で電気
    的に接続されている、不揮発性半導体記憶装置。
24. 【請求項２４】 請求項２１、２２または２３におい
    て、 一個の前記電界効果トランジスタは、一個の前記記憶素
    子と組となり、かつ一個の前記記憶素子のみを選択作動
    させる選択トランジスタである、不揮発性半導体記憶装
    置。
25. 【請求項２５】 請求項２４において、 複数の前記記憶素子を選択作動させ、かつ第２のゲート
    絶縁膜及び第２のゲート電極が積層された構造を有する
    セレクトゲートトランジスタを備え、 前記第２のゲート電極は、下層電極と上層電極とを積層
    した構造であり、 前記第２のゲート電極の厚みは、前記フローティングゲ
    ートの厚みと前記コントロールゲートの厚みとの和と同
    じである、不揮発性半導体記憶装置。