JP2004014783A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止でき、さらに、ゲート電極のパターニング工程における露光裕度などのリソグラフィマージンの低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板に形成されたｐ型半導体領域１１と、ｐ型半導体領域１１に形成されたｎ型のソース領域およびドレイン領域１２とをそれぞれ有する複数の電界効果トランジスタと、半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線ＳＬとを具備し、共通ソース線ＳＬが、少なくとも２種類以上の導電体材料の積層構造によって形成されている。
【選択図】　　図２

Description

【０００１】
【発明の属する技術分野】
この発明は、ソース線を有する半導体装置及びその製造方法に関し、特にソース線を有する不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置として不揮発性半導体記憶装置の一種であるＮＡＮＤ型のＥＥＰＲＯＭを例に取り説明する。
【０００３】
図３７は、従来のＮＡＮＤ型ＥＥＰＲＯＭの回路図であり、図３８（ａ）は前記ＮＡＮＤ型ＥＥＰＲＯＭのレイアウト図、図３８（ｂ）は前記レイアウト図中の３８Ｂ−３８Ｂ線に沿った断面図である。
【０００４】
図３７に示すように、メモリセルトランジスタＭ０、Ｍ１、…、Ｍ１５が直列に接続されており、その両端には選択トランジスタＳＧＤとＳＧＳが接続されている。選択トランジスタＳＧＤにはビット線ＢＬが接続され、選択トランジスタＳＧＳにはソース線ＳＬが接続されている。メモリセルＭ０〜Ｍ１５のゲート電極には、ワード線ＷＬ０、ＷＬ１、…、ＷＬ１５がそれぞれ接続されている。さらに、選択トランジスタＳＧＤ、ＳＧＳのゲート電極には、選択線ＳＳＬ、ＧＳＬがそれぞれ接続されている。
【０００５】
前記ワード線ＷＬ０〜ＷＬ１５、選択線ＳＳＬ、ＧＳＬは、図３８（ａ）に示すように、平行に配列されている。ビット線ＢＬは、ワード線ＷＬ０〜ＷＬ１５に直交するように配列されている。さらに、選択線ＳＳＬ間には、ビット線コンタクトＢＬＣが配置されている。
【０００６】
このＮＡＮＤ型ＥＥＰＲＯＭでは、図３８（ｂ）に示すように、ビット線コンタクトＢＬＣとソース線ＳＬとの間に選択トランジスタＳＧＤ、ＳＧＳを介して、複数（図中では１６個）のメモリセルＭ０〜Ｍ１５が直列に配置されている。
【０００７】
このようなＮＡＮＤ型ＥＥＰＲＯＭにおけるソース線ＳＬの構造としては、文献（Ｊｕｎｇ−Ｄａｉ　Ｃｈｏｉ等：ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．，　ｐｐ７６７−７７０（２０００））にて、図３８（ｂ）に示したように、不純物をドープした多結晶シリコンが絶縁膜中に埋め込まれた構造（ローカルインターコネクト構造）を有するソース線が開示されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した従来の方法には以下に述べるような問題点がある。
【０００９】
第１の問題点は、ソース線の高さが高く形成されることである。
【００１０】
前述の文献に開示された製造方法によれば、ソース線は少なくともメモリセルのゲートの高さよりも高く形成される。一方、ソース線が十分に低抵抗であるためには、ソース線は十分な高さで形成される必要がある。さらに、素子の微細化に伴ってソース線の幅が狭くなると、これを補うためにソース線をさらに高くする必要が生じる。
【００１１】
ところで、ソース線とビット線との絶縁性を保つためにはビット線はソース線よりも高い位置に形成される必要がある。このため、ビット線コンタクトの高さはソース線が高くなるに従って高くなり、ビット線コンタクトのアスペクト比が増大する。この結果、従来の装置では、歩留まりを確保することが困難になってしまう。
【００１２】
以上の問題点が生じる主な原因の１つは、ソース線を形成する埋め込み材に金属や金属化合物と比較して、導電率の低い多結晶シリコンを用いていることである。
【００１３】
また、第２の問題点は、ゲート電極のパターニング工程において発生するリソグラフィマージン、例えば露光裕度などの低下である。一般に、リソグラフィマージンを確保するためには、規則的なラインアンドスペースパターンが望ましい。しかし、前述した従来の方法では、選択トランジスタ間にソース線を形成するための広いスペースを設ける必要がある。このため、パターンの規則性が乱れて、露光裕度などのリソグラフィマージンが低下するという問題がある。
【００１４】
そこでこの発明は、前記課題に鑑みてなされたものであり、ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止でき、さらに、ゲート電極のパターニング工程における露光裕度などのリソグラフィマージンの低下を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域とをそれぞれ有する複数の電界効果トランジスタと、前記半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、前記共通ソース線が、少なくとも２種類以上の導電体材料の積層構造によって形成されていることを特徴とする。
【００１６】
また、前記目的を達成するために、この発明に係る半導体装置の製造方法は、メモリセルトランジスタと、このメモリセルトランジスタに隣接して形成されると共に電気的に接続されたソース線を有する半導体装置の製造方法において、前記メモリセルトランジスタが形成されるメモリセル領域、及び前記ソース線が形成されるソース線領域における半導体基板上に、第１ゲート絶縁膜、第１多結晶シリコン膜を順に形成する工程と、前記メモリセル領域及びソース線領域における前記半導体基板に、素子分離絶縁膜を形成する工程と、前記ソース線領域における前記第１多結晶シリコン膜及びゲート絶縁膜を除去する工程と、前記メモリセル領域及びソース線領域における前記第１多結晶シリコン膜上、半導体基板上、及び素子分離絶縁膜上に、第２多結晶シリコン膜を形成する工程と、前記第２多結晶シリコン膜を平坦化して、前記素子分離絶縁膜の表面を露出させる工程と、前記メモリセル領域及びソース線領域における前記第２多結晶シリコン膜上及び素子分離絶縁膜上に、第２ゲート絶縁膜を形成する工程と、前記メモリセル領域及びソース線領域における前記第２ゲート絶縁膜上に、第３多結晶シリコン膜を形成する工程と、前記ソース線領域における一部または全部の前記第３多結晶シリコン膜及び第２ゲート絶縁膜を除去する工程と、前記メモリセル領域における前記第３多結晶シリコン膜上に導電膜を形成すると共に、前記ソース線領域における前記第３多結晶シリコン膜上及び素子分離絶縁膜上に、前記導電膜を形成する工程と、前記メモリセル領域及びソース線領域における、前記第１多結晶シリコン膜、前記第２ゲート絶縁膜、前記第２多結晶シリコン膜、及び前記第３多結晶シリコン膜を加工して、前記メモリセル領域に前記メモリセルトランジスタのゲート電極を、前記ソース線領域にソース線を形成する工程と、前記メモリセルトランジスタのゲート電極間の前記半導体基板、及びゲート電極と前記ソース線との間の前記半導体基板に、不純物を導入してソース、ドレイン拡散層を形成する工程とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体装置を、ＮＡＮＤ型のＥＥＰＲＯＭを例に取り説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、本発明で述べる半導体装置はメモリセル以外に周辺回路を形成する周辺トランジスタ等も有するが、簡単のために本明細書中では主にメモリセル領域の構造および製造方法について説明する。
【００１８】
［第１の実施の形態］
図１は、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。
【００１９】
図１に示すように、制御ゲート及び浮遊ゲートを持つメモリセルトランジスタＭ０、Ｍ１、…、Ｍ１５は、それらの電流通路にて直列に接続されている。直列接続されたメモリセルの両端には、選択トランジスタＳＧＤとＳＧＳが接続されている。
【００２０】
前記メモリセルＭ０、Ｍ１、…、Ｍ１５の制御ゲートには、ワード線ＷＬ０、ＷＬ１、…、ＷＬ１５がそれぞれ接続されている。選択トランジスタＳＧＤのゲートには、選択線ＳＳＬが接続され、選択トランジスタＳＧＳの制御ゲートには選択線ＧＳＬが接続されている。さらに、選択トランジスタＳＧＤには、ビット線ＢＬが接続され、選択トランジスタＳＧＳにはソース線ＳＬが接続されている。
【００２１】
次に、第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのレイアウトと断面構造を説明する。
【００２２】
このＮＡＮＤ型ＥＥＰＲＯＭは、ソース線ＳＬが選択トランジスタＳＧＤ、ＳＧＳ及びメモリセルＭ０〜Ｍ１５と同一の積層構造を有している点が特徴である。
【００２３】
図２（ａ）は、前記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのレイアウト図である。
【００２４】
図２（ａ）に示すように、ワード線ＷＬ０〜ＷＬ１５が平行に配列されている。配列されたワード線ＷＬ０〜ＷＬ１５のワード線ＷＬ０側には、このワード線ＷＬ０と平行に選択線ＳＳＬが配置されている。さらに、選択線ＳＳＬには、ビット線コンタクトＢＬＣを介して選択線ＳＳＬが隣接して配置されている。また、配列されたワード線ＷＬ０〜ＷＬ１５のワード線ＷＬ１５側には、このワード線ＷＬ１５と平行に選択線ＧＳＬが配置されている。さらに、この選択線ＧＳＬには、ソース線ＳＬが隣接して配置されている。
【００２５】
また、前記ワード線ＷＬ０〜ＷＬ１５、選択線ＳＳＬ、ＧＳＬ、及びソース線ＳＬと直交するように、ビット線ＢＬが配列されている。２つの選択線ＳＳＬ間のビット線ＢＬ部には、ビット線ＢＬと選択トランジスタＳＧＤを接続するビット線コンタクトＢＬＣが形成されている。
【００２６】
図２（ｂ）は、図２（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。
【００２７】
図２（ｂ）に示すように、ｐ型半導体基板またはｐ型ウェル領域（以下、半導体基板）１１には、ソースあるいはドレイン領域であるｎ型拡散層１２が離間して配置されている。ｎ型拡散層１２間の半導体基板１１上には、トンネル絶縁膜１３を介して浮遊ゲート電極１４が形成されている。この浮遊ゲート電極１４上には、インターポリ絶縁膜１５を介して制御ゲート電極１６が形成されている。
【００２８】
前記浮遊ゲート電極１４は、例えば膜厚１０ｎｍ〜３００ｎｍ程度で形成され、不純物をドープした多結晶シリコンからなる。制御ゲート電極１６は、例えばタングステンシリサイド（ＷＳｉ）と多結晶シリコンのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、及びＣｏＳｉなどのシリコンの金属化合物と多結晶シリコンとのスタック構造、またはＷ、Ｃｕ、Ａｌなどの金属と多結晶シリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。この制御ゲート電極１６の膜厚は、例えば膜厚１０ｎｍ〜３００ｎｍ程度である。
【００２９】
さらに、制御ゲート電極１６上には、キャップ絶縁膜１７が形成されている。このキャップ絶縁膜１７は、膜厚１０ｎｍ〜３００ｎｍ程度のシリコン酸化膜あるいはシリコン窒化膜などからなる。
【００３０】
これらにより、メモリセルトランジスタＭ０〜Ｍ１５の電流通路の一端及び他端が接続されて、ＮＡＮＤセルが構成されている。なお、メモリセルトランジスタＭ０〜Ｍ１５の制御ゲート電極１６が、それぞれワード線ＷＬ０〜ＷＬ１５に相当する。
【００３１】
また、前記ＮＡＮＤセルの一端には、前述したトンネル絶縁膜１３、浮遊ゲート電極１４、インターポリ絶縁膜１５、及び制御ゲート電極１６を有する選択トランジスタＳＧＤが形成されている。この選択トランジスタＳＧＤの一端には、ｎ型拡散層１２およびビット線コンタクトＢＬＣを介して他のブロックの選択トランジスタＳＧＤが形成されている。
【００３２】
ＮＡＮＤセルの他端には、前述したトンネル絶縁膜１３、浮遊ゲート電極１４、インターポリ絶縁膜１５、及び制御ゲート電極１６を有する選択トランジスタＳＧＳが形成されている。さらに、選択トランジスタＳＧＳの一端には、ソース線ＳＬが形成されている。
【００３３】
前記選択トランジスタＳＧＤ、ＳＧＳにおけるインターポリ絶縁膜１５は、一部分が除去されており、浮遊ゲート電極１４と制御ゲート電極１６とが導通している。よって、選択トランジスタＳＧＤが有する浮遊ゲート電極１４と制御ゲート電極１６が選択線ＳＳＬに相当し、選択トランジスタＳＧＳが有する浮遊ゲート電極１４と制御ゲート電極１６が選択線ＧＳＬに相当する。
【００３４】
また、前記ソース線ＳＬの断面構造は以下のようになっている。半導体基板１１には、ｎ型拡散層１２が離間して配置されている。または図２（ｃ）に示すように、ソース線ＳＬの下にもｎ型拡散層１２’が形成されていても良い。半導体基板１１上及びｎ型拡散層１２上には、トンネル絶縁膜１３が形成されており、ｎ型拡散層１２間のソース線が形成される半導体基板１１（またはｎ型拡散層１２’）上及びｎ型拡散層１２上では、前記トンネル絶縁膜１３の一部あるいは全部が除去されている。
【００３５】
前記トンネル絶縁膜１３が除去された半導体基板１１（またはｎ型拡散層１２’）上及びｎ型拡散層１２上には、前記浮遊ゲート電極１４と同一の層に浮遊ゲート電極１４と同一の導電材料からなる導電膜１４が形成されている。これにより、半導体基板１１およびｎ型拡散層１２と導電膜１４とが電気的に接続されている。導電膜１４は、前記浮遊ゲート電極１４と同様に、例えば膜厚１０ｎｍ〜３００ｎｍ程度で形成され、不純物をドープした多結晶シリコンからなる。
【００３６】
前記導電膜１４上には、ＯＮＯ膜などのインターポリ絶縁膜１５が形成されている。このインターポリ絶縁膜１５上には、前記制御ゲート電極１６と同一の層に制御ゲート電極１６と同一の導電材料からなる導電膜１６が形成されている。インターポリ絶縁膜１５は、前記メモリセルが有するインターポリ絶縁膜１５と同一の層にインターポリ絶縁膜１５と同一の材料から形成されたものである。前記導電膜１４上のインターポリ絶縁膜１５はその一部が除去されており、導電膜１４と導電膜１６とが導通している。この結果、導電膜１４と導電膜１６は半導体基板１１およびｎ型拡散層１２と電気的に接続され、不揮発性メモリセルのソース線として働く。また、ソース線は、選択線ＳＳＬ、ＧＳＬおよびワード線ＷＬ０〜ＷＬ１５と同層の材料によって形成されている。
【００３７】
前記導電膜１６上には、前記メモリセル及び選択トランジスタのキャップ絶縁膜１７と同一の層に同一の材料からなるキャップ絶縁膜１７が形成されている。
【００３８】
前述したように、前記導電膜１６は、制御ゲート電極１６と同一の層に、すなわち前記メモリセルＭ０〜Ｍ１５の制御ゲート電極（ワード線）１６や選択トランジスタＳＧＤ、ＳＧＳの制御ゲート電極１６と同一の層に形成されている。この導電膜１６は、前記制御ゲート電極１６と同様に、例えばタングステンシリサイド（ＷＳｉ）と多結晶シリコンのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と多結晶シリコンとのスタック構造、またはＷ、Ｃｕ、Ａｌなどの金属と多結晶シリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。導電膜１６の膜厚は、例えば膜厚１０ｎｍ〜３００ｎｍ程度である。
【００３９】
前記ソース線ＳＬが有する導電膜１６の半導体基板１１面からの高さは、メモリセル及び選択トランジスタが有する制御ゲート電極１６の半導体基板１１面からの高さによって設定され、制御ゲート電極１６の高さと同じか、好ましくは制御ゲート電極１６より１０ｎｍ〜１００ｎｍ程度低く形成されている。
【００４０】
また、前記メモリセルＭ０〜Ｍ１５及び選択トランジスタＳＧＤ、ＳＧＳのゲート電極（浮遊ゲート電極１４及び制御ゲート電極１６）間、ゲート電極とソース線ＳＬとの間、及びソース線ＳＬ間には、層間絶縁膜１８が形成されている。さらに、前記メモリセル、選択トランジスタ、及びソース線を覆うように、キャップ絶縁膜１７上及び層間絶縁膜上１８には、バリア絶縁膜１９が形成されている。このバリア絶縁膜１９は、膜厚５ｎｍ〜５０ｎｍ程度の例えばシリコン窒化膜などからなる。バリア絶縁膜１９上には、層間絶縁膜２０を介してビット線ＢＬが形成されており、さらにビット線ＢＬ上には絶縁膜２１が形成されている。
【００４１】
前記選択トランジスタＳＧＤ間のｎ型拡散層１２上には、ビット線コンタクトＢＬＣが形成されている。このビット線コンタクトＢＬＣは、ｎ型拡散層１２とビット線ＢＬとを電気的に接続している。
【００４２】
前記バリア絶縁膜１９は、ビット線コンタクトＢＬＣが素子分離溝に落ち込むのを防ぐためのエッチングストッパ膜として働いている。ビット線コンタクトＢＬＣは、ソース線ＳＬよりも高く形成されている。これにより、ソース線ＳＬとビット線ＢＬとの絶縁性が確保されている。
【００４３】
次に、前記第１の実施の形態の半導体装置の製造方法について説明する。
【００４４】
図３（ａ）〜図３（ｅ）、図４（ａ）〜図４（ｄ）、図５（ａ）〜図５（ｄ）図６（ａ）〜図６（ｄ）、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）、図９（ａ）〜図９（ｄ）、及び図１０〜図１２は、前記第１の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【００４５】
図３（ａ）は、ＮＡＮＤ型ＥＥＰＲＯＭの素子分離溝に垂直な方向の断面を示しており、図２（ａ）に示したレイアウト図中のソース線領域であるＢ−Ｂ線、選択トランジスタ領域であるＣ−Ｃ線、及びメモリセル領域であるＤ−Ｄ線に沿った断面図である。トンネル絶縁膜１３の形成から素子分離絶縁膜の形成までの工程は、前記Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線に沿った断面構造に違いがないため、１つの図で代表させる。図３（ｂ）〜図３（ｅ）のそれぞれも、前記Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線に沿った断面図である。なお、図３（ａ）〜図３（ｅ）の断面図は図中に矢印にて示した領域の断面を表しており、その他、図４（ａ）〜図４（ｄ）、図５（ａ）〜図５（ｄ）図６（ａ）〜図６（ｄ）、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）、及び図９（ａ）〜図９（ｄ）の断面図も同様に図中に矢印にて示した領域の断面を表している。
【００４６】
まず、半導体基板１１に、ウェルおよびチャネル形成用の不純物を注入する。続いて、図３（ａ）に示すように、半導体基板１１上に、トンネル絶縁膜１３を膜厚５ｎｍ〜１５ｎｍ程度形成する。トンネル絶縁膜１３は、例えば酸化膜または酸窒化膜などからなる。このトンネル絶縁膜１３上に、多結晶シリコン膜１４を膜厚１０ｎｍ〜２００ｎｍ程度形成する。
【００４７】
次に、図３（ｂ）に示すように、前記多結晶シリコン１４膜上に、ストッパ絶縁膜２２を形成する。さらに、このストッパ絶縁膜２２上にマスク絶縁膜２３を形成する。前記ストッパ絶縁膜２２は、例えば膜厚が２０ｎｍ〜２００ｎｍ程のシリコン窒化膜などからなる。マスク絶縁膜２３は、例えば膜厚が５０ｎｍ〜２００ｎｍ程のシリコン酸化膜などからなる。前記ストッパ絶縁膜２２は、後の工程でＣＭＰ工程時のストッパ膜として機能する。
【００４８】
続いて、フォトリソグラフィによりレジスト膜をパターニングした後、このレジスト膜およびマスク絶縁膜２３をマスクとして用い、図３（ｃ）に示すように、異方性エッチングにより半導体基板１１中に素子分離溝２４Ａを形成する。
【００４９】
さらに、素子分離溝２４Ａを、シリコン酸化膜などの絶縁膜２４で埋め込み、図３（ｄ）に示すように、ＣＭＰ法によって絶縁膜２４を平坦化する。さらに、図３（ｅ）に示すように、ウェットエッチングによりストッパ絶縁膜２２を除去する。以上の方法により素子分離領域を形成した状態の断面を、図４（ａ）〜図４（ｄ）に示す。
【００５０】
図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、及び図１０〜図１２はワード線と垂直な方向で切断した断面であるＡ−Ａ線方向に沿った断面を示す。ここで、図４（ａ）から図９（ａ）はソース線とその両側に配置された選択トランジスタ領域の断面を示し、図１０〜図１２はソース線とビット線コンタクトを含むＮＡＮＤメモリセルブロックの断面図を示している。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、及び図９（ｂ）はソース線領域であるＢ−Ｂ線に沿った断面を示し、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７（ｃ）、図８（ｃ）、及び図９（ｃ）は選択トランジスタ領域であるＣ−Ｃ線に沿った断面を示す。さらに、図４（ｄ）、図５（ｄ）、図６（ｄ）、図７（ｄ）、図８（ｄ）、及び図９（ｄ）はメモリセル領域であるＤ−Ｄ線に沿った断面を示す。
【００５１】
次に、フォトリソグラフィによりパターニングされたレジスト膜をマスクとして用い、図５（ａ）及び図５（ｂ）に示すように、異方性エッチングによってソース線領域の多結晶シリコン膜１４及びトンネル絶縁膜１３を除去する。このとき、ソース線領域の素子分離絶縁膜の上部もエッチング除去される場合がある。さらに、リンや砒素等の不純物を半導体基板上に注入すれば、図２（ｃ）に示したようにソース線と半導体基板との界面にｎ型拡散層を形成することが可能である。
【００５２】
次に、図５（ａ）〜図５（ｄ）に示した多結晶シリコン膜１４上、半導体基板１１上、及び素子分離絶縁膜２４上に、不純物を高濃度にドープした多結晶シリコン膜１４を膜厚１０ｎｍ〜３００ｎｍ程度堆積する。その後、図６（ａ）〜図６（ｄ）に示すように、堆積した多結晶シリコン膜１４をＣＭＰ法によって平坦化する。
【００５３】
続いて、素子分離絶縁膜２４を後退させた後、図７（ａ）〜図７（ｄ）に示すように、多結晶シリコン膜１４上及び素子分離絶縁膜２４上にインターポリ絶縁膜１５を形成する。このインターポリ絶縁膜１５は、例えば酸化膜、窒化膜、酸化膜の順で積層されたＯＮＯ膜からなる。前記インターポリ絶縁膜１５上に、不純物を高濃度にドープした多結晶シリコン膜１６を膜厚１０ｎｍ〜１００ｎｍ程度形成する。
【００５４】
次に、フォトリソグラフィによりパターニングされたレジスト膜をマスクとして用い、図８（ａ）〜図８（ｄ）に示すように、異方性エッチングによってソース線領域及び選択トランジスタ領域の一部または全部の多結晶シリコン膜１６及びインターポリ絶縁膜１５を除去する。
【００５５】
続いて、図８（ａ）〜図８（ｄ）に示した構造上に、図９（ａ）〜図９（ｄ）に示すように、膜厚１０ｎｍ〜３００ｎｍ程度の導電膜１６を形成する。前記導電膜１６は、例えばタングステンシリサイド（ＷＳｉ）と多結晶シリコンのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と多結晶シリコンとのスタック構造、またはＷ、Ｃｕ、Ａｌなどの金属と多結晶シリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。さらに、前記導電膜１６上にキャップ絶縁膜１７を形成する。
【００５６】
前記ソース領域及び選択トランジスタ領域では、図９（ｂ）及び図９（ｃ）に示すように、インターポリ絶縁膜１５が一部または全部除去されているために、浮遊ゲート電極を構成する多結晶シリコン膜１４と制御ゲート電極を構成する導電膜１６とが電気的に導通している。
【００５７】
次に、フォトリソグラフィによりパターニングされたレジスト膜とキャップ絶縁膜１７とをマスクとして用い、異方性エッチングにより図１０に示すように、メモリセルトランジスタＭ０〜Ｍ１５及び選択トランジスタＳＧＤ、ＳＧＳのゲート電極と、ソース線ＳＬを加工する。
【００５８】
その後、図１１に示すように、メモリセル及び選択トランジスタのゲート電極間、及びゲート電極とソース線ＳＬとの間の半導体基板１１に、リンまたはヒ素などの不純物を注入してソースあるいはドレインであるｎ型拡散層１２を形成する。さらに、ゲート電極間、及びゲート電極とソース線との間を、シリコン酸化膜などの層間絶縁膜１８で埋め込む。
【００５９】
続いて、メモリセル及び選択トランジスタのゲート電極上、ソース線ＳＬ上、及び層間絶縁膜１８上を、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９で覆う。
【００６０】
その後、図１２に示すように、シリコン酸化膜などの層間絶縁膜２０を堆積し、ＣＭＰ法によってこの層間絶縁膜２０を平坦化する。さらに、層間絶縁膜２０内に、ｎ型拡散層１２に接続されたビット線コンタクトＢＬＣを形成する。このビット線コンタクトＢＬＣ上及び層間絶縁膜２０上にビット線ＢＬを形成し、さらにこのビット線ＢＬ上及び層間絶縁膜２０上に絶縁膜２１を形成する。
【００６１】
この後の工程は図示しないが、上部配線、及びパッシベーション膜などを形成してＮＡＮＤ型ＥＥＰＲＯＭを完成させる。
【００６２】
このような構成を有する半導体装置及びその製造方法では、前述したように、ソース線ＳＬの形成材料として多結晶シリコンよりも導電率の高い材料を用いている。このため、図３８（ｂ）に示した従来の半導体装置よりもソース線の抵抗率を小さくできるため、ソース線の高さを低くすることが可能である。これにより、ビット線ＢＬも従来の半導体装置より低く形成でき、ビット線コンタクトＢＬＣのアスペクト比も小さくできる。この結果、半導体装置の加工が容易になり、製品歩留まりが向上する。
【００６３】
また、前述した製造方法では、メモリセル及び選択トランジスタのゲート電極を形成する工程と同一の工程にて、ソース線ＳＬを形成する。このため、選択トランジスタとソース線との合わせ余裕をとる必要がなく、従来技術と比較して選択トランジスタ間のスペースを狭くすることができるため、ＮＡＮＤ型ＥＥＰＲＯＭの面積を縮小することができる。
【００６４】
また、ソース線ＳＬを構成する材料がメモリセル及び選択トランジスタのゲート電極と同一の層に同一の材料で形成されている。このため、ソース線の形成を独立した工程として行っていた従来の半導体装置と比較して、工程数を削減でき、半導体装置の製造コストを低減することが可能である。さらに、ソース線の抵抗率が選択線ＳＧＤ、ＳＧＳまたはワード線ＷＬ０〜ＷＬ１５とほぼ同じになるため、回路設計も容易となる。
【００６５】
なお、前述した第１の実施の形態では、図１２に示すように、ソース線ＳＬと半導体基板１１とのコンタクト部において、半導体基板１１上のトンネル絶縁膜１３の開口部の大きさが、ソース線ＳＬを構成する多結晶シリコン膜１４の下面の面積より小さい例を示した。しかし、図１３に示すように、前記トンネル絶縁膜１３の開口部の大きさが、多結晶シリコン膜１４の下面の面積より大きくてもよい。
【００６６】
また、以下に前記第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの動作について説明しておく。
【００６７】
消去動作では、例えば制御ゲート電極１６を０Ｖとした状態で、半導体基板１１に高電圧（例えば１０Ｖ〜２５Ｖ）が印加される。これにより、浮遊ゲート電極（電荷蓄積層）１４から半導体基板１１に電子が放出され、消去動作が行われる。
【００６８】
また、書き込み動作では、例えば半導体基板１１を０Ｖとした状態で、制御ゲート電極１６に高電圧（例えば１０Ｖ〜２５Ｖ）が印加される。これにより、半導体基板１１から浮遊ゲート電極１４に電子が注入されることで、書き込み動作が行われる。また別の方法としては、ソース電位に対してドレイン電位を正にバイアスして、チャネルで加速されたホットエレクトロンを発生させる。そして、制御ゲート電極１６を、ソース電位に対して正にバイアスすることにより、前記ホットエレクトロンを浮遊ゲート電極１４に注入することで、書き込み動作が行われる。
【００６９】
また、読み出しでは、ビット線ＢＬをプリチャージした後にフローティング状態にし、読み出し選択されたメモリセルの制御ゲート電極１６の電圧を読み出し電圧０Ｖ、それ以外のメモリセルの制御ゲート電極１６の電圧を非選択読み出し電圧Ｖｒｅａｄとする。さらに、選択トランジスタＳＧＳ、ＳＧＤの制御ゲート電極１６の電圧を電源電圧Ｖｃｃとし、ソース線ＳＬを０Ｖとする。そして、読み出し選択されたメモリセルに電流が流れるか否かをビット線ＢＬで検出することにより、読み出し動作が行われる。すなわち、選択されたメモリセルがしきい値電圧Ｖｔｈ＞０（書き込み状態）ならば、メモリセルはオフになるのでビット線ＢＬはプリチャージ電位を保つ。
【００７０】
これに対して、選択されたメモリセルがしきい値電圧Ｖｔｈ＜０（読み出し状態）ならばメモリセルはオンするので、ビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出される。
【００７１】
以上説明したようにこの第１の実施の形態では、ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できる。さらに、ゲート電極のパターニング工程におけるリソグラフィマージンの低下を抑制することができる。また、ソース線を選択トランジスタおよびメモリセルと同時に形成するので工程を削減することが可能となる。
【００７２】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。
【００７３】
この第２の実施の形態の前記第１の実施の形態と異なる点は、メモリセル及び選択トランジスタのゲート電極がインターポリ絶縁膜の存在しない単層構造になっており、ソース線にもインターポリ絶縁膜が存在しない点である。さらに、メモリセル及び選択トランジスタはＭＯＮＯＳ構造を有している。以下、前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、異なる構成部分のみを説明する。
【００７４】
図１４は、第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。図１５（ａ）は、前記第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのレイアウト図であり、図１５（ｂ）は図１５（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。なお、図１５（ａ）に示すレイアウト図は前記第１の実施の形態と同様である。
【００７５】
図１５（ｂ）に示すように、メモリセル及び選択トランジスタのゲート絶縁膜は、半導体基板１１上に、トンネル絶縁膜３１、電荷蓄積層３２、及びブロック絶縁膜３３の順で形成された積層膜からなっており、メモリセル及び選択トランジスタは、いわゆるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造を有している。前記トンネル絶縁膜３１は、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜またはシリコン窒化膜からなる。電荷蓄積層３２は、例えば膜厚３ｎｍ〜３０ｎｍ程度のシリコン窒化膜からなる。さらに、ブロック絶縁膜３３は、例えば膜厚３ｎｍ〜２０ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜、またはシリコン窒化膜からなる。
【００７６】
前記メモリセル及び選択トランジスタのゲート電極は、前記ゲート絶縁膜上に形成された多結晶シリコン膜１４と、この多結晶シリコン膜１４上に形成された導電膜１６とから構成されている。前記多結晶シリコン膜１４の膜厚は、１０ｎｍ〜２００ｎｍ程度である。導電膜１６は、例えばタングステンシリサイド（ＷＳｉ）と多結晶シリコンのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と多結晶シリコンとのスタック構造、またはＷ、Ｃｕ、Ａｌなどの金属と多結晶シリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。この導電膜１６の膜厚は、１０ｎｍ〜３００ｎｍ程度である。
【００７７】
また、ソース線ＳＬ領域では、半導体基板１１上に形成されたトンネル絶縁膜３１、電荷蓄積層３２、及びブロック絶縁膜３３からなるゲート絶縁膜の一部または全部がエッチングされており、ｎ型拡散層１２上及び半導体基板１１上には前記ゲート電極と同一の導電材料である多結晶シリコン膜１４と導電膜１６が形成されている。これら多結晶シリコン膜１４と導電膜１６はソース線を構成し、ｎ型拡散層１２と電気的に接続されている。または、図１５（ｃ）に示すように、ソース線ＳＬの下にもｎ型拡散層１２’が形成されていても良い。この結果、導電膜１４と導電膜１６は半導体基板１１およびｎ型拡散層１２’と電気的に接続され、不揮発性メモリセルのソース線として働く。また、ソース線は、選択線っＳＳＬ、ＧＳＬおよびワード線ＷＬ０〜ＷＬ１５と同層の材料によって形成されている。
【００７８】
さらに、図１５（ｂ）に示すように、キャップ絶縁膜１７、層間絶縁膜１８、バリア絶縁膜１９、層間絶縁膜２０、ビット線コンタクトＢＬＣ、ビット線ＢＬ、及び絶縁膜２１が形成されている。
【００７９】
なお、図１４、図１５（ｂ）に示したＮＡＮＤ型ＥＥＰＲＯＭでは、選択トランジスタＳＧＤ、ＳＧＳはメモリセルと同じＭＯＮＯＳ構造を有しているが、ＭＯＳ構造を有していてもよい。選択トランジスタがＭＯＳ構造を有する場合には、ソース線の導電材料は選択トランジスタの導電材料と同一の層に同一の工程にて形成され、ソース線領域における半導体基板と導電材料との間の絶縁膜は、選択トランジスタの絶縁膜と同一の層に同一の工程にて形成される。
【００８０】
次に、前記第２の実施の形態の半導体装置の製造方法について説明する。
【００８１】
図１６（ａ）〜図１６（ｅ）、図１７（ａ）〜図１７（ｃ）、図１８（ａ）〜図１８（ｃ）、図１９（ａ）〜図１９（ｃ）、図２０（ａ）〜図２０（ｃ）、及び図２１〜図２３は、前記第２の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【００８２】
図１６（ａ）は、ＮＡＮＤ型ＥＥＰＲＯＭの素子分離溝に垂直な方向の断面を示しており、図１５（ａ）に示したレイアウト図中のソース線領域であるＢ−Ｂ線、選択トランジスタ領域であるＣ−Ｃ線、及びメモリセル領域であるＤ−Ｄ線に沿った断面図である。トンネル絶縁膜３１の形成から素子分離絶縁膜の形成までの工程は、前記Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線に沿った断面構造に違いがないため、１つの図で代表させる。図１６（ｂ）〜図１６（ｅ）のそれぞれも、前記Ｂ−Ｂ線、Ｃ−Ｃ線、及びＤ−Ｄ線に沿った断面図である。
【００８３】
まず、半導体基板１１に、ウェルおよびチャネル形成用の不純物を注入する。続いて、図１６（ａ）に示すように、半導体基板１１上に、トンネル絶縁膜３１、電荷蓄積層３２及びブロック絶縁膜３３の順序で積層されたゲート絶縁膜を形成する。前記トンネル絶縁膜３１は、例えば膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜またはシリコン窒化膜からなる。電荷蓄積層３２は、例えば膜厚３ｎｍ〜３０ｎｍ程度のシリコン窒化膜からなる。さらに、ブロック絶縁膜３３は、例えば膜厚３ｎｍ〜２０ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜、またはシリコン窒化膜からなる。その後、前記ゲート絶縁膜が形成された半導体基板１１を、必要に応じてアニールしてゲート絶縁膜を緻密化する。
【００８４】
続いて、前記ブロック絶縁膜３３上に、多結晶シリコン膜１４を膜厚１０ｎｍ〜２００ｎｍ程度形成する。
【００８５】
次に、図１６（ｂ）に示すように、前記多結晶シリコン１４膜上に、ストッパ絶縁膜２２を形成する。さらに、このストッパ絶縁膜２２上にマスク絶縁膜２３を形成する。前記ストッパ絶縁膜２２は、例えば膜厚が２０ｎｍ〜２００ｎｍ程のシリコン窒化膜などからなる。マスク絶縁膜２３は、例えば膜厚が５０ｎｍ〜２００ｎｍ程のシリコン酸化膜などからなる。前記ストッパ絶縁膜２２は、後の工程でＣＭＰ工程時のストッパ膜として機能する。
【００８６】
次に、フォトリソグラフィによりレジスト膜をパターニングした後、このレジスト膜およびマスク絶縁膜２３をマスクとして用い、図１６（ｃ）に示すように、異方性エッチングにより半導体基板１１中に素子分離溝２４Ａを形成する。
【００８７】
さらに、素子分離溝２４Ａを、シリコン酸化膜などの絶縁膜２４で埋め込み、図１６（ｄ）に示すように、ＣＭＰ法によって絶縁膜２４を平坦化する。さらに、図１６（ｅ）に示すように、ウェットエッチングによりストッパ絶縁膜２２を除去する。以上の方法により素子分離領域を形成した状態の断面を、図１７（ａ）〜図１７（ｃ）に示す。
【００８８】
図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、及び図２１〜図２４はワード線と垂直な方向で切断した断面であるＡ−Ａ線方向に沿った断面を示す。ここで、図１７（ａ）から図２０（ａ）はソース線とその両側に配置された選択トランジスタ領域の断面を示し、図２１〜図２４はソース線とビット線コンタクトを含むＮＡＮＤメモリセルブロックの断面図を示している。図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、及び図２０（ｂ）はソース線領域であるＢ−Ｂ線に沿った断面を示し、図１７（ｃ）、図１８（ｃ）、図１９（ｃ）、及び図２０（ｃ）はメモリセル領域であるＤ−Ｄ線に沿った断面を示す。なお、この第２の実施の形態のように、メモリセル及び選択トランジスタがＭＯＮＯＳ型構造の場合には、選択トランジスタ領域であるＣ−Ｃ線に沿った断面は、メモリセル領域であるＤ−Ｄ線に沿った断面と同一である。そこでここでは、Ｃ−Ｃ線に沿った断面は省略する。
【００８９】
次に、フォトリソグラフィによりパターニングされたレジスト膜をマスクとして用い、図１８（ａ）〜図１８（ｃ）に示すように、異方性エッチングによってソース線領域に存在する多結晶シリコン膜１４、及びトンネル絶縁膜３１、電荷蓄積層３２、ブロック絶縁膜３３からなるゲート絶縁膜を除去する。このとき、ソース線領域の素子分離絶縁膜の上部もエッチング除去される場合がある。さらにリンや砒素等の不純物を半導体基板上に注入すれば、図１５（ｃ）に示したようにソース線と半導体基板との界面にｎ型拡散層を形成することが可能である。
【００９０】
次に、図１８（ａ）〜図１８（ｃ）に示す多結晶シリコン膜１４上、半導体基板１１上、及び素子分離絶縁膜２４上に、不純物を高濃度にドープした多結晶シリコン膜１４を膜厚１０ｎｍ〜３００ｎｍ程度堆積する。その後、図１９（ａ）〜図１９（ｃ）に示すように、堆積した多結晶シリコン膜１４をＣＭＰ法によって平坦化する。
【００９１】
続いて、図１９（ａ）〜図１９（ｃ）に示す多結晶シリコン膜１４上及び素子分離絶縁膜２４上に、図２０（ａ）〜図２０（ｃ）に示すように、膜厚１０ｎｍ〜３００ｎｍ程度の導電膜１６を形成する。前記導電膜１６は、例えばタングステンシリサイド（ＷＳｉ）と多結晶シリコンのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物と多結晶シリコンとのスタック構造、またはＷ、Ｃｕ、Ａｌなどの金属と多結晶シリコンのスタック構造、またはシリコンの金属化合物や金属の単層構造からなる。さらに、前記導電膜１６上にキャップ絶縁膜１７を形成する。
【００９２】
次に、フォトリソグラフィによりパターニングされたレジスト膜とキャップ絶縁膜１７とをマスクとして用い、異方性エッチングにより、図２１に示すように、メモリセルトランジスタＭ０〜Ｍ１５及び選択トランジスタＳＧＤ、ＳＧＳのゲート電極と、ソース線ＳＬを加工する。
【００９３】
その後、図２２に示すように、メモリセル及び選択トランジスタのゲート電極間の半導体基板１１、及びゲート電極とソース線ＳＬとの間の半導体基板１１に、リンまたはヒ素などの不純物を注入してソースあるいはドレインであるｎ型拡散層１２を形成する。さらに、メモリセル及び選択トランジスタのゲート電極間、及びゲート電極とソース線ＳＬとの間を、シリコン酸化膜などの層間絶縁膜１８で埋め込む。
【００９４】
続いて、メモリセル及び選択トランジスタのゲート電極上、ソース線ＳＬ上、及び層間絶縁膜１８上を、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９で覆う。
【００９５】
その後、図２３に示すように、シリコン酸化膜などの層間絶縁膜２０を堆積し、ＣＭＰ法によってこの層間絶縁膜２０を平坦化する。さらに、層間絶縁膜２０内に、ｎ型拡散層１２に接続されたビット線コンタクトＢＬＣを形成する。このビット線コンタクトＢＬＣ上及び層間絶縁膜２０上にビット線ＢＬを形成し、さらにこのビット線ＢＬ上及び層間絶縁膜２０上に絶縁膜２１を形成する。
【００９６】
この後の工程は図示しないが、上部配線、及びパッシベーション膜などを形成してＮＡＮＤ型ＥＥＰＲＯＭを完成させる。
【００９７】
この第２の実施の形態においても、ソース線の導電材料がメモリセル及び選択トランジスタの制御ゲート電極と同一の層に同一の材料で形成されているため、第１の実施の形態と同様の効果が得られる。さらに、この第２の実施の形態では、メモリセルのゲート電極がインターポリ絶縁膜の無い単層構造となっているため、選択トランジスタ領域とソース線領域でインターポリ絶縁膜をエッチングする必要がなく、工程を簡略化できる。
【００９８】
なお、前述した第２の実施の形態では、図２３に示したように、トンネル絶縁膜３１、電荷蓄積層３２、及びブロック絶縁膜３３の積層膜からなるゲート絶縁膜をゲート電極間に残存させた例を示した。しかし、図２４に示すように、ゲート電極間の前記ゲート絶縁膜を除去するような構成としてもよい。または、ブロック絶縁膜３３のみ、または、ブロック絶縁膜３３及び電荷蓄積層３２の一部を除去してもよい。
【００９９】
以下に前記第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの動作について説明しておく。
【０１００】
消去動作では、例えば制御ゲート電極１６を０Ｖとした状態で、半導体基板１１に高電圧（例えば５Ｖ〜２０Ｖ）が印加される。これにより、半導体基板１１から電荷蓄積層３２にホールが注入される。また別の方法としては、半導体基板１１に対して拡散層電位を正にバイアスして、ホットホールを発生させる。そして、制御ゲート電極１６を、半導体基板１１に対して負にバイアスすることにより、前記ホットホールを電荷蓄積層３２に注入することで消去動作が行われる。
【０１０１】
また、書き込み動作では、例えば半導体基板１１を０Ｖとした状態で、制御ゲート電極１６に高電圧（例えば５Ｖ〜２０Ｖ）が印加される。これにより、半導体基板１１から電荷蓄積層３２に電子が注入されることで、書き込み動作が行われる。また別の方法としては、ソース電位に対してドレイン電位を正にバイアスして、チャネルで加速されたホットエレクトロンを発生させる。そして、制御ゲート電極１６を、ソース電位に対して正にバイアスすることにより、前記ホットエレクトロンを電荷蓄積層３２に注入することで、書き込み動作が行われる。
【０１０２】
また、読み出しでは、ビット線ＢＬをプリチャージした後にフローティング状態にし、読み出し選択されたメモリセルの制御ゲート電極１６の電圧を読み出し電圧Ｖｒｅｆ、それ以外のメモリセルの制御ゲート電極１６の電圧を非選択読み出し電圧Ｖｒｅａｄとする。さらに、選択トランジスタＳＧＳ、ＳＧＤの制御ゲート電極１６の電圧を電源電圧Ｖｃｃとし、ソース線ＳＬを０Ｖとする。そして、読み出し選択されたメモリセルに電流が流れるか否かをビット線ＢＬで検出することにより、読み出し動作が行われる。すなわち、選択されたメモリセルがしきい値電圧Ｖｔｈ＞Ｖｒｅｆ（書き込み状態）ならば、メモリセルはオフになるのでビット線ＢＬはプリチャージ電位を保つ。
【０１０３】
これに対して、選択されたメモリセルがしきい値電圧Ｖｔｈ＜Ｖｒｅｆ（読み出し状態）ならばメモリセルはオンするので、ビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出される。
【０１０４】
以上説明したようにこの第２の実施の形態では、ソース線ＳＬの高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できる。さらに、ゲート電極のパターニング工程におけるリソグラフィマージンの低下を抑制することができる。また、ソース線を選択トランジスタおよびメモリセルと同時に形成するので工程を削減することが可能となる。さらに、メモリセルのゲート電極がインターポリ絶縁膜の無い単層構造となっているため、選択トランジスタ領域とソース線領域でインターポリ絶縁膜をエッチングする必要がなく、工程を簡略化できる。
【０１０５】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。
【０１０６】
この第３の実施の形態の前記第１及び第２の実施の形態と異なる点は、メモリセル及び選択トランジスタのゲート電極加工後にソース線を加工している点である。以下、前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、異なる構成部分のみを説明する。
【０１０７】
図２５は、第３の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。図２６（ａ）は、前記第３の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのレイアウト図であり、図２６（ｂ）は図２６（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。なお、図２５に示す回路図、及び図２６（ａ）に示すレイアウト図は前記第１の実施の形態と同様である。
【０１０８】
図２６（ｂ）に示すように、ｐ型半導体基板またはｐ型ウェル領域（以下、半導体基板）１１には、ソースあるいはドレイン領域であるｎ型拡散層１２が離間して配置されている。ｎ型拡散層１２間の半導体基板１１上には、トンネル絶縁膜１３を介して浮遊ゲート電極１４が形成されている。この浮遊ゲート電極１４上には、インターポリ絶縁膜１５を介して制御ゲート電極１６が形成されている。さらに、制御ゲート電極１６上には、シリサイド層３６が形成されている。これらにより、メモリセルトランジスタＭ０、Ｍ１、…、Ｍ１５の電流通路の一端及び他端が接続されて、ＮＡＮＤセルが構成されている。前記制御ゲート電極１６は、膜厚１０ｎｍ〜３００ｎｍ程度の不純物を高濃度にドープした多結晶シリコン膜であり、シリサイド層３６は膜厚１０ｎｍ〜３００ｎｍ程度のＮｉＳｉ、またはＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物である。
【０１０９】
なお、メモリセルトランジスタＭ０、Ｍ１、…、Ｍ１５の制御ゲート電極１６及びシリサイド層３６が、それぞれワード線ＷＬ０、ＷＬ１、…、ＷＬ１５に相当する。
【０１１０】
前記ＮＡＮＤセルの一端には、前述したトンネル絶縁膜１３、浮遊ゲート電極１４、インターポリ絶縁膜１５、制御ゲート電極１６、及びシリサイド層３６を有する選択トランジスタＳＧＤが形成されている。さらに、選択トランジスタＳＧＤの一端には、ｎ型拡散層１２およびビット線コンタクトＢＬＣを介して他のブロックの選択トランジスタＳＧＤが形成されている。
【０１１１】
また、ＮＡＮＤセルの他端には、前述したトンネル絶縁膜１３、浮遊ゲート電極１４、インターポリ絶縁膜１５、制御ゲート電極１６、及びシリサイド層３６を有する選択トランジスタＳＧＳが形成されている。
【０１１２】
これら選択トランジスタＳＧＤ、ＳＧＳにおけるインターポリ絶縁膜１５は、一部分が除去されており、浮遊ゲート電極１４と制御ゲート電極１６とが導通している。よって、選択トランジスタＳＧＤの浮遊ゲート電極１４、制御ゲート電極１６、及びシリサイド層３６が選択線ＳＳＬに相当し、選択トランジスタＳＧＳの浮遊ゲート電極１４、制御ゲート電極１６、及びシリサイド層３６が選択線ＧＳＬに相当する。さらに、選択トランジスタＳＧＳの一端には、ソース線ＳＬが形成されている。
【０１１３】
前記ソース線ＳＬの断面構造は以下のようになっている。半導体基板１１には、ｎ型拡散層１２が形成されており、このｎ型拡散層１２上には層間絶縁膜１８、２０及びバリア絶縁膜１９が形成されている。ｎ型拡散層１２上の層間絶縁膜１８、２０及びバリア絶縁膜１９には、ｎ型拡散層１２に達する溝が形成されており、この溝内にはポリシリコン膜３５が埋め込まれている。このポリシリコン膜３５上には、シリサイド層３６が形成されている。
【０１１４】
前記ポリシリコン膜３５及びシリサイド層３６はソース線ＳＬを構成しており、このソース線ＳＬとｎ型拡散層１２とが電気的に接続されている。ソース線ＳＬの半導体基板１１面からの高さは、メモリセル及び選択トランジスタのゲート電極の半導体基板１１面からの高さとほぼ同一である。またソース線ＳＬのシリサイド層３６は選択トランジスタＳＧＳ、ＳＧＤのシリサイド層３６およびメモリセルＭ０〜Ｍ１５のシリサイド層３６と同層に形成されている。
【０１１５】
さらに、図２６（ｂ）に示すように、層間絶縁膜３７、ビット線コンタクトＢＬＣ、ビット線ＢＬ、及び絶縁膜２１が形成されている。
【０１１６】
次に、前記第３の実施の形態の半導体装置の製造方法について説明する。
【０１１７】
図２７（ａ）〜図２７（ｃ）、図２８（ａ）〜図２８（ｃ）、図２９（ａ）、及び図２９（ｂ）は、前記第３の実施の形態の半導体装置の製造方法を示す各工程の断面図である。これらの図は、図２６（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。
【０１１８】
まず、メモリセルトランジスタＭ０〜Ｍ１５及び選択トランジスタＳＧＤ、ＳＧＳのゲート電極を加工する。メモリセルは、半導体基板１１上に、トンネル絶縁膜１３、多結晶シリコン膜１４、インターポリ絶縁膜１５、及び多結晶シリコン１６の順序で積層された構造を有している。また、選択トランジスタは、半導体基板１１上に、トンネル絶縁膜１３、多結晶シリコン膜１４、インターポリ絶縁膜１５、及び多結晶シリコン１６の順序で積層された構造を有している。この選択トランジスタでは、インターポリ絶縁膜１５の一部分が除去されており、多結晶シリコン１４と多結晶シリコン１６とが導通している。多結晶シリコン膜１４、１６には不純物がドープされており、多結晶シリコン膜１４の膜厚は１０ｎｍ〜２００ｎｍ程度であり、多結晶シリコン膜１６の膜厚は１０ｎｍ〜３００ｎｍ程度である。
【０１１９】
その後、図２７（ａ）に示すように、メモリセル及び選択トランジスタのゲート電極間の半導体基板１１に、リンまたはヒ素などの不純物を注入してソースあるいはドレインであるｎ型拡散層１２を形成する。さらに、メモリセル及び選択トランジスタのゲート電極間を、シリコン酸化膜などの層間絶縁膜１８で埋め込む。
【０１２０】
続いて、メモリセル及び選択トランジスタのゲート電極上、及び層間絶縁膜１８上を、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９で覆う。なお、メモリセル及び選択トランジスタのゲート電極とバリア絶縁膜１９との間には、膜厚が１０ｎｍ〜１００ｎｍ程度のシリコン酸化膜またはシリコン窒化膜などからなるキャップ絶縁膜１７が形成されている。
【０１２１】
次に、図２７（ｂ）に示すように、シリコン酸化膜などの層間絶縁膜２０を堆積し、ＣＭＰ法によってこの層間絶縁膜２０を平坦化する。さらに、図２７（ｃ）に示すように、ソース領域の層間絶縁膜２０及びバリア絶縁膜１９をエッチング除去し、ソース線を埋め込むための溝３４を形成する。図ではソース線溝３４は半導体基板１１に対して垂直に加工されているが、テーパー形状にした場合には、導電材料で埋め込むときの埋め込み性が向上する効果がある。
【０１２２】
続いて、図２７（ｃ）に示した構造上に、図２８（ａ）に示すように、不純物をドープした多結晶シリコン膜３５を堆積する。そして、図２８（ｂ）に示すように、この多結晶シリコン膜３５をＣＭＰ法などの方法によりエッチバックする。これにより、層間絶縁膜２０の溝３４内に埋め込まれた、ソース線を構成するポリシリコン膜３５が形成される。このとき、ソース線を構成するポリシリコン膜３５の高さは、メモリセル及び選択トランジスタのゲート電極の高さによって決定される。
【０１２３】
次に、メモリセル及び選択トランジスタのゲート電極を覆っているバリア絶縁膜１９及びキャップ絶縁膜１７を、ウェットエッチングまたは異方性エッチングにより除去する。これにより、図２８（ｃ）に示すように、ゲート電極１６及びソース線を構成する多結晶シリコン膜３５は剥き出しになる。このとき、ソース線３５の半導体基板からの高さは、選択トランジスタおよびメモリセルの高さとほぼ同一になるが、好ましくは選択トランジスタやメモリセルよりも１０ｎｍ〜１００ｎｍ程度高くなることがソース線の低抵抗化のためには望ましい。これは、図２８（ｂ）のように、ソース線３５を選択トランジスタおよびメモリセルのゲート電極よりも、キャップ絶縁膜１７とバリア絶縁膜１９の膜厚分だけ高く形成することで実現される。
【０１２４】
続いて、図２８（ｃ）に示した構造上に、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）、及びコバルト（Ｃｏ）などの金属膜を堆積した後、アニールを行う。これにより、図２９（ａ）に示すように、ゲート電極及びソース線を構成する多結晶シリコン膜１６、３５の上層を、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコン金属化合物３６にシリサイド化する。
【０１２５】
次に、図２９（ａ）に示した構造上に、シリコン酸化膜などの層間絶縁膜３７を堆積し、ＣＭＰ法によってこの層間絶縁膜３７を平坦化する。さらに、層間絶縁膜１８、２０、３７内に、ｎ型拡散層１２に接続されたビット線コンタクトＢＬＣを形成する。ビット線コンタクトＢＬＣ上及び層間絶縁膜３７上にビット線ＢＬを形成し、さらにこのビット線ＢＬ上及び層間絶縁膜３７上に絶縁膜２１を形成する。
【０１２６】
この後の工程は図示しないが、上部配線、及びパッシベーション膜などを形成してＮＡＮＤ型ＥＥＰＲＯＭを完成させる。
【０１２７】
このような構成を有する半導体装置及びその製造方法では、第１、第２の実施の形態と比較して、ソース線ＳＬを構成する多結晶シリコン膜３５と半導体基板１１との間のトンネル絶縁膜（ゲート絶縁膜）１３を除去する必要がないため、工程が削減される。また、トンネル絶縁膜１３の除去後のパターンとソース線ＳＬの多結晶シリコン膜３５との合わせずれ余裕が不要なので、ＮＡＮＤ型ＥＥＰＲＯＭの面積を縮小することができる。
【０１２８】
図３８（ｂ）で示した従来例と異なる点は、ソース線ＳＬを構成する埋め込み導電材が積層構造になっている点である。ソース線が有する積層構造の上部の導電材料は、ＮｉＳｉ、またはＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコン金属化合物（シリサイド）である。よって、従来例における単層の多結晶シリコンからなるソース線と比較して抵抗率が低いために、ソース線の高さを低く形成することが可能である。好ましくは、ソース線の高さを選択トランジスタ及びメモリセルのゲート電極と同一にするとよい。この実施の形態で示した製造方法を用いれば、ソース線の高さが選択トランジスタおよびメモリセルゲートによって規定されるため、ソース線の高さを安定して製造することが可能となり、ソース線抵抗のばらつきが減少するため、特にデータ読み出し時の不揮発性メモリの特性ばらつきを減少できる。
【０１２９】
さらに、ソース線ＳＬが持つ積層構造の上部に形成される導電材料であるシリサイドは、メモリセル及び選択トランジスタのゲート電極の上部に形成される導電材料と同一の材料であり、製造過程においても同一工程にてシリサイド化される。これより、製造プロセスを簡略化することが可能である。また、ソース線ＳＬの抵抗率が選択線ＳＳＬ、ＧＳＬ及びワード線ＷＬ０〜ＷＬ１５と同じになるので回路設計が容易になる。
【０１３０】
また、この第３の実施の形態では、メモリセルは前記第１の実施の形態と同様に浮遊ゲート型のものを示したが、前記第２の実施の形態と同様にＭＯＮＯＳ型のものでもよい。
【０１３１】
また、選択トランジスタ間には、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９が配置されている。このバリア絶縁膜１９は、ビット線コンタクトＢＬＣが素子分離溝に落ち込むのを防ぐためのエッチングストッパとして働く。
【０１３２】
この第３の実施の形態の半導体装置では、前述したように、ソース線ＳＬの形成材料として多結晶シリコンよりも導電率の高いシリサイド層を用いている。このため、図３８（ｂ）に示した従来の半導体装置よりもソース線の抵抗率を小さくできるため、ソース線の高さを低くすることが可能である。これにより、ビット線ＢＬも従来の半導体装置より低く形成でき、ビット線コンタクトＢＬＣのアスペクト比も小さくできる。この結果、半導体装置の加工が容易になり、製品歩留まりが向上する。
【０１３３】
この実施の形態におけるＮＡＮＤ型ＥＥＰＲＯＭの書き込み、消去、読み出し動作は、第１または第２の実施例と同じであるので説明を省略する。
【０１３４】
以上説明したようにこの第３の実施の形態では、ソース線を形成する導電材料を積層構造として、ソース線抵抗を小さくすることで、ソース線ＳＬの高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できるため加工が容易となる。さらに、ソース線を形成する導電材料の一部が選択トランジスタおよびメモリセルの制御ゲート（つまり選択線およびワード線）と同層に形成されているため、工程が簡略化され、またソース線抵抗率が選択線およびワード線抵抗率と一致し、回路設計が容易となる。
【０１３５】
［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体装置について説明する。
【０１３６】
この第４の実施の形態では、前記第３の実施の形態と同様に、ソース線ＳＬがメモリセル及び選択トランジスタのゲート電極加工後に形成される。さらに、ソース線は積層構造の導電膜を有しており、上部の導電膜は不純物をドープした多結晶シリコンよりも抵抗率の低い導電材料からなる。前記第３の実施の形態と異なるのは、上部の導電膜が、メモリセル及び選択トランジスタの制御ゲート電極を構成する導電膜と同一の層に、ダマシン法を用いた同一の工程にて形成されている点である。
【０１３７】
図３０は、第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図である。図３１（ａ）は、前記第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのレイアウト図であり、図３１（ｂ）は図３１（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。
【０１３８】
ソース線ＳＬの上部に形成される導電膜４１は、タングステンシリサイド（ＷＳｉ）などのシリコン金属化合物、またはＣｕ、Ａｌ、Ｗなどの金属４１である。この導電膜４１は、前記第３の実施の形態のように、多結晶シリコンのシリサイド化によって形成されたのではなく、ゲート電極のキャップ絶縁膜１７を除去した後に導電膜を埋め込むダマシン法によって形成されたものである。ダマシン法で形成する場合、シリサイド化を用いて形成する場合に比べて、製造コストが安価で制御性良く製造可能な利点がある。
【０１３９】
次に、前記第４の実施の形態の半導体装置の製造方法について説明する。
【０１４０】
図３２（ａ）〜図３２（ｃ）、図３３（ａ）〜図３３（ｃ）、図３４（ａ）、及び図３４（ｂ）は、前記第４の実施の形態の半導体装置の製造方法を示す各工程の断面図である。これらの図は、図３１（ａ）に示すレイアウト図中のＡ−Ａ線に沿った断面図である。
【０１４１】
まず、メモリセルトランジスタＭ０〜Ｍ１５及び選択トランジスタＳＧＤ、ＳＧＳのゲート電極と、ソース線ＳＬを加工する。メモリセルのゲート電極は、半導体基板１１上に、トンネル絶縁膜１３、多結晶シリコン膜１４、インターポリ絶縁膜１５、及び多結晶シリコン１６の順序で積層された構造を有している。また、選択トランジスタは、半導体基板１１上に、トンネル絶縁膜１３、多結晶シリコン膜１４、インターポリ絶縁膜１５、及び多結晶シリコン１６の順序で積層された構造を有している。この選択トランジスタでは、インターポリ絶縁膜１５の一部分が除去されており、多結晶シリコン１４と多結晶シリコン１６とが導通している。多結晶シリコン膜１４、１６には不純物がドープされており、多結晶シリコン膜１４の膜厚は１０ｎｍ〜２００ｎｍ程度であり、多結晶シリコン膜１６の膜厚は１０ｎｍ〜３００ｎｍ程度である。
【０１４２】
その後、図３２（ａ）に示すように、メモリセル及び選択トランジスタのゲート電極間の半導体基板１１に、リンまたはヒ素などの不純物を注入してソースあるいはドレインであるｎ型拡散層１２を形成する。さらに、メモリセル及び選択トランジスタのゲート電極間を、シリコン酸化膜などの層間絶縁膜１８で埋め込む。
【０１４３】
続いて、メモリセル及び選択トランジスタのゲート電極上、及び層間絶縁膜１８上を、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９で覆う。なお、メモリセル及び選択トランジスタのゲート電極とバリア絶縁膜１９との間には、膜厚が１０ｎｍ〜１００ｎｍ程度のシリコン酸化膜またはシリコン窒化膜などからなるキャップ絶縁膜１７が形成されている。
【０１４４】
次に、図３２（ｂ）に示すように、シリコン酸化膜などの層間絶縁膜２０を堆積し、ＣＭＰ法によってこの層間絶縁膜２０を平坦化する。さらに、図３２（ｃ）に示すように、ソース領域の層間絶縁膜２０及びバリア絶縁膜１９をエッチング除去し、ソース線を埋め込むための溝３４を形成する。図ではソース線溝３４は半導体基板１１に対して垂直に加工されているが、テーパー形状にした場合には、導電材料で埋め込むときの埋め込み性が向上する効果がある。
【０１４５】
続いて、図３２（ｃ）に示した構造上に、不純物をドープした多結晶シリコンを堆積する。そして、図３３（ａ）に示すように、この多結晶シリコン膜をＣＭＰ法などの方法によりエッチバックする。これにより、層間絶縁膜２０の溝３４内に埋め込まれた、ソース線を構成するポリシリコン膜３５が形成される。このとき、ポリシリコン膜３５のエッチバック量は、３０ｎｍ以上であることが望ましい。エッチバック量が多いほど、後の工程で埋め込まれる抵抗率の低い導電膜が多く埋め込まれるため、ソース線の抵抗を低くできる。一方、抵抗率のばらつきを小さくするにはエッチバック量は少ない方が望ましく、両者の兼ね合いで最適なエッチバック量を決定する。
【０１４６】
次に、図３３（ｂ）に示すように、メモリセル及び選択トランジスタのゲート電極を覆っているバリア絶縁膜１９及びキャップ絶縁膜１７を、ウェットエッチングまたは異方性エッチングにより除去する。これにより、ゲート電極及びソース線を構成する多結晶シリコン膜１６、３５は剥き出しになる。
【０１４７】
続いて、図３３（ｂ）に示した構造上に、図３３（ｃ）に示すように、タングステンシリサイド（ＷＳｉ）などのシリコン金属化合物、またはＣｕ、Ａｌ、Ｗなどの金属４１を堆積する。その後、図３４（ａ）に示すように、堆積したシリコン金属化合物または金属４１を、ＣＭＰ法などの方法によりエッチバックする。
【０１４８】
次に、図３４（ａ）に示した構造上に、シリコン酸化膜などの層間絶縁膜３７を堆積し、ＣＭＰ法によってこの層間絶縁膜３７を平坦化する。さらに、層間絶縁膜１８、２０、３７内に、ｎ型拡散層１２に接続されたビット線コンタクトＢＬＣを形成する。ビット線コンタクトＢＬＣ上及び層間絶縁膜３７上にビット線ＢＬを形成し、さらにこのビット線ＢＬ上及び層間絶縁膜３７上に絶縁膜２１を形成する。
【０１４９】
この後の工程は図示しないが、上部配線、及びパッシベーション膜などを形成してＮＡＮＤ型ＥＥＰＲＯＭを完成させる。
【０１５０】
この第４の実施の形態では、メモリセルは前記第１の実施の形態と同様に浮遊ゲート型のものを示したが、前記第２の実施の形態と同様にＭＯＮＯＳ型のものでもよい。
【０１５１】
また、選択トランジスタ間には、例えば膜厚５ｎｍ〜５０ｎｍ程度のシリコン窒化膜などからなるバリア絶縁膜１９が配置されている。このバリア絶縁膜１９は、ビット線コンタクトＢＬＣが素子分離溝に落ち込むのを防ぐためのエッチングストッパとして働く。
【０１５２】
この第４の実施の形態においても、ソース線ＳＬは積層構造の導電膜を有しており、上部の導電膜は不純物をドープした多結晶シリコンよりも導電率の高い導電材料からなるため、第３の実施の形態と同様の効果が得られる。さらに、第４の実施の形態では、前述したようにソース線の上部の導電膜がダマシン法を用いて埋め込まれているため、シリサイド化を用いた場合に比べて、製造コストが安価で制御性良く製造できる。また、この実施の形態で示した製造方法を用いれば、ソース線の高さが選択トランジスタおよびメモリセルゲートによって規定されるため、ソース線の高さを安定して製造することが可能となり、ソース線抵抗のばらつきが減少するため、特にデータ読み出し時の不揮発性メモリの特性ばらつきを減少できる。
【０１５３】
この実施の形態におけるＮＡＮＤ型ＥＥＰＲＯＭの書き込み、消去、読み出し動作は、第１または第２の実施の形態と同じであるので説明を省略する。
【０１５４】
以上説明したようにこの第４の実施の形態では、ソース線を形成する導電材料を積層構造として、ソース線抵抗を小さくすることで、ソース線ＳＬの高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できるため加工が容易となる。さらに、ソース線を形成する導電材料の一部が選択トランジスタおよびメモリセルの制御ゲート（つまり選択線およびワード線）と同層に形成されているため、工程が簡略化され、またソース線抵抗率が選択線およびワード線抵抗率と一致し、回路設計が容易となる。
【０１５５】
［第４の実施の形態の変形例］
図３５に、前記第４の実施の形態の変形例を示す。第４の実施の形態と同様にソース線は積層構造となっている。積層構造の下部層３５（ｎ型拡散層１２と接する部分）は例えば、不純物を添加した多結晶シリコンであり、上部層４１は多結晶シリコンよりも抵抗率の低い材料によって形成される。ソース線の上部層４１の材料としては、例えば膜厚１０ｎｍ〜３００ｎｍ程度のＮｉＳｉ、またはＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉなどのシリコンの金属化合物が用いられる。または、例えば、タングステンシリサイド（ＷＳｉ）などのシリコン金属化合物、またはＣｕ、Ａｌ、Ｗなどの金属が用いられる。
【０１５６】
メモリセルおよび選択トランジスタの制御ゲート電極１６は、ソース線の上部層４１と同層には形成されていない点が第４の実施の形態とは異なる。
【０１５７】
本変形例では、ソース線の上部層は選択トランジスタやメモリセルの制御ゲート１６と別層に形成されている。従って、選択トランジスタおよびメモリセル部を覆うバリア絶縁膜１９やキャップ絶縁膜１７を剥離する工程が不要であるため、工程を簡略化することができる。
【０１５８】
また、第４の実施の形態と同様に、ソース線を形成する導電材料を積層構造として、ソース線抵抗を小さくすることで、ソース線ＳＬの高さが高くなるのを抑制して、ビット線コンタクトのアスペクト比の増大を防止できるため、加工が容易となる。さらに、ソース線の高さが選択トランジスタおよびメモリセルゲートによって規定されるため、ソース線の高さを安定して製造することが可能となり、ソース線抵抗のばらつきが減少するため、特にデータ読み出し時の不揮発性メモリの特性ばらつきを減少できる。なお、この変形例は、メモリセルの浮遊ゲート型に限らず、ＭＯＮＯＳ型にも適用できる。
【０１５９】
前述した第１〜第４の実施の形態及び変形例では、図３６（ａ）示したようなＮＡＮＤ型ＥＥＰＲＯＭの共通ソース線ＳＬを例にとって説明したが、これに限るわけではない。例えば、図３６（ｂ）に示したＮＯＲ型ＥＥＰＲＯＭや、図３６（ｃ）に示したＡＮＤ型ＥＥＰＲＯＭの共通ソース線を第１〜第４の実施の形態及び変形例に示したような積層構造としてもよい。また、第１、第２の実施の形態では、浮遊ゲートまたは制御ゲート電極に対して自己整合的に素子分離領域を形成するＳＡ−ＳＴＩ（Ｓｅｌｆ　Ａｌｉｇｎ−Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて形成しているが、素子分離領域を形成した後にゲート絶縁膜およびゲート電極を形成してもよい。
【０１６０】
また、メモリセルトランジスタは浮遊ゲート型等の積層ゲート構造でもよいし、ＭＯＮＯＳ型等の単層ゲート構造でもよい。さらに、選択トランジスタとメモリセルトランジスタは同一の構造をとってもよいし、異なる構造をとってもよい。さらに、選択線とワード線は同一の構造をとってもよいし、異なる構造をとってもよい。例えば、第１の実施の形態の選択トランジスタのゲート電極１４とゲート電極１６を接続せずに、浮遊ゲート電極と同層に形成したゲート電極１４を選択線として用いてもよい。これらの変形例を用いても、共通ソース線を積層構造として、従来の多結晶シリコンによる単層構造の場合よりも抵抗率を小さくすることで、ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できるため、加工が容易となる。また好ましくはソース線の高さが選択トランジスタやメモリセルトランジスタの高さで規定される構造とすることで、高さばらつきを減少させ、ソース線抵抗のばらつきが軽減されるため、素子特性のばらつきを抑制できる。さらに好ましくは、ソース線の一部または全部を、選択線（選択トランジスタの制御ゲート電極）やワード線（メモリセルトランジスタの制御ゲート線）と同層に形成することで、工程数が減り、加工が容易になるので、製造コストが低下し、歩留まりが向上する。
【０１６１】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１６２】
【発明の効果】
以上述べたようにこの発明によれば、ソース線を形成する導電材料を積層構造として、ソース線抵抗を小さくすることで、ソース線ＳＬの高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止できるため加工が容易となる。さらに、ソース線を形成する導電材料の一部または全部が選択トランジスタおよびメモリセルの制御ゲート（つまり選択線およびワード線）と同層に形成されているため、工程が簡略化され、またソース線抵抗率が選択線およびワード線抵抗率と一致するため、回路設計が容易となる。さらに、ゲート電極のパターニング工程における露光裕度などのリソグラフィマージンの低下を抑制することができる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の構成を示す回路図である。
【図２】（ａ）は前記第１の実施の形態の半導体装置のレイアウト図であり、（ｂ）及び（ｃ）は前記レイアウト図中のＡ−Ａ線に沿った断面図である。
【図３】前記第１の実施の形態の半導体装置の製造方法を示す第１工程の断面図である。
【図４】前記第１の実施の形態の半導体装置の製造方法を示す第２工程の断面図である。
【図５】前記第１の実施の形態の半導体装置の製造方法を示す第３工程の断面図である。
【図６】前記第１の実施の形態の半導体装置の製造方法を示す第４工程の断面図である。
【図７】前記第１の実施の形態の半導体装置の製造方法を示す第５工程の断面図である。
【図８】前記第１の実施の形態の半導体装置の製造方法を示す第６工程の断面図である。
【図９】前記第１の実施の形態の半導体装置の製造方法を示す第７工程の断面図である。
【図１０】前記第１の実施の形態の半導体装置の製造方法を示す第８工程の断面図である。
【図１１】前記第１の実施の形態の半導体装置の製造方法を示す第９工程の断面図である。
【図１２】前記第１の実施の形態の半導体装置の製造方法を示す第１０工程の断面図である。
【図１３】この発明の第１の実施の形態の変形例の半導体装置の構成を示す断面図である。
【図１４】この発明の第２の実施の形態の半導体装置の構成を示す回路図である。
【図１５】（ａ）は前記第２の実施の形態の半導体装置のレイアウト図であり、（ｂ）及び（ｃ）は前記レイアウト図中のＡ−Ａ線に沿った断面図である。
【図１６】前記第２の実施の形態の半導体装置の製造方法を示す第１工程の断面図である。
【図１７】前記第２の実施の形態の半導体装置の製造方法を示す第２工程の断面図である。
【図１８】前記第２の実施の形態の半導体装置の製造方法を示す第３工程の断面図である。
【図１９】前記第２の実施の形態の半導体装置の製造方法を示す第４工程の断面図である。
【図２０】前記第２の実施の形態の半導体装置の製造方法を示す第５工程の断面図である。
【図２１】前記第２の実施の形態の半導体装置の製造方法を示す第６工程の断面図である。
【図２２】前記第２の実施の形態の半導体装置の製造方法を示す第７工程の断面図である。
【図２３】前記第２の実施の形態の半導体装置の製造方法を示す第８工程の断面図である。
【図２４】この発明の第２の実施の形態の変形例の半導体装置の構成を示す断面図である。
【図２５】この発明の第３の実施の形態の半導体装置の構成を示す回路図である。
【図２６】（ａ）は前記第３の実施の形態の半導体装置のレイアウト図であり、（ｂ）は前記レイアウト図中のＡ−Ａ線に沿った断面図である。
【図２７】前記第３の実施の形態の半導体装置の製造方法を示す第１工程の断面図である。
【図２８】前記第３の実施の形態の半導体装置の製造方法を示す第２工程の断面図である。
【図２９】前記第３の実施の形態の半導体装置の製造方法を示す第３工程の断面図である。
【図３０】この発明の第４の実施の形態の半導体装置の構成を示す回路図である。
【図３１】（ａ）は前記第４の実施の形態の半導体装置のレイアウト図であり、（ｂ）は前記レイアウト図中のＡ−Ａ線に沿った断面図である。
【図３２】前記第４の実施の形態の半導体装置の製造方法を示す第１工程の断面図である。
【図３３】前記第４の実施の形態の半導体装置の製造方法を示す第２工程の断面図である。
【図３４】前記第４の実施の形態の半導体装置の製造方法を示す第３工程の断面図である。
【図３５】この発明の第４の実施の形態の変形例の半導体装置の構成を示す回路図である。
【図３６】この発明の実施の形態が適用される不揮発性メモリの回路図である。
【図３７】従来の半導体装置の構成を示す回路図である。
【図３８】（ａ）は従来の前記半導体装置のレイアウト図であり、（ｂ）は前記レイアウト図中の３８Ｂ−３８Ｂ線に沿った断面図である。
【符号の説明】
Ｍ０〜Ｍ１５…メモリセルトランジスタ
ＳＧＤ、ＳＧＳ…選択トランジスタ
ＷＬ０〜ＷＬ１５…ワード線
ＳＳＬ…選択線
ＧＳＬ…選択線
ＢＬ…ビット線
ＳＬ…ソース線
ＢＬＣ…ビット線コンタクト
１１…ｐ型半導体基板（またはｐ型ウェル領域）
１２…ｎ型拡散層
１２’…ｎ型拡散層
１３…トンネル絶縁膜
１４…浮遊ゲート電極（導電膜）
１５…インターポリ絶縁膜
１６…制御ゲート電極（導電膜）
１７…キャップ絶縁膜
１８…層間絶縁膜
１９…バリア絶縁膜
２０…層間絶縁膜
２１…絶縁膜
２２…ストッパ絶縁膜
２３…マスク絶縁膜
２４…絶縁膜
２４Ａ…素子分離溝
３１…トンネル絶縁膜
３２…電荷蓄積層
３３…ブロック絶縁膜
３４…溝
３５…多結晶シリコン膜
３６…シリサイド層
３７…層間絶縁膜
４１…導電膜（シリコン金属化合物または金属）

Claims (53)

1. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域とをそれぞれ有する複数の電界効果トランジスタと、
   前記半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
   前記共通ソース線が、少なくとも２種類以上の導電体材料の積層構造によって形成されていることを特徴とする半導体装置。
2. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の導通状態と非導通状態とを切り替える少なくとも一つのゲート電極とをそれぞれ有する複数の電界効果トランジスタと、
   前記半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
   前記共通ソース線と前記ゲート電極とがともに、実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする半導体装置。
3. 前記電界効果トランジスタは、前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜を有し、
   前記共通ソース線は、前記共通ソース線を形成する導電体材料と前記半導体基板との間に、一部が除去された前記第１の絶縁膜を有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記共通ソース線が少なくとも、不純物をドープした多結晶シリコンで形成された第１の導電層と、前記第１の導電層の上に形成された、前記第１の導電層よりも抵抗率の低い第２の導電層とを有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
5. 前記第２の導電層が、シリコンの金属化合物、金属、及びバリアメタルのうちのいずれかと金属との積層構造によって形成されていることを特徴とする請求項４に記載の半導体装置。
6. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域上に形成された第２導電型のソース領域およびドレイン領域と、電気的にデータの書き込み消去が可能な情報蓄積部とをそれぞれ有する複数のメモリセルトランジスタと、
   前記半導体基板上に形成され、前記複数のメモリセルトランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
   前記共通ソース線が、少なくとも２種類以上の導電体材料の積層構造によって形成されていることを特徴とする半導体装置。
7. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、電気的にデータの書き込み消去が可能な情報蓄積部と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数のメモリセルトランジスタと、
   前記半導体基板上に形成され、前記複数のメモリセルトランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
   前記共通ソース線と前記制御ゲート電極とがともに、実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする半導体装置。
8. 前記メモリセルトランジスタは、前記半導体基板上に形成された第１の絶縁膜を有し、
   前記共通ソース線は、前記共通ソース線を形成する導電体材料と前記半導体基板との間に、一部が除去された前記第１の絶縁膜を有することを特徴とする請求項６または７に記載の半導体装置。
9. 前記共通ソース線が少なくとも、不純物をドープした多結晶シリコンで形成された第１の導電層と、前記第１の導電層の上に形成された、前記第１の導電層よりも抵抗率の低い第２の導電層とを有することを特徴とする請求項６乃至８のいずれか１つに記載の半導体装置。
10. 前記第２の導電層が、シリコンの金属化合物、金属、及びバリアメタルのうちのいずれかと金属との積層構造によって形成されていることを特徴とする請求項９に記載の半導体装置。
11. 前記メモリセルトランジスタの情報蓄積部は、
    不純物をドープした多結晶シリコンからなる浮遊ゲートであって、前記浮遊ゲートの上に第２の絶縁膜を介して前記制御ゲート電極が形成され、
    前記共通ソース線は、
    一部が除去された前記第２の絶縁膜と、前記制御ゲート電極と実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする請求項６乃至１０のいずれか１つに記載の半導体装置。
12. 前記メモリセルトランジスタは、
    絶縁膜によって形成された情報蓄積部を含む複数の絶縁膜を積層した構造のゲート絶縁膜を有し、前記制御ゲート電極は、前記ゲート絶縁膜の上に形成され、
    前記共通ソース線は、
    前記制御ゲート電極と実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする請求項６乃至１０のいずれか１つに記載の半導体装置。
13. 前記メモリセルトランジスタの制御ゲート電極上面と前記半導体基板表面との距離で定義される、メモリセルトランジスタ高さと、
    前記共通ソース線の有する最上層の導電層上面と前記半導体基板表面との距離で定義される、共通ソース線高さとが、
    実質的に等しいか、共通ソース線高さがメモリセルトランジスタ高さよりも低いことを特徴とする請求項６乃至１２のいずれか１つに記載の半導体装置。
14. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、電気的にデータの書き込み消去が可能な情報蓄積部と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数のメモリセルトランジスタと、
    前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数の選択トランジスタと、
    前記半導体基板上に形成され、前記複数の選択トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
    前記共通ソース線が、少なくとも２種類以上の導電体材料の積層構造によって形成されていることを特徴とする半導体装置。
15. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、電気的にデータの書き込み消去が可能な情報蓄積部と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数のメモリセルトランジスタと、
    前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数の選択トランジスタと、
    前記半導体基板上に形成され、前記複数の選択トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
    前記共通ソース線と前記選択トランジスタの制御ゲート電極とがともに、実質的に等しい膜厚をもつ同一の材料によって形成された導電層を有することを特徴とする半導体装置。
16. 半導体基板と、前記半導体基板に形成された第１導電型の半導体領域と、前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、電気的にデータの書き込み消去が可能な情報蓄積部と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数のメモリセルトランジスタと、
    前記第１導電型の半導体領域に形成された第２導電型のソース領域およびドレイン領域と、少なくともひとつの制御ゲート電極とをそれぞれ有する複数の選択トランジスタと、
    前記半導体基板上に形成され、前記複数の選択トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、
    前記共通ソース線と前記メモリセルトランジスタの制御ゲート電極とがともに、実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする半導体装置。
17. 前記選択トランジスタは、前記半導体基板上に形成された第３の絶縁膜を有し、
    前記共通ソース線は、前記共通ソース線を形成する導電体材料と前記半導体基板との間に、一部が除去された前記第３の絶縁膜を有することを特徴とする請求項１４乃至１６のいずれか１つに記載の半導体装置。
18. 前記共通ソース線が少なくとも、不純物をドープした多結晶シリコンで形成された第１の導電層と、前記第１の導電層の上に形成された、前記第１の導電層よりも抵抗率の低い第２の導電層とを有することを特徴とする請求項１４乃至１７のいずれか１つに記載の半導体装置。
19. 前記第２の導電層が、シリコンの金属化合物、金属、及びバリアメタルのうちのいずれかと金属との積層構造によって形成されていることを特徴とする請求項１８に記載の半導体装置。
20. 前記メモリセルトランジスタの情報蓄積部は、
    不純物をドープした多結晶シリコンからなる浮遊ゲートであって、前記浮遊ゲートの上に第２の絶縁膜を介して前記制御ゲート電極が形成され、
    前記選択トランジスタと前記共通ソース線はともに、
    一部が除去された前記第２の絶縁膜と、前記メモリセルの制御ゲート電極と実質的に等しい膜厚を持つ同一の材料によって形成された導電層とを有することを特徴とする請求項１４乃至１９のいずれか１つに記載の半導体装置。
21. 前記メモリセルトランジスタは、絶縁膜によって形成された情報蓄積部を含む複数の絶縁膜を積層した構造の第１のゲート絶縁膜を有し、前記制御ゲート電極は前記第１のゲート絶縁膜の上に形成され、
    前記選択トランジスタは、前記半導体基板上に形成された第３のゲート絶縁膜を有し、
    前記制御ゲート電極は、前記第３のゲート絶縁膜の上に形成され、
    前記共通ソース線は、前記選択トランジスタの制御ゲート電極と実質的に等しい膜厚を持つ同一の材料によって形成された導電層を有することを特徴とする請求項１４乃至２０のいずれか１つに記載の半導体装置。
22. 前記第３のゲート絶縁膜は、前記１のゲート絶縁膜と同じ積層構造によって形成された絶縁膜であることを特徴とする請求項２１に記載の半導体装置。
23. 前記選択トランジスタの制御ゲート電極上面と前記半導体基板表面との距離で定義される、選択トランジスタ高さと、
    前記共通ソース線の有する最上層の導電層上面と前記半導体基板表面との距離で定義される、共通ソース線高さとが、
    実質的に等しいか、共通ソース線高さが選択トランジスタ高さよりも低いことを特徴とする請求項１４乃至２２のいずれか１つに記載の半導体装置。
24. 前記メモリセルトランジスタの制御ゲート電極上面と前記半導体基板表面との距離で定義される、メモリセルトランジスタ高さと、
    前記共通ソース線の有する最上層の導電層上面と前記半導体基板表面との距離で定義される、共通ソース線高さとが、
    実質的に等しいか、共通ソース線高さがメモリセルトランジスタ高さよりも低いことを特徴とする請求項１４乃至２２のいずれか１つに記載の半導体装置。
25. 前記複数のメモリセルトランジスタが前記ソースおよびドレイン領域を介して直列に接続され、前記直列に接続されたメモリセルトランジスタの両端に、前記ソースおよびドレイン領域を介して前記選択トランジスタが接続されてＮＡＮＤ型アレイ構造を構成し、前記共通ソース線が前記選択トランジスタのソース領域に電気的に接続された共通ソース線であることを特徴とする請求項１４乃至２４のいずれか１つに記載の半導体装置。
26. 第１導電型の半導体基板と、
    前記半導体基板に、互いに離間して形成された第２導電型の第１、第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、第１ゲート絶縁膜を介して形成された浮遊ゲートと、
    前記浮遊ゲート上に第２ゲート絶縁膜を介して形成された制御ゲートと、
    前記半導体基板上に形成され、前記浮遊ゲートと同一の材料からなる第１導電膜と、前記第１導電膜上に配置され、前記制御ゲートと同一の材料からなる第２導電膜とを有するソース線と、
    を具備することを特徴とする半導体装置。
27. 前記浮遊ゲート及び前記第１導電膜は多結晶シリコン膜を有し、前記制御ゲート及び前記第２導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリサイド膜とを有する請求項２６に記載の半導体装置。
28. 前記第２導電膜の前記半導体基板面からの高さは、前記制御ゲートの前記半導体基板面からの高さより低いことを特徴とする請求項２６に記載の半導体装置。
29. 前記第１半導体領域、前記第２半導体領域、前記浮遊ゲート、及び制御ゲートを有するメモリセルトランジスタが複数形成され、前記ソース線は前記複数のメモリセルトランジスタが持つ複数の前記第１半導体領域に電気的に共通に接続されていることを特徴とする請求項２６乃至２８のいずれか１つに記載の半導体装置。
30. 前記第１半導体領域、前記第２半導体領域、前記浮遊ゲート、及び制御ゲートを有するメモリセルトランジスタが複数形成され、前記複数のメモリセルトランジスタが前記第１半導体領域と前記第２半導体領域を介して直列に接続されてＮＡＮＤ型セルを構成していることを特徴とする請求項２６乃至２８のいずれか１つに記載の半導体装置。
31. 前記第２ゲート絶縁膜は、前記浮遊ゲート上に酸化膜、窒化膜、酸化膜の順に積層された積層構造を有する請求項２６乃至３０のいずれか１つに記載の半導体装置。
32. 半導体基板に互いに離間して第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとを有するメモリセルトランジスタと、
    前記半導体基板に前記第１半導体領域と離間して第３半導体領域が形成され、前記第１半導体領域と前記第３半導体領域との間の前記半導体基板上に、第３絶縁膜を介して形成された、前記浮遊ゲートと同一の材料からなる第１導電膜と、前記第１導電膜上に形成された、開口部を有する第４絶縁膜と、前記第４絶縁膜上に形成された前記制御ゲートと同一の材料からなる第２導電膜とを有する選択トランジスタと、
    前記半導体基板に前記第３半導体領域と離間して第４半導体領域が形成され、前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に形成された、前記浮遊ゲートと同一の材料からなる第３導電膜と、前記第３導電膜上に形成された、開口部を有する前記第５絶縁膜と、前記第５絶縁膜上に形成された前記制御ゲートと同一の材料からなる第４導電膜とを有するソース線と、
    を具備することを特徴とする半導体装置。
33. 前記浮遊ゲート、前記第１導電膜、及び第３導電膜は多結晶シリコン膜を有し、前記制御ゲート、前記第２導電膜、及び第４導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリサイド膜とを有する請求項３２に記載の半導体装置。
34. 前記浮遊ゲート、前記第１導電膜、及び第３導電膜は多結晶シリコン膜を有し、前記制御ゲート、前記第２導電膜、及び第４導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリコン金属化合物とを有する請求項３２に記載の半導体装置。
35. 前記浮遊ゲート、前記第１導電膜、及び第３導電膜は多結晶シリコン膜を有し、前記制御ゲート、前記第２導電膜、及び第４導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成された金属膜とを有する請求項３２に記載の半導体装置。
36. 前記浮遊ゲート、前記第１導電膜、及び第３導電膜は多結晶シリコン膜を有し、前記制御ゲート、前記第２導電膜、及び第４導電膜は、シリコン金属化合物と金属のうちのいずれかの膜を有する請求項３２に記載の半導体装置
37. 前記ソース線が有する前記第４導電膜の前記半導体基板面からの高さは、前記メモリセルトランジスタが有する前記制御ゲートの前記半導体基板面からの高さより低いことを特徴とする請求項３２乃至３６のいずれか１つに記載の半導体装置。
38. 半導体基板に互いに離間して第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１制御ゲートを有するメモリセルトランジスタと、
    前記半導体基板に前記第１半導体領域と離間して第３半導体領域が形成され、前記第１半導体領域と前記第３半導体領域との間の前記半導体基板上に、第２ゲート絶縁膜を介して形成された、前記第１制御ゲートと同一の材料からなる第２制御ゲートを有する選択トランジスタと、
    前記半導体基板に前記第３半導体領域と離間して第４半導体領域が形成され、前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に形成された、前記第１制御ゲートと同一の材料からなる導電膜を有するソース線と、
    を具備することを特徴とする半導体装置。
39. 前記第１ゲート絶縁膜は、前記半導体基板上に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜の順に積層された積層構造を有することを特徴とする請求項３８に記載の半導体装置。
40. 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と同一の材料からなり、かつ連続的に形成された同一の膜であることを特徴とする請求項３９に記載の半導体装置。
41. 前記第１制御ゲート、前記第２制御ゲート、及び前記電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリサイド膜とを有する請求項３８乃至４０のいずれか１つに記載の半導体装置。
42. 前記第１制御ゲート、前記第２制御ゲート、及び前記電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリコン金属化合物とを有する請求項３８乃至４０のいずれか１つに記載の半導体装置。
43. 前記第１制御ゲート、前記第２制御ゲート、及び前記電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成された金属膜とを有する請求項３８乃至４０のいずれか１つに記載の半導体装置。
44. 前記第１制御ゲート、前記第２制御ゲート、及び前記電膜は、シリコン金属化合物と金属膜のうちのいずれかの膜を有する請求項３８乃至４０のいずれか１つに記載の半導体装置。
45. 前記ソース線が有する前記導電膜の前記半導体基板面からの高さは、前記メモリセルトランジスタが有する前記第１制御ゲートの前記半導体基板面からの高さより低いことを特徴とする請求項３８乃至４４のいずれか１つに記載の半導体装置。
46. 半導体基板に互いに離間して第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとを有するメモリセルトランジスタと、
    前記半導体基板に前記第１半導体領域と離間して第３半導体領域が形成され、前記第１半導体領域と前記第３半導体領域との間の前記半導体基板上に、第３絶縁膜を介して形成された、前記浮遊ゲートと同一の材料からなる第１導電膜と、前記第１導電膜上に形成された、開口部を有する第４絶縁膜と、前記第４絶縁膜上に形成された前記制御ゲートと同一の材料からなる第２導電膜とを有する選択トランジスタと、
    前記第３半導体領域上に形成され、前記制御ゲートと同一の材料からなる第３導電膜を有するソース線と、
    を具備することを特徴とする半導体装置。
47. 前記制御ゲート、前記第２導電膜、及び第３導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリサイド膜とを有する請求項４６に記載の半導体装置。
48. 前記制御ゲート、前記第２導電膜、及び第３導電膜は、多結晶シリコン膜と、この多結晶シリコン膜上に形成されたシリコン金属化合物膜と金属膜のうちのいずれかの膜とを有する請求項４６に記載の半導体装置。
49. 前記メモリセルトランジスタが複数形成され、前記ソース線は前記複数のメモリセルトランジスタが持つ複数の前記第１半導体領域に電気的に共通に接続されていることを特徴とする請求項３２乃至４８のいずれか１つに記載の半導体装置。
50. 前記メモリセルトランジスタが複数形成され、前記複数のメモリセルトランジスタが前記第１半導体領域と前記第２半導体領域を介して直列に接続されてＮＡＮＤ型セルを構成していることを特徴とする請求項３２乃至４８のいずれか１つに記載の半導体装置。
51. メモリセルトランジスタと、このメモリセルトランジスタに隣接して形成されると共に電気的に接続されたソース線を有する半導体装置の製造方法において、
    前記メモリセルトランジスタが形成されるメモリセル領域、及び前記ソース線が形成されるソース線領域における半導体基板上に、第１ゲート絶縁膜、第１多結晶シリコン膜を順に形成する工程と、
    前記メモリセル領域及びソース線領域における前記半導体基板に、素子分離絶縁膜を形成する工程と、
    前記ソース線領域における前記第１多結晶シリコン膜及びゲート絶縁膜を除去する工程と、
    前記メモリセル領域及びソース線領域における前記第１多結晶シリコン膜上、半導体基板上、及び素子分離絶縁膜上に、第２多結晶シリコン膜を形成する工程と、
    前記第２多結晶シリコン膜を平坦化して、前記素子分離絶縁膜の表面を露出させる工程と、
    前記メモリセル領域及びソース線領域における前記第２多結晶シリコン膜上及び素子分離絶縁膜上に、第２ゲート絶縁膜を形成する工程と、
    前記メモリセル領域及びソース線領域における前記第２ゲート絶縁膜上に、第３多結晶シリコン膜を形成する工程と、
    前記ソース線領域における一部または全部の前記第３多結晶シリコン膜及び第２ゲート絶縁膜を除去する工程と、
    前記メモリセル領域における前記第３多結晶シリコン膜上に導電膜を形成すると共に、前記ソース線領域における前記第３多結晶シリコン膜上及び素子分離絶縁膜上に、前記導電膜を形成する工程と、
    前記メモリセル領域及びソース線領域における、前記第１多結晶シリコン膜、前記第２ゲート絶縁膜、前記第２多結晶シリコン膜、及び前記第３多結晶シリコン膜を加工して、前記メモリセル領域に前記メモリセルトランジスタのゲート電極を、前記ソース線領域にソース線を形成する工程と、
    前記メモリセルトランジスタのゲート電極間の前記半導体基板、及びゲート電極と前記ソース線との間の前記半導体基板に、不純物を導入してソース、ドレイン拡散層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
52. 前記導電膜は、シリサイド膜と多結晶シリコン膜の積層構造、シリコン金属化合物と多結晶シリコン膜との積層構造、金属膜と多結晶シリコン膜の積層構造、及びシリコン金属化合物や金属膜の単層構造のうちのいずれかの構造を有する請求項５１に記載の半導体装置の製造方法。
53. 前記第２ゲート絶縁膜は、酸化膜、窒化膜、酸化膜の順に積層された積層構造を有することを特徴とする請求項５１または５２に記載の半導体装置の製造方法。

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