KR100655285B1 - 적층 게이트를 가지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
적층 게이트를 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 상.하부 도전체를 전기적으로 연결하는 측벽 도전체를 구비하는 게이트 패턴을 가진다. 측벽 도전체를 식각마스크로 사용하여 하부 도전체를 형성하기 때문에 오정렬이 발생하지 않는다. 따라서, 오정렬 허용치를 위한 영역이 필요하지 않고 게이트 패턴의 선폭을 줄일 수 있다.
Description
도 1 내지 도 3은 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 평면도이다
도 4b는 도 4a의 I-I'를 따라 취해진 단면도이다.
도 5 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 11은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 12 내지 14, 15a, 15b, 16a 및 16b는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서 더 구체적으로 전 기적으로 연결된 적층 게이트를 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
적층 게이트를 가지는 이이피롬은 데이타를 전기적으로 기억 및 삭제하는 기억 소자로써, 대표적으로 플래시 기억 소자 및 FLOTOX 기억 소자가 있다. FLOTOX 기억 소자는 2개의 트랜지스터, 즉 메모리 트랜지스터 및 선택 트랜지스터로 구성된 기억 셀을 가진다. 이에 비하여 플래시 기억 소자는 하나의 트랜지스터가 기억 셀을 이룬다. 플래시 기억 소자 셀 어레이는 기억 셀의 배치 형태에 따라 낸드형 셀 어레이 및 노어형 셀 어레이로 구분된다. 낸드형 셀 어레이는 셀 어레이 영역에 복수개의 기억 셀들이 직렬로 연결된 셀 스트링들이 평행하게 배치된다. 낸드형 셀 어레이의 셀 스트링은 그 양 단부에 FLOTOX 기억 소자와 유사하게 선택 트랜지스터를 포함하고 있다. 기억 셀을 선택하는 FLOTOX 기억소자의 선택 트랜지스터와는 달리 낸드형 플래시 기억 소자의 선택 트랜지스터는 셀 스트링을 선택한다.
이이피롬 셀의 트랜지스터들은 차례로 적층된 하부도전막과 상부도전막 및 상기 하부 도전막과 상부도전막 사이에 개재된 절연막을 포함한다. 기억 셀은 정보를 저장하기 위하여 상기 하부도전막과 상기 상부도전막이 전기적으로 절연되는 것이 요구되지만, 선택트랜지스터 또는 주변회로 트랜지스터의 경우 상기 하부 도전막 및 상기 상부 도전막은 전기적으로 연결되어야 한다. 따라서, 하부도전막 및 상부도전막을 전기적으로 연결하기 위한 다양한 구조가 제시되고 있다. 미합중국특허 4,780,431호(U.S. Pat. No. 4,780,431) 및 6,221,717호(U.S. Pat. No. 6,221,717)에는 선택 트랜지스터를 갖는 이이피롬 기억소자를 개시하고 있다.
도 1 내지 도 3은 종래기술에 따른 반도체 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)에 필드산화막(2)을 형성하고, 상기 필드산화막(2) 사이의 기판 상에 게이트 절연막(3)과 제 1 폴리실리콘막(4)을 형성한다. 상기 필드 산화막(2)은 셀 영역과 주변회로 영역을 정의한다. 상기 제 1 폴리실리콘막(4)이 형성된 결과물 상에 산화막(5)을 형성하고, 상기 산화막(5)의 일부분을 노출시키는 윈도우(7, 8)을 가지는 레지스트 마스크(6)를 형성한다. 상기 레지스트 마스크(6)를 이용하여 상기 절연막(5)을 식각하여 작은 윈도우(9, 10)를 형성한다.
도 2를 참조하면, 상기 레지스트 마스크(6)를 제거하고, 기판의 전면에 제 2 폴리실리콘막(11)을 형성한다. 상기 제 2 폴리실리콘막(11) 상에 셀 트랜지스터와, 선택 트랜지스터와 주변회로 트랜지스터의 게이트를 정의하는 레지스트 마스크(12, 13, 14)를 형성한다.
도 3을 참조하면, 상기 레지스트 마스크(12, 13, 14)를 이용하여 상기 제 2 폴리실리콘막(), 상기 산화막() 및 상기 제 1 폴리실리콘막()을 차례로 패터닝하여 셀 트랜지스터(15), 선택 트랜지스터(16) 및 주변회로 트랜지스터(17)의 게이트 패턴을 형성한다.
상술한 종래기술은 폴리실리콘막들 사이에 개재되는 절연막에 작은 윈도우(9, 10)를 형성하여 선택 트랜지스터(16) 및 주변회로 트랜지스터(17)의 분리된 폴리실리콘막들을 전기적으로 연결한다. 따라서, 윈도우(9, 10)와 게이트 패턴 사이에 일정한 폭의 오정렬 허용치가 필요하다. 이러한 종래기술의 구조는 소자 의 고집적화에 적합하지 않다. 또한, 게이트 패턴을 정의하는 레지스트 마스크가 오정렬 허용치를 벗어나서 형성되면, 제 2 폴리실리콘막을 식각하는 동안 제 1 폴리실리콘막이 윈도우 영역에서 과식각되는 문제가 발생할 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 적층 게이트의 상.하부 도전체를 전기적으로 연결할 수 있는 구조를 가지는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 적층 게이트의 상.하부 도전체를 전기적으로 연결하되, 상.하부 도전체의 전기적 연결구조의 면적을 최소화된 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 상.하부 도전체를 전기적으로 연결하는 측벽 도전체를 포함하는 게이트 패턴과, 상기 게이트 패턴을 포함하는 비휘발성 기억소자를 제공한다. 이 게이트 패턴은, 반도체 기판 상에 형성된 하부 도전막 패턴과, 상기 하부 도전막 패턴 상에 형성된 절연막 패턴과, 상기 절연막 패턴 상에 형성된 상부 도전막 패턴을 포함한다. 상기 상부 도전막 패턴의 측벽에 측벽 도전막 패턴이 형성되어 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 전기적으로 연결한다.
상기 측벽 도전막 패턴은 상기 하부 도전막 패턴의 가장자리 상에 직접적으로 접촉할 수 있고, 상기 측벽 도전막 패턴이 접촉하는 부분의 하부 도전막 패턴은 리세스된 구조일 수 있다. 상기 하부 도전막 패턴은 상기 측벽 도전막 패턴에 자기정렬 식각되어 상기 측벽 도전막 패턴의 측벽에 자기정렬된 측벽을 가질 수 있다.
상기 측벽 도전막 패턴은 상기 상부 도전막 패턴의 대향하는 양 측벽에 형성되거나, 상기 상부 도전막 패턴의 일측벽에 형성될 수 있다.
본 발명에 따른 비휘발성 기억 소자는 반도체 기판 상에 정의된 활성영역과, 상기 활성영역의 상부를 가로지르는 한쌍의 게이트 라인과, 상기 한쌍의 게이트 라인들 사이에 배치되어 상기 활성영역의 상부를 가로지르는 복수개의 워드라인들을 포함한다.
상기 게이트 라인은 상기 활성영역 상에 형성된 하부 게이트 패턴과, 상기 하부 게이트 패턴 상부에 형성되고 상기 활성영역을 가로지르는 상부 게이트 패턴과, 상기 하부 게이트 패턴과 상기 상부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴의 일 측벽에 형성되어 상기 상부 게이트 패턴과 상기 하부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴을 포함하고, 상기 워드라인은 상기 활성영역 상에 형성된 부유게이트와, 상기 부유게이트 상부에 형성되어 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 부유게이트와 상기 제어게이트 전극 사이에 개재된 게이트 층간유전막을 포함한다.
상기 측벽 게이트 패턴은 각각 상기 상부 게이트 패턴의 일 측벽에 형성되기 때문에 이 비휘발성 기억소자는 한 쌍의 측벽 게이트 패턴 사이에 상기 워드라인들과 상기 상부 게이트 패턴들이 배치될 수 있다.
구체적으로, 상기 하부 게이트 패턴은 상기 상부 게이트 패턴의 하부로부터 신장되어 가장자리가 상기 측벽 게이트 패턴의 하부에 위치할 수 있다. 또한, 상기 하부 게이트 패턴은 상기 측벽 게이트 패턴에 자기정렬 식각되어 상기 측벽 게이트 패턴의 측벽에 자기정렬된 측벽을 가질 수 있다. 상기 측벽 게이트 패턴 하부의 상기 하부 게이트 패턴의 가장자리는 리세스된 구조를 가질 수 있다.
상기 게이트 패턴은 노어형 기억 셀 블록의 최외각 더미 게이트 라인, 또는 낸드형 기억 셀의 선택 게이트, 또는 FLOTOX EEPROM의 선택 게이트일 수 있다.
이 비휘발성 기억소자의 주변회로 트랜지스터 또한 상.하부의 도전체를 연결하는 측벽 도전체를 가질 수 있다. 구체적으로, 이 트랜지스터의 게이트 패턴은 주변회로 활성영역 상에 형성된 하부 도전막 패턴과, 상기 하부 도전막 패턴 상에 형성된 상부 도전막 패턴과, 상기 상부 도전막 패턴과 상기 하부 도전막 패턴 사이에 개재된 절연막 패턴을 포함한다. 상기 상부 도전막 패턴의 측벽에는 상기 하부 도전막 패턴과 상기 상부 도전막 패턴을 전기적으로 연결하는 측벽 도전막 패턴이 형성되어 있다.
본 발명은 낸드형 비휘발성 기억소자에 적용될 수 있다. 본 발명에 따른 낸드형 비휘발성 기억소자는 반도체 기판 상에 형성된 복수개의 활성영역과, 상기 반도체 기판에 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 상기 드레인 영역 사이에 배치되어 상기 활성영역 상부를 가로지르는 한쌍의 선택 게이트 라인과, 상기 한쌍의 선택 게이트 라인 사이에 배치되어 상기 활성영역 상부를 가로지르는 복수개의 워드라인을 포함한다.
상기 선택 게이트 라인은 상기 활성영역 상에 형성된 하부 게이트 패턴과, 상기 하부 게이트 패턴 상에 형성되어 상기 활성영역 상부를 가로지르는 상부 게이트 패턴과, 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴의 일 측벽에 형성되어 상기 하부 게이트 패턴과 상기 상부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴을 포함하고,
상기 워드라인은 상기 활성영역 상에 형성된 부유게이트와, 상기 부유게이트 상에 형성되어 상기 활성영역의 상부를 가로지르는 제어게이트 전극과, 상기 부유게이트 패턴과 상기 제어게이트 패턴 사이에 개재된 게이트 층간유전막을 포함한다.
상기 측벽 게이트 패턴은 상기 소오스 영역에 인접한 상부 게이트 패턴의 일측벽과 상기 드레인 영역에 인접한 상부 게이트 패턴의 일측벽에 형성될 수 있다. 상기 하부 게이트 패턴은 상기 상부 게이트 패턴의 하부로부터 신장되어 가장자리가 상기 측벽 게이트 패턴의 하부에 위치할 수 있고, 상기 측벽 게이트 패턴 하부의 상기 하부 게이트 패턴의 가장자리는 리세스될 수도 있다. 또한, 상기 하부 게이트 패턴은 상기 측벽 게이트 패턴의 측벽에 정렬된 측벽을 가질 수도 있다.
본 발명은 또한 상기 기술적 과제들을 달성하기 위하여 상.하부 도전체를 전기적으로 연결하는 측벽 도전체를 포함하는 게이트 패턴을 형성하는 방법과, 상기 게이트 패턴을 포함하는 비휘발성 기억소자를 형성하는 방법을 제공한다.
본 발명에 따른 게이트 패턴의 형성 방법은 반도체 기판 상에 제 1 도전막, 절연막 및 제 2 도전막을 형성하고, 상기 제 1 도전막 및 상기 절연막을 패터닝하 여 상부 도전막 패턴 및 절연막 패턴을 형성하는 것을 포함한다. 상기 상부 도전막 패턴이 형성된 결과물 상에 제 3 도전막을 콘포말하게 형성한다. 상기 제 3 도전막을 이방성 식각하여 상기 상부 도전막 패턴의 측벽에 측벽 도전막 패턴을 형성한다. 상기 상부 도전막 패턴 및 상기 측벽 도전막 패턴을 식각마스크로 사용하여 상기 제 1 도전막을 식각하여 하부 도전막 패턴을 형성한다.
계속해서, 상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴을 패터닝하여 게이트 패턴을 분리할 수도 있다. 상기 게이트 패턴의 분리에 의해 한 쌍의 게이트 패턴과 상기 한 쌍의 게이트 패턴들 사이에 복수개의 워드라인 패턴을 형성할 수 있다. 상기 게이트 패턴은 상기 상부 도전막 패턴, 상기 절연막 패턴, 상기 하부 도전막 패턴 및 상기 측벽 도전막 패턴으로 구성되고, 상기 워드라인 패턴은 상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴으로 구성된다.
상기 상부 도전막 패턴 및 상기 절연막 패턴을 형성하는 단계에서, 상기 상부 도전막 패턴에 자기정렬되도록 상기 하부 도전막의 일부분을 식각하여 리세스 영역을 형성할 수도 있다.
본 발명은 비휘발성 기억소자의 제조방법에도 적용될 수 있다. 본 발명에 따른 비휘발성 기억소자의 제조방법은 반도체 기판에 활성영역을 정의하고, 상기 활성영역을 덮는 제 1 도전막을 형성하는 것을 포함한다. 상기 제 1 도전막이 형성된 기판의 전면에 절연막 및 제 2 도전막을 형성하고, 상기 제 2 도전막 및 상기 절연막을 패터닝하여 상부 도전막 패턴 및 절연막 패턴을 형성한다. 상기 상부 도전막 패턴이 형성된 결과물 상에 제 3 도전막을 콘포말하게 형성한다. 상기 제 3 도전막을 이방성 식각하여 상기 상부 도전막 패턴의 측벽에 측벽 도전막 패턴을 형성한다. 상기 상부 도전막 패턴 및 상기 측벽 도전막 패턴을 식각마스크로 사용하여 상기 제 1 도전막을 식각하여 하부 도전막 패턴을 형성한다. 상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴을 순차적으로 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 게이트 라인과, 상기 게이트 라인들 사이에 배치되어 활성영역의 상부를 가로지르는 복수개의 워드라인으로 분리한다.
상기 게이트 라인 및 상기 워드라인을 형성하는 단계에서, 상기 게이트 라인은 상기 활성영역 상의 하부 게이트 패턴과, 상기 하부 게이트 패턴 상부에 형성되어 상기 활성영역을 가로지르는 상부 게이트 패턴과, 상기 상부 게이트 패턴 및 상기 하부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴 측벽에 형성되어 상기 상부 게이트 패턴과 상기 하부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴을 포함하고, 상기 워드라인은 상기 활성영역 상의 부유게이트와, 상기 부유게이트 상부에 형성되어 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 제어게이트 전극 및 상기 부유게이트 사이에 개재된 게이트 층간유전막을 포함한다.
상기 상부 도전막 패턴 및 상기 절연막 패턴을 형성하는 단계에서, 상기 상부 도전막 패턴에 자기정렬되도록 상기 하부 도전막의 일부분을 식각하여 리세스 영역을 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 평면도이다
도 4b는 도 4a의 I-I'를 따라 취해진 단면도이다.
본 발명은 FLOTOX EEPROM에 적용될 수 있다. 도 4a 및 도 4b를 참조하면, 반도체 기판(50)에 활성영역을 한정하는 소자분리막(51)이 형성되고, 한 쌍의 선택 게이트 라인(SL)이 상기 활성영역의 상부를 가로지른다. 상기 선택 게이트 라인(SL) 사이에서 한 쌍의 워드라인(WL)이 상기 활성영역의 상부를 가로지른다.
상기 선택 게이트 라인(SL)은 상기 활성영역 상에 게이트 절연막(54)을 개재하여 형성된 하부 게이트 패턴(G1)과, 상기 하부 게이트 패턴(G1) 상에 형성되어 상기 활성영역의 상부를 가로지르는 상부 게이트 패턴(G2)과, 상기 상부 게이트 패턴(G2) 및 상기 하부 게이트 패턴(G1) 사이에 개재된 게이트 층간절연막(58b)과, 상기 상부 게이트 패턴(G2)의 측벽에 형성되어 상기 상부 게이트 패턴(G2) 및 상기 하부 게이트 패턴(G1)을 전기적으로 연결하는 측벽 게이트 패턴(G3)을 포함한다.
상기 워드라인(WL)은 게이트 절연막(54)을 개재하여 상기 활성영역 상에 형성된 부유게이트(FG)와, 상기 부유게이트(FG) 상부에 형성되어 상기 활성영역을 가로지르는 제어게이트 전극(CG)과, 상기 부유게이트(FG)와 상기 제어게이트 전극(CG) 사이에 개재된 게이트 층간유전막(IGD)을 포함한다.
상기 하부 게이트 패턴(G1)은 상기 측벽 게이트 패턴(G3)의 측벽에 자기정렬된 구조를 가진다. 따라서, 상기 하부 게이트 패턴(G1)의 측벽은 상기 측벽 게이트 패턴(G3)의 측벽에 자기정렬된 측벽을 가진다. 도시된 것과 같이, 상기 측벽 게이트 패턴(G3)이 형성된 상기 하부 게이트 패턴(G1)의 가장자리는 리세스되어 상기 측벽 게이트 패턴(G3)과 상기 하부 게이트 패턴(G1)의 접촉면적을 넓힐 수 있다.
상기 상부 게이트 패턴(G2)의 상부에는 캐핑절연막 패턴(62b)이 형성될 수 있고, 상기 측벽 게이트 패턴(G3)은 상기 캐핑절연막 패턴(62b)과 상기 상부 게이트 패턴(G2)의 측벽에 형성될 수 있다. 상기 측벽 게이트 패턴(G3)은 반도체 제조기술인 스페이서 형성 공정으로 형성될 수 있기 때문에, 측벽 게이트 패턴을 형성하기 위한 도전막의 두께와 등방성 식각의 정도에 따라 그 높이가 달라질 수 있다.
통상의 FLOTOX EEPROM과 마찬가지로 상기 부유게이트 하부의 게이트 절연막(54)은 전하가 터널링될 수 있는 얇은 터널링 영역을 가진다. 또한, 상기 워드라인들() 사이에는 공통 소오스 영역(66s)이 형성되고, 상기 워드라인(WL)과 상기 선택 게이트 라인(SL) 사이에는 플로팅 확산층(68)이 형성되고, 상기 선택 게이트 라인(SL)에 인접한 활성영역에는 드레인 영역(66d)이 형성된다.
도 5 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판에 소자분리막(도시 안함)을 형성하여 활성영역을 한정하고 상기 활성 영역의 일부분에 불순물을 주입하여 셀 확산층(52)을 형성한다. 상기 활성영역 상에 게이트 절연막(54)을 형성하고, 기판의 전면에 제 1 도전막을 형성한 후 패터닝하여 상기 소자분리막 상의 제 1 도전막을 제거한다. 즉, 상기 활성영역 상에 제 1 도전막(56)이 형성된다. 상기 제 1 도전막(56)이 형성된 결과물의 전면에 절연막(58) 및 제 2 도전막(60)을 형성한다. 상기 제 2 도전막(60) 상에는 하드마스크막(62)이 형성될 수 있다. 상기 셀 확산층(52) 상의 게이트 절연막(54)은 전하의 터널링이 가능하도록 얇게 형성된 터널링 영역을 포함한다. 이 과정까지는 통상의 FLOTOX EEPROM의 제조방법에 따라 진행된다.
도 6을 참조하면, 상기 하드마스크막(62), 상기 제 2 도전막(60) 및 상기 절연막(58)을 패터닝하여 하드마스크 패턴(62a), 제 2 도전막 패턴(60a) 및 절연막 패턴(58a)을 형성한다. 상기 제 1 도전막(56)의 일부분을 추가로 식각하여 리세스시킬 수도 있다. 상기 게이트 절연막(54)이 노출되도록 제 1 도전막(56)을 식각하는 것은 후속으로 진행될 게이트 패턴 분리시에 기판의 식각을 가져올 수 있기 때문에 제 1 도전막(56)을 식각하더라도 일부분만 식각하는 것이 바람직하다.
상기 패턴들이 형성된 결과물 전면에 제 3 도전막(64)을 콘포말하게 형성한다. 상기 제 3 도전막(64)은 상기 제 1 도전막(56)에 대하여 식각선택성을 가지는 물질로 형성하는 것이 바람직하다. 부유게이트 및 제어게이트 전극이 되는 제 1 도전막(56) 및 제 2 도전막(60)은 일반적으로 폴리실리콘막으로 형성한다. 따라서, 상기 제 3 도전막(64)은 텅스텐, 티타늄 또는 탄탈럼 등의 금속막으로 형성할 수도 있다.
도 7을 참조하면, 상기 제 3 도전막(64)을 이방성 식각하여 상기 제 2 도전막 패턴(60a)의 측벽에 측벽 도전막 패턴(64s)을 형성한다. 상기 측벽 도전막 패턴(64s)은 스페이서 패턴 형상으로 형성된다. 상기 하드마스크 패턴(62a) 및 상기 측벽 도전막 패턴(64s)을 식각마스크로 사용하여 상기 제 1 도전막(56)을 패터닝한다.
도 8을 참조하면, 상기 하드마스크 패턴(62a), 상기 제 2 도전막 패턴(60a), 상기 절연막 패턴(58a) 및 상기 제 1 도전막 패턴(56a)을 순차적으로 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 선택 게이트 라인(SL)과 상기 선택 게이트 라인들(SL) 사이에 배치되어 상기 활성영역의 상부를 가로지르는 한 쌍의 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 통상적인 FLOTOX EEPROM의 워드라인과 동일한 구조를 가진다. 그러나, 상기 선택 게이트 라인(SL)은 절연막을 사이에 두고 적층된 상.하부의 도전막들이 측벽 도전막에 의해 전기적으로 연결된 구조를 가진다.
구체적으로, 상기 워드라인(WL)은 상기 활성영역 상에 게이트 절연막(54)을 개재하여 형성된 부유게이트(FG)와, 상기 부유게이트(FG) 상에 형성되어 상기 활성영역의 상부를 가로지르는 제어게이트 전극(CG)과, 상기 제어게이트 전극(CG)과 상기 부유게이트(FG) 사이에 개재된 게이트 층간유전막(IGD)을 포함한다. 상기 선택 게이트 라인(SL)은 상기 활성영역 상에 게이트 절연막(54)을 개재하여 형성된 하부 게이트 패턴(G1)과, 상기 하부 게이트 패턴(G1) 상부에 형성되어 상기 활성영역의 상부를 가로지르는 상부 게이트 패턴(G2)과, 상기 상부 게이트 패턴(G2)과 상기 하부 게이트 패턴(G1) 사이에 개재된 게이트 층간절연막(58b)과, 상기 상부 게이트 패턴(G2)의 측벽에 형성되어 상기 상부 게이트 패턴(G2)과 상기 하부 게이트 패턴(G1)을 전기적으로 연결하는 측벽 게이트 패턴(G3)을 포함한다.
계속해서 도시하지는 않았지만 통상적인 기술을 사용하여, 상기 워드라인(WL)과 상기 선택 게이트 라인(SL) 양측의 활성영역 내에 불순물을 주입하여 도 4에 도시된 소오스 영역(66s), 드레인 영역(66d) 및 플로팅 확산층(68)을 형성한다.
상술한 것과 같이, 본 발명은 절연막에 의해 절연되어 적층된 선택 게이트 라인의 상.하부 도전막을 상부 도전막의 측벽에 형성되는 도전막에 의해 전기적으로 연결하기 때문에 절연막의 오프닝에 의해 상.하부의 도전막을 연결하는 종래기술과는 달리 오정렬이 발생하지 않는다. 또한, 스페이서 형성기술이 적용되어 측벽 도전막을 형성하기 때문에 얇은 도전막을 형성할 수 있고, 측벽 도전막에 자기정렬되도록 절연막 하부의 도전막을 식각하여 셀 면적이 증가되는 것을 최소화할 수 있다.
본 발명의 적용은 FLOTOX EEPROM에 국한되지 않고 적층게이트 구조를 트랜지스터의 상.하부 도전막을 연결하는 다양한 디바이스에 적용될 수 있다. 따라서, 적층게이트 구조의 트랜지스터를 가지는 대표적인 기억소자인 비휘발성 기억소자에 적용될 수 있다. 이 때, 본 발명은 셀 어레이의 배치 형태에 따라 다양하게 변형되어 적용될 수 있다.
도 9 및 도 10은 본 발명의 제 2 실시예에 따른 반도체 기억소자의 평면도이다.
도 11a는 도 9의 II-II'를 따라 취해진 셀 어레이의 단면도 및 주변회로를 나타낸 도면이다.
도 11b는 도 10의 III-III'를 따라 취해진 셀 어레이의 단면도 및 주변회로를 나타낸 도면이다.
도 9는 본 발명에 따른 낸드형 비휘발성 기억소자의 셀 블록을 나타낸 평면도이고, 도 10은 본 발명에 따른 노어형 비휘발성 기억소자의 셀 블록을 나타낸 평면도이다.
도 9 및 도 11a을 참조하면, 낸드형 비휘발성 기억소자는 활성영역을 한정하는 복수개의 소자분리막(101)과, 상기 활성영역의 상부를 가로지르는 한 쌍의 선택 게이트 라인(SSL, GSL)과, 상기 선택 게이트 라인들(SSL, GSL) 사이에 배치되어 상기 활성영역의 상부를 가로지르는 복수개의 워드라인(WL)을 포함한다.
상기 워드라인(WL)은 상기 활성영역의 상부를 가로지르는 제어게이트 전극(CG)과 상기 제어게이트 전극(CG)과 상기 활성영역 사이에 개재된 부유게이트(FG)를 포함하고, 상기 선택 게이트 라인(SSL, GSL)은 상기 활성영역 상부를 가로지르는 상부 게이트 패턴(SG2)과, 상기 상부 게이트 패턴(SG2)과 상기 활성영역 사이에 개재된 하부 게이트 패턴(SG1)과 상기 상부 게이트 패턴(SG2)의 측벽에 형성되어 상기 활성영역의 상부를 가로지르는 측벽 게이트 패턴(SG3)을 포함한다.
통상의 낸드형 비휘발성 메모리와 마찬가지로, 상기 선택 게이트 라인(SSL, GSL)은 각각 접지 선택 라인(GSL; ground selection line)과 열 선택 라인(SSL; string selection line)이고, 상기 접지 선택 라인에 인접한 활성영역에 공통 소오스 라인(CSL; common source line)이 형성되고, 상기 열 선택 라인에 인접한 활성영역에는 드레인 영역(D)이 형성된다.
상기 측벽 게이트 패턴(SG3)과 연결된 상기 하부 게이트 패턴(SG1)의 가장자리는 리세스된 구조일 수 있다. 본 발명에 따르면 주변회로 트랜지스터의 게이트 전극(PG)은 절연막 패턴(106c)에 의해 절연되어 적층된 하부 도전막 패턴(PG1) 및 상부 도전막 패턴(PG2)과, 상기 상부 도전막 패턴(PG2)의 측벽에 형성되어 상기 상부 도전막 패턴(PG2)과 상기 하부 도전막 패턴(PG1)을 전기적으로 연결하는 측벽 도전막 패턴(PG3)을 포함한다.
도 10 및 도 11b을 참조하면, 노어형 비휘발성 기억소자의 셀 어레이는 복수개의 셀 블록이 매트릭스 형상으로 배치된 구조를 가진다. 각 셀 블록은 활성영역을 한정하는 소자분리막(101)과, 상기 활성영역의 상부를 가로지르는 복수개의 워드라인(WL)을 포함한다. 상기 워드라인(WL)은 상기 활성영역의 상부를 가로지르는 제어게이트 전극(CG)과, 상기 제어게이트 전극(CG)과 상기 활성영역 사이에 개재된 부유게이트(FG)를 포함한다.
각 셀 블록의 가장자리에 위치하는 워드라인은 실제 기억 소자로 이용되지 않는 더미 워드라인(DG)이다. 따라서, 이들 더미 워드라인(DG)은 제어게이트 전극(DG2)과 부유게이트(DG1)가 전기적으로 연결되어도 된다. 따라서, 더미 워드라인(DG)는 측벽 패턴(DG3)가 형성될 수 있다.
노어형 비휘발성 기억소자이거나 낸드형 비휘발성 기억소자이거나 주변회로 트랜지스터를 포함한다.
도 11b에 도시된 것과 같이, 본 발명에 따르면 주변회로 트랜지스터의 게이트 전극(PG)은 절연막 패턴(106b)에 의해 절연되어 적층된 하부 도전막 패턴(PG1) 및 상부 도전막 패턴(PG2)과, 상기 상부 도전막 패턴(PG2)의 측벽에 형성되어 상기 상부 도전막 패턴(PG2)과 상기 하부 도전막 패턴(PG1)을 전기적으로 연결하는 측벽 도전막 패턴(PG3)을 포함한다. 따라서, 낸드형 비휘발성 기억소자와 달리 노어형 비휘발성 기억소자의 셀 어레이에는 선택 게이트가 필요하지 않음에도 불구하고, 주변회로 트랜지스터의 게이트 전극을 구성하는 측벽 도전막 패턴을 형성하기 위해서 각 셀 블록의 가장자리에 위치하는 더미 게이트 라인은 측벽 게이트 패턴(SG3)을 포함하는 구조이다.
도 12 내지 도 14, 15a, 15b, 16a 및 16b는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 반도체 기판(100)에 소자분리막(101)을 형성하여 주변회로 영역과 셀 어레이 영역에 활성영역을 한정한다. 상기 활성영역에 게이트 절연막(102)을 형성한다. 상기 기판의 전면에 제 1 도전막(104)을 형성하고, 상기 제 1 도전막(104)을 패터닝하여 셀 어레이 영역의 소자분리막(도시 안함) 상의 제 1 도전막(104)을 제거한다. 상기 제 1 도전막(104)이 형성된 결과물 전면에 절연막(106), 제 2 도전막(108) 및 하드마스크막(110)을 형성한다. 이 과정까지는 통상의 FLOTOX EEPROM의 제조방법에 따라 진행된다.
도 13을 참조하면, 상기 하드마스크막(110), 상기 제 2 도전막(108) 및 상기 절연막(106)을 패터닝하여 제 1 하드마스크 패턴(110a), 제 2 도전막 패턴(108a) 및 제 1 절연막 패턴(106a)을 형성한다. 또한, 주변회로 영역에는 제 2 하드마스크 패턴(110b), 상부 도전막 패턴(108b) 및 제 2 절연막 패턴(106b)을 형성한다. 상기 제 1 도전막(104)의 일부분을 추가로 식각하여 리세스시킬 수도 있다. 상기 게이트 절연막(102)이 노출되도록 제 1 도전막(104)을 식각하는 것은 후속으로 진행될 게이트 패턴 분리시에 기판의 식각을 가져올 수 있기 때문에 제 1 도전막(104)을 식각하더라도 일부분만 식각하는 것이 바람직하다.
상기 패턴들이 형성된 결과물 전면에 제 3 도전막(112)을 콘포말하게 형성한다. 상기 제 3 도전막(112)은 상기 제 1 도전막(104)에 대하여 식각선택성을 가지는 물질로 형성하는 것이 바람직하다. 부유게이트 및 제어게이트 전극이 되는 제 1 도전막(104) 및 제 2 도전막(108)은 일반적으로 폴리실리콘막으로 형성한다. 따라서, 상기 제 3 도전막(112)은 텅스텐, 티타늄 또는 탄탈럼 등의 금속막으로 형성할 수도 있다.
도 14을 참조하면, 상기 제 3 도전막(112)을 이방성 식각하여 상기 제 2 도전막 패턴(108a)의 측벽에 제 1 측벽 도전막 패턴(112s)을 형성하고, 상기 상부 도전막 패턴(108b)의 측벽에 제 2 측벽 도전막 패턴(112s)을 형성한다. 상기 제 1 및 제 2 측벽 도전막 패턴은 스페이서 패턴 형상으로 형성된다. 상기 제 1 하드마스크 패턴(110a), 상기 제 2 하드마스크 패턴(110b), 상기 제 1 측벽 도전막 패턴(112s) 및 상기 제 2 측벽 도전막 패턴(112s)을 식각마스크로 사용하여 상기 제 1 도전막 (104)을 패터닝한다. 그 결과, 셀 어레이 영역에 제 1 도전막 패턴(104a)이 형성되고, 주변회로 영역에 하부 도전막 패턴(104b)이 형성된다. 상기 하부 도전막 패턴(104b), 상기 제 2 절연막 패턴(106b), 상기 상부 도전막 패턴(108b) 및 상기 제 2 측벽 도전막 패턴(112s)은 주변회로 트랜지스터의 게이트 전극을 구성한다. 상기 활성영역에 불순물을 주입하여 셀 어레이 영역에 제 1 소오스 영역(114s) 및 제 1 드레인 영역(114d)을 형성하고, 주변회로 영역에 소오스/드레인 영역(114p)을 형성한다. 상기 소오스 영역과 드레인 영역들은 워드라인이 완성된 이후에 형성될 수도 있다.
도 15a를 참조하면, 상기 기판의 전면에 층간절연막(116)을 형성하고, 상기 층간절연막(116)을 평탄화하여 상기 제 1 및 제 2 하드마스크 패턴(110a, 110b)의 상부면을 노출시킨다. 계속해서 상기 제 1 및 제 2 하드마스크 패턴(110a, 110b) 및 상기 층간절연막(116) 상에 워드 라인과 선택 게이트 라인을 정의하기 위한 포토레지스트 패턴(118a)을 형성한다.
도 16a를 참조하면, 상기 제 1 및 제 2 하드마스크 패턴(110a, 110b), 상기 제 2 도전막 패턴(108a), 상기 제 1 절연막 패턴(106a) 및 상기 제 1 도전막 패턴(104a)을 순차적으로 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 선택 게이트 라인(SSL, GSL)과 상기 선택 게이트 라인들(SSL, GSL) 사이에 배치되어 상기 활성영역의 상부를 가로지르는 복수개의 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 통상적인 비휘발성 기억소자의 워드라인과 동일한 구조를 가진다. 그러나, 상기 선택 게이트 라인(SSL, GSL)은 절연막을 사이에 두고 적층된 상.하부의 도전막들이 측벽 도전막에 의해 전기적으로 연결된 구조를 가진다. 상기 제 1 하드마스크 패턴(110a)과 상기 제 2 하드마스크 패턴(110b)은 게이트 전극의 캐핑막 패턴이 된다.
구체적으로, 상기 워드라인(WL)은 상기 활성영역 상에 게이트 절연막(102)을 개재하여 형성된 부유게이트(FG)와, 상기 부유게이트(FG) 상에 형성되어 상기 활성영역의 상부를 가로지르는 제어게이트 전극(CG)과, 상기 제어게이트 전극(CG)과 상기 부유게이트(FG) 사이에 개재된 게이트 층간유전막(IGD)을 포함한다. 상기 선택 게이트 라인(SSL, GSL)은 상기 활성영역 상에 게이트 절연막(102)을 개재하여 형성된 하부 게이트 패턴(SG1)과, 상기 하부 게이트 패턴(SG1) 상부에 형성되어 상기 활성영역의 상부를 가로지르는 상부 게이트 패턴(SG2)과, 상기 상부 게이트 패턴(SG2)과 상기 하부 게이트 패턴(SG1) 사이에 개재된 제 2 절연막 패턴인 게이트 층간절연막(106b)과, 상기 상부 게이트 패턴(SG2)의 측벽에 형성되어 상기 상부 게이트 패턴(SG2)과 상기 하부 게이트 패턴(SG1)을 전기적으로 연결하는 측벽 게이트 패턴(SG3)을 포함한다.
본 발명의 변형된 실시예에서 상기 도 15a와 달리 층간절연막(116)을 형성하지 않고, 워드라인과 선택 라인을 정의하기 위한 포토레지스트 패턴(118b)을 도 15b와 같이 형성할 수도 있다. 이 실시예에서 활성영역이 층간절연막에 의해 덮이지 않기 때문에 상기 소오스 영역과 드레인 영역은 도 16b와 같이 워드라인과 선택 게이트 라인이 완성된 이후에 형성될 수 있다.
계속해서 도시하지는 않았지만 통상적인 기술을 사용하여, 상기 워드라인 (WL)과 상기 선택 게이트 라인(SSL, GSL) 양측의 활성영역 내에 불순물을 주입하여 도 11a에 도시된 소오스 영역(114s), 드레인 영역(114d) 및 부유확산층을 형성한다. 이상 낸드형 비휘발성 기억소자의 제조방법을 상세하게 기재하였으나, 노어형 비휘발성 기억소자의 제조방법 또한 상기 실시예에 의해 통상의 지식을 가진자라면 충분히 응용할 수 있을 것이다. 본 발명의 구조적 특징은 적층게이트 패턴의 절연막에 오프닝을 형성하여 상.하의 도전막이 연결되는 구조를 취하지 않고, 측벽의 도전막으로 상.하부의 도전막을 연결하는 구조를 취하는 것에 있다.
상술한 것과 같이 본 발명에 따르면, 절연막을 사이에 두고 절연된 상.하부의 도전막을 전기적으로 연결하기 위하여 상부의 도전막 측벽에 측벽 도전막을 형성하기 때문에 절연막에 형성된 오프닝에서 상.하부의 도전막이 연결되는 종래의 구조에 비해 게이트 패턴의 선폭을 줄일 수 있다.
또한, 측벽 도전막에 자기정렬 식각하여 하부의 도전막을 형성하기 때문에 오정렬이 발생할 문제가 없다.
Claims (26)
- 반도체 기판 상에 형성된 하부 도전막 패턴;상기 하부 도전막 패턴 상에 형성된 절연막 패턴;상기 절연막 패턴 상에 형성된 상부 도전막 패턴;및상기 상부 도전막 패턴의 측벽에 형성되고 상기 상부 도전막 패턴과 상기 하부 도전막 패턴을 전기적으로 연결하는 측벽 도전막 패턴을 포함하되, 상기 측벽 도전막 패턴은 금속막인 것을 특징으로 하는 게이트 패턴.
- 제 1 항에 있어서,상기 측벽 도전막 패턴은 상기 하부 도전막 패턴의 가장자리 상에 직접적으로 접촉하는 것을 특징으로 하는 게이트 패턴.
- 제 2 항에 있어서,상기 측벽 도전막 패턴은 상기 하부 도전막 패턴의 리세스된 가장자리 상에 직접 접촉하는 것을 특징으로 하는 게이트 패턴.
- 제 2 항에 있어서,상기 하부 도전막 패턴은 상기 측벽 도전막 패턴의 측벽에 자기정렬된 측벽을 가지는 것을 특징으로 하는 게이트 패턴.
- 제 1 항에 있어서,상기 측벽 도전막 패턴은 상기 상부 도전막 패턴의 대향하는 양 측벽에 형성된 것을 특징으로 하는 게이트 패턴.
- 제 1 항에 있어서,상기 측벽 도전막 패턴은 상기 상부 도전막 패턴의 일측벽에 형성된 것을 특징으로 하는 게이트 패턴.
- 반도체 기판 상에 정의된 활성영역;상기 활성영역의 상부를 가로지르는 한쌍의 게이트 라인; 및상기 한쌍의 게이트 라인들 사이에 배치되어 상기 활성영역의 상부를 가로지르는 복수개의 워드라인들을 포함하되,상기 게이트 라인은 상기 활성영역 상에 형성된 하부 게이트 패턴과, 상기 하부 게이트 패턴 상부에 형성되고 상기 활성영역을 가로지르는 상부 게이트 패턴과, 상기 하부 게이트 패턴과 상기 상부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴의 일 측벽에 형성되어 상기 상부 게이트 패턴과 상기 하부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴을 포함하고,상기 워드라인은 상기 상기 활성영역 상에 형성된 부유게이트와, 상기 부유게이트 상부에 형성되어 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 부유게이트와 상기 제어게이트 전극 사이에 개재된 게이트 층간유전막을 포함하되,상기 하부 게이트 패턴과 상기 부유게이트, 상기 상부 게이트 패턴과 상기 제어게이트 전극, 및 상기 게이트 층간절연막과 상기 게이트 층간유전막은 각각 동일한 물질인 것을 특징으로 하는 비휘발성 기억소자.
- 제 7 항에 있어서,상기 워드라인들과 상기 상부 게이트 패턴들은 상기 측벽 게이트 패턴들 사이에 배치된 것을 특징으로 하는 비휘발성 기억 소자.
- 제 7 항에 있어서,상기 하부 게이트 패턴은 상기 상부 게이트 패턴의 하부로부터 신장되어 가장자리가 상기 측벽 게이트 패턴의 하부에 위치하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 9 항에 있어서,상기 하부 게이트 패턴은 상기 측벽 게이트 패턴의 측벽에 자기정렬된 측벽을 가지는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 9 항에 있어서,상기 측벽 게이트 패턴 하부의 상기 하부 게이트 패턴의 가장자리는 리세스된 것을 특징으로 하는 비휘발성 기억 소자.
- 제 7 항에 있어서,상기 게이트 라인은 노어형 기억 셀 블록의 최외각 더미 게이트 라인인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 7 항에 있어서,상기 게이트 라인은 낸드형 기억 셀의 선택 게이트인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 7 항에 있어서,주변회로 활성영역 상에 형성된 하부 도전막 패턴;상기 하부 도전막 패턴 상에 형성된 상부 도전막 패턴;상기 상부 도전막 패턴과 상기 하부 도전막 패턴 사이에 개재된 절연막 패턴; 및상기 상부 도전막 패턴의 측벽에 형성되어 상기 하부 도전막 패턴과 상기 상부 도전막 패턴을 전기적으로 연결하는 측벽 도전막 패턴을 포함하는 주변회로 트랜지스터의 게이트 패턴을 더 포함하는 비휘발성 기억 소자.
- 반도체 기판 상에 형성된 복수개의 활성영역;상기 반도체 기판에 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역과 상기 드레인 영역 사이에 배치되어 상기 활성영역 상부를 가로지르는 한쌍의 선택 게이트 라인; 및상기 한쌍의 선택 게이트 라인 사이에 배치되어 상기 활성영역 상부를 가로지르는 복수개의 워드라인을 포함하되,상기 선택 게이트 라인은 상기 활성영역 상에 형성된 하부 게이트 패턴과, 상기 하부 게이트 패턴 상에 형성되어 상기 활성영역 상부를 가로지르는 상부 게이트 패턴과, 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴의 일 측벽에 형성되어 상기 하부 게이트 패턴과 상기 상부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴을 포함하고,상기 워드라인은 상기 활성영역 상에 형성된 부유게이트와, 상기 부유게이트 상에 형성되어 상기 활성영역의 상부를 가로지르는 제어게이트 전극과, 상기 부유게이트와 상기 제어게이트 전극 사이에 개재된 게이트 층간유전막을 포함하되,상기 하부 게이트 패턴과 상기 부유게이트, 상기 상부 게이트 패턴과 상기 제어게이트 전극, 및 상기 게이트 층간절연막과 상기 게이트 층간유전막은 각각 동일한 물질인 것을 특징으로 하는 낸드형 비휘발성 기억소자의 셀 어레이.
- 제 15 항에 있어서,상기 측벽 게이트 패턴은 상기 소오스 영역에 인접한 상부 게이트 패턴의 일 측벽과, 상기 드레인 영역에 인접한 상기 상부 게이트 패턴의 일 측벽에 형성된 것을 특징으로 하는 낸드형 비휘발성 기억소자의 셀 어레이.
- 제 15 항에 있어서,상기 하부 게이트 패턴은 상기 상부 게이트 패턴의 하부로부터 신장되어 가 장자리가 상기 측벽 게이트 패턴의 하부에 위치하는 것을 특징으로 하는 비휘발성 기억 소자의 셀 어레이.
- 제 17 항에 있어서,상기 측벽 게이트 패턴 하부의 상기 하부 게이트 패턴의 가장자리는 리세스된 것을 특징으로 하는 비휘발성 기억 소자의 셀 어레이.
- 제 17 항에 있어서,상기 하부 게이트 패턴은 상기 측벽 게이트 패턴의 측벽에 정렬된 측벽을 가지는 것을 특징으로 하는 비휘발성 기억 소자의 셀 어레이.
- 반도체 기판 상에 제 1 도전막, 절연막 및 제 2 도전막을 형성하는 단계;상기 제 2 도전막 및 상기 절연막을 패터닝하여 상부 도전막 패턴 및 절연막 패턴을 형성하는 단계;상기 상부 도전막 패턴이 형성된 결과물 상에 제 3 도전막을 콘포말하게 형성하는 단계;상기 제 3 도전막을 이방성 식각하여 상기 상부 도전막 패턴의 측벽에 측벽 도전막 패턴을 형성하는 단계; 및상기 상부 도전막 패턴 및 상기 측벽 도전막 패턴을 식각마스크로 사용하여 상기 제 1 도전막을 식각하여 하부 도전막 패턴을 형성하는 단계를 포함하는 게이 트 패턴 형성 방법.
- 제 20 항에 있어서,상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴을 패터닝하여 게이트 패턴을 분리하는 단계를 더 포함하는 게이트 패턴 형성 방법.
- 제 21 항에 있어서,상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴을 패터닝하여 상기 상부 도전막 패턴, 상기 절연막 패턴, 상기 하부 도전막 패턴 및 상기 측벽 도전막 패턴으로 구성된 한 쌍의 게이트 패턴과,상기 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴으로 구성된 복수개의 워드라인 패턴을 상기 한 쌍의 게이트 패턴들 사이에 형성하는 것을 특징으로 하는 게이트 패턴 형성 방법.
- 제 20 항에 있어서,상기 상부 도전막 패턴 및 상기 절연막 패턴을 형성하는 단계에서,상기 상부 도전막 패턴에 자기정렬되도록 상기 제 1 도전막의 일부분을 식각하여 리세스 영역을 형성하는 것을 특징으로 하는 게이트 패턴 형성 방법.
- 반도체 기판에 활성영역을 정의하는 단계;상기 활성영역을 덮는 제 1 도전막을 형성하는 단계;상기 제 1 도전막이 형성된 기판의 전면에 절연막, 제 2 도전막 및 하드마스크막을 형성하는 단계;상기 하드마스크막, 제 2 도전막 및 상기 절연막을 패터닝하여 하드마스크 패턴, 상부 도전막 패턴 및 절연막 패턴을 형성하는 단계;상기 상부 도전막 패턴이 형성된 결과물 상에 제 3 도전막을 콘포말하게 형성하는 단계;상기 제 3 도전막을 이방성 식각하여 상기 상부 도전막 패턴의 측벽에 측벽 도전막 패턴을 형성하는 단계;상기 하드마스크 패턴 및 상기 측벽 도전막 패턴을 식각마스크로 사용하여 상기 제 1 도전막을 식각하여 하부 도전막 패턴을 형성하는 단계; 및상기 하드마스크 패턴, 상부 도전막 패턴, 상기 절연막 패턴 및 상기 하부 도전막 패턴을 순차적으로 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 게이트 라인과, 상기 게이트 라인들 사이에 배치되어 활성영역의 상부를 가로지르는 복수개의 워드라인으로 분리하는 단계를 포함하는 비휘발성 기억소자의 제조방법.
- 제 24 항에 있어서,상기 게이트 라인 및 상기 워드라인을 분리하는 단계에서,상기 게이트 라인은 상기 활성영역 상의 하부 게이트 패턴과, 상기 하부 게이트 패턴 상부에 형성되어 상기 활성영역을 가로지르는 상부 게이트 패턴과, 상기 상부 게이트 패턴 상의 캐핑막 패턴과, 상기 상부 게이트 패턴 및 상기 하부 게이트 패턴 사이에 개재된 게이트 층간절연막과, 상기 상부 게이트 패턴 측벽에 형성되어 상기 상부 게이트 패턴과 상기 하부 게이트 패턴을 전기적으로 연결하는 측벽 게이트 패턴으로 형성하고,상기 워드라인은 상기 활성영역 상의 부유게이트와, 상기 부유게이트 상부에 형성되어 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 제어게이트 전극 상의 캐핑막 패턴과, 상기 제어게이트 전극 및 상기 부유게이트 사이에 개재된 게이트 층간유전막으로 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조방법.
- 제 24 항에 있어서,상기 상부 도전막 패턴 및 상기 절연막 패턴을 형성하는 단계에서,상기 제 1 도전막의 일부분을 식각하여 리세스 영역을 형성하는 것을 특징으로 하는 비휘발성 기억소자의 제조 방법.
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