JP2014175587A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の特性劣化を防止する。
【解決手段】実施形態によれば、半導体基板上にゲート電極をマトリクス状に配置した複数のメモリセルトランジスタと、複数のメモリセルトランジスタの列方向の制御ゲート電極同士を連結したワード線と、ワード線を半導体基板のセル領域の外の引出領域に引き出して形成したワード線の引出部と、ゲート電極間に空隙を形成するように上部を覆う空隙形成用絶縁膜とを備え、半導体基板の引出領域には、半導体基板の上面に浮遊ゲート電極を構成する半導体膜および電極間絶縁膜が全面に形成され、ワード線の引出部は、電極間絶縁膜上に形成され、電極間絶縁膜の上面およびワード線の引出部の上面を覆うように空隙形成用絶縁膜が形成されていることを特徴とする。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、メモリセルの微細化に伴いゲート電極間が近接して容量結合しやすくなるので、ゲート電極間に絶縁膜を埋め込むのではなく、空隙を設けて空気（真空）により絶縁する構成を採用しつつある。このように空隙部を絶縁用に用いる場合には、空隙部の端部において確実に封止した状態に形成しないと、後工程で外部から薬液やレジストが浸入したり成膜用のガスなどが浸入したりして空隙部を保持できなくなり、不揮発性半導体記憶装置の特性が劣化する可能性がある。

また、多結晶シリコン膜と金属膜を積層した構成にした場合、ゲート加工などで金属膜をエッチング加工する際に、メモリセルの半導体基板表面あるいはその近傍に金属膜の残渣などが付着して金属汚染が発生し、不揮発性半導体記憶装置の特性が劣化する可能性がある。

特開２００６−１１４７５５号公報

不揮発性半導体記憶装置の特性劣化を防止する。

本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜、第１半導体膜、電極間絶縁膜および金属膜を有するゲート電極をセル領域上にマトリクス状に配置した複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの列方向の前記金属膜同士を連結し前記セル領域の外の引出領域に引き出した引出部を有するワード線と、前記ゲート電極間に空隙を形成するように上部を覆う空隙形成用絶縁膜とを備え、前記半導体基板の引出領域には、前記半導体基板の上面に前記第１半導体膜と同じ材料を有する第２半導体膜および前記電極間絶縁膜と同じ材料を有する第１絶縁膜が形成され、前記ワード線の引出部は、前記第１絶縁膜上に形成され、前記第１絶縁膜の上面および前記ワード線の引出部の上面を覆うように前記空隙形成用絶縁膜が形成されていることを特徴とする。

第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のブロック構成を概略的に示す図の一例 メモリセル領域の一部の電気的構成を概略的に示す図の一例 メモリセル領域およびゲート線の引出領域の一部を示す平面図の一例 メモリセルユニットの概略的構成を示す断面図の一例 （ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例 （ａ）図３中Ｃ−Ｃ線で示す部分の断面図の一例、（ｂ）図３中Ｄ−Ｄ線で示す部分の断面図の一例 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例（その１） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例（その２） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例（その３） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例（その４） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）図３中Ｂ−Ｂ線で示す部分の断面図の一例（その５） 第２実施形態における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの平面図の一例、（ｃ）図１２（ｂ）中Ｅ−Ｅ線で示す部分の断面図の一例 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その１） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その２） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その３） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その４） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その５） 第３実施形態を示す図で、（ａ）周辺回路のトランジスタの平面図の一例、（ｂ）図１８（ａ）中Ｅ−Ｅ線で示す部分の断面図の一例 第４実施形態を示す図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その１） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その２） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その３） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その４） 製造工程の一段階における図で、（ａ）図３中Ａ−Ａ線で示す部分の断面図の一例、（ｂ）周辺回路のトランジスタの断面図の一例（その５）

以下、実施形態について、ＮＡＮＤ型フラッシュメモリ装置に適用したものを、図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

（第１実施形態）
第１実施形態について図１から図１１を参照して説明する。
図１は、ＮＡＮＤ型フラッシュメモリ装置１のブロック構成を概略的に示す図の一例である。図１において、ＮＡＮＤ型フラッシュメモリ装置１は、チップ上のレイアウトとして、複数のメモリセル領域Ｍとその周囲に設けられた周辺回路領域Ｐとから構成されている。各メモリセル領域Ｍには、メモリセルトランジスタをマトリクス状に配置してなるブロックＢが複数並べて設けられる。周辺回路領域Ｐにはメモリセル領域Ｍの各ブロックＢに対応してワード線を昇圧するロウデコーダ、電流を検知するセンスアンプ等が設けられると共に、外部信号を処理する論理回路、制御回路、電源キャパシタなどが設けられている。

メモリセルトランジスタＴｒｍは、浮遊ゲート電極の電荷蓄積状態により、データを不揮発に記憶する。例えば、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を例えば“０”データ、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態を“１”データとして、２値データ記憶を行う。閾値分布制御をより細分化することで、４値や８値記憶等の多値記憶方式を採用することもできる。周辺回路部Ｐの周辺回路はメモリセルトランジスタＴｒｍへのデータ書き込みや消去、読み出しを制御する。

図２はメモリセル領域Ｍに設けられるメモリセルトランジスタＴｒｍのアレイの１ブロック分の構成を示す等価回路の一例である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニットＳＵをｋ列に渡って形成することで構成されている。なお、ｋは２以上の整数である。ＮＡＮＤセルユニットＳＵは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これらの間に直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなる。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図２中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、それぞれがワード線ＷＬ０〜ＷＬ３１により共通接続されたページ０〜３１として設けられている。また、図２中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬＤ、ＳＧＬＳで共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図２中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図２中Ｘ方向に延びるソース線ＳＬに接続されている。

図３はメモリセル領域Ｍおよびワード線ＷＬの引出領域Ｔの一部のレイアウトパターンを示す平面図の一例である。ここで引出領域Ｔは、ワード線ＷＬが引き出されて、上層配線にコンタクトで接続させる領域であり、例えば、メモリセル領域Ｍに於ける繰り返しパターンの端部よりも先の領域（図３の例では、Ｘ方向において右の領域）である。図３の状態は、ゲート電極の加工をした後の状態を示しており、ゲート電極上に形成される層間絶縁膜等は示していない。まず、メモリセル領域Ｍにおいて、半導体基板としてのシリコン基板２に、図３中Ｙ方向に沿って延びる素子分離領域ＳｂがＳＴＩ（shallow trench isolation）法により図３中Ｘ方向に所定間隔で複数本形成されている。これによって、図３中Ｙ方向に沿って延びる素子形成領域Ｓａが図２中Ｘ方向に分離形成されている。メモリセルトランジスタＴｒｍのワード線ＷＬは、素子形成領域４と直交する方向（図３中Ｘ方向）に沿って延びるように形成されると共に、図３中Ｙ方向に所定間隔で複数本形成されている。

また、一対の選択ゲートトランジスタＴｒｓ１（以下単にＴｒｓとする）の選択ゲート線ＳＧＬＤが図３中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬＤ間の素子形成領域Ｓａにはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する素子形成領域Ｓａ上にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが、選択ゲート線ＳＧＬＤと交差する素子形成領域４上には選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成されている。

また、ワード線ＷＬの引出領域Ｔにおいて、ワード線ＷＬの引出部ＷＬａは、図３中Ｘ方向に延びるように形成され、図３中の上方の１群のワード線ＷＬの引出部ＷＬａの右端部は、Ｙ方向において同じ向きに折曲されて、その先端にパッド部ＷＬｂが形成されている。なお、図示はしていないが、図３中の下方の一群のワード線ＷＬのパッド部ＷＬｂは、図３中の左方に設けられたワード線の引出領域に形成されている。本実施形態の場合、一群のワード線ＷＬのパッド部ＷＬｂは、図３中の右方に設けられたワード線ＷＬの引出領域Ｔと、図３中の左方に設けられたワード線ＷＬの引出領域とに交互に形成されている。

図４はメモリセル領域Ｍ内を示した図２中においてメモリセルユニットＳＵに沿う部分の断面構造を簡略的に示した一例である。図４において、シリコン基板２の上面にゲート絶縁膜を介してメモリセルトランジスタＴｒｍのゲート電極ＭＧおよび選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２の各ゲート電極ＳＧＳ、ＳＧＤが形成されている。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これら複数のメモリセルトランジスタＴｒｍの端部のものに隣接して、一端側に一対の選択ゲートトランジスタＴｒｓ１が形成され、他端側に一対の選択ゲートトランジスタＴｒｓ２が形成されている。

メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜上に、浮遊ゲート電極ＦＧが形成され、その上部に電極間絶縁膜を介して制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧは、隣接するセルユニットＳＵのゲート電極ＭＧ同士で連結されており、ワード線ＷＬとして機能する。ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ（ＳＧＳ、ＳＧＤ）−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧ間（ＳＧＳ間、ＳＧＤ間）に位置するシリコン基板２の表層にはソース／ドレイン領域２ｂが設けられる。ソース／ドレイン領域２ａ、２ｂは、シリコン基板２の表層に不純物を導入して形成することができる。なお、ソース／ドレイン領域２ｂは、後述するように高濃度不純物領域を併せて形成するＬＤＤ（lightly doped drain）構造を採用している。

選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＳ、ＳＧＤは、図４では簡略的に示しているが、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の膜構成で形成されており、電極間絶縁膜に開口が形成されていて浮遊ゲート電極と制御ゲート電極が短絡した構成とされている。

上記構成の各ゲート電極ＭＧ、ＳＧ（ＳＧＳ、ＳＧＤ）の上部にはこれらを埋めるように層間絶縁膜が形成されている。また、各ゲート電極間の絶縁は、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ（ＳＧＳ、ＳＧＤ）間には絶縁膜を埋め込まないでエアギャップ（空隙部）ＡＧを設けて絶縁するエアギャップ構造（図５参照）を採用している。ゲート電極ＳＧ間（ＳＧＳ間、ＳＡＧＤ間）は、絶縁膜を埋め込む構成としている。

ゲート電極ＳＧＳ−ＳＧＳ間には、シリコン基板２のソース領域２ｂ（ソース／ドレイン領域）に接触するようにソースコンタクトＣＳが設けられている。ソースコンタクトＣＳは、図２（ａ）に示したソース線ＳＬと接続されるもので、素子分離領域Ｓｂを隔てて隣接する選択ゲートトランジスタＴｒｓ１のソース領域２ｂ間にまたがるように連結した状態に形成されている。また、ゲート電極ＳＧＤ−ＳＧＤ間には、シリコン基板２のドレイン領域２ｂ（ソース／ドレイン領域）に接触するようにビット線コンタクトＣＢが設けられている。ビット線コンタクトＣＢは、図２、図３に示したビット線コンタクトＣＢに対応している。

ソース線ＳＬは、ソースコンタクトＣＳの上部に位置して電気的に接続された状態で層間絶縁膜に埋め込み形成されている。ソース線ＳＬは、下層に位置するワード線ＷＬとほぼ同じ方向に形成されている。ビット線ＢＬは、ビット線コンタクトＣＢの上部に位置して電気的に接続された状態で層間絶縁膜に埋め込み形成されている。ビット線ＢＬは、図２に示しているように、Ｙ方向すなわち素子形成領域ＳａあるいはＮＡＮＤセルユニットＳＵの形成方向と同じ方向に形成されている。また、ビット線ＢＬとソース線ＳＬとは直交する方向に形成されている。

次に、図５（ａ）、（ｂ）を参照して具体的構成について説明する。図５（ａ）、（ｂ）は、それぞれ図３中Ａ−Ａ線、Ｂ−Ｂ線で示す部分の断面図の一例である。図４で示した構成において、この実施形態では、メモリセルトランジスタＴｒｍのゲート電極ＭＧ間に絶縁膜を埋め込むのではなく、空隙部つまりエアギャップＡＧとして絶縁性の向上を図った構成を採用している。図５（ａ）に示す状態は、製造工程の途中の図であり、メモリセルトランジスタＴｒｍのゲート電極ＭＧを先に分離形成し、さらにエアギャップＡＧを形成した状態の断面図である。図５（ａ）の状態に続いて、選択ゲートトランジスタＴｒｓのゲート電極ＳＧおよび周辺回路トランジスタＴｒｐのゲート電極を形成する加工がなされる。

図５（ａ）において、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、シリコン基板２の上面にゲート絶縁膜３を介して形成されている。ゲート電極ＭＧは、下から第１半導体膜としての多結晶シリコン膜４、電極間絶縁膜５、第２半導体膜としての多結晶シリコン膜６、金属膜としてのタングステン（Ｗ）膜７および加工用のシリコン窒化膜８が順に積層されている。

ゲート絶縁膜３は、例えばシリコン酸化膜が用いられる。電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜、あるいは高誘電率の絶縁膜などが用いられる。金属膜としてのタングステン膜７は、多結晶シリコン膜６上に窒化タングステン（ＷＮ）膜などのバリアメタル膜を介した状態で形成することができる。多結晶シリコン膜４は浮遊ゲート電極ＦＧとして機能する。多結晶シリコン膜６およびタングステン膜７は制御ゲート電極ＣＧ、ワード線ＷＬとして機能する。

ゲート電極ＭＧは、隣接するゲート電極ＭＧとの間が所定間隔寸法で設定されており、ゲート電極ＳＧと隣接する部分では、所定間隔寸法よりもやや広くなるように配置することができる。各ゲート電極ＭＧ間のゲート絶縁膜３は切断することができる。また、各ゲート電極ＭＧの上面および側壁面とソース／ドレイン領域２ａが形成されたシリコン基板２の表面に、シリコン酸化膜９が形成されている。

さらに、シリコン酸化膜９を覆うようにエアギャップ（空隙部）形成用のシリコン酸化膜１０が形成されている。シリコン酸化膜１０は、埋め込み性の低い条件で形成されたものである。シリコン酸化膜１０は、ゲート電極ＭＧの上面、側壁面およびシリコン基板２の表面に薄く形成され、この後成膜が継続されると、ゲート電極ＭＧ間あるいはゲート電極ＭＧと隣接するゲート電極ＳＧとの間の内部を埋める前に上部において閉じた状態となる。これにより、ゲート電極ＭＧ間の上面がシリコン酸化膜１０により閉塞されて、内部にエアギャップＡＧが形成される。シリコン酸化膜１０の上面に、例えば、シリコン酸化膜からなる層間絶縁膜１１が形成されている。この層間絶縁膜１１によりエアギャップＡＧの上面を完全に閉塞することができる。

選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成される図５（ａ）中右側の部分では、この状態においてゲート加工がされておらず、隣接するゲート電極ＳＧ同士が分離されていない状態とされている。隣接する各ゲート電極ＳＧに対応して、電極間絶縁膜５に開口５ａが形成されている。多結晶シリコン膜４には開口５ａに対応した凹部が形成され、多結晶シリコン膜６が凹部を埋めるように形成されている。これにより、多結晶シリコン膜４と６は電気的に短絡した状態とされている。

図５（ｂ）は引出領域Ｔにおけるワード線ＷＬのパッド部ＷＬｂの断面を示している。この図５（ｂ）において、シリコン基板２上には、ゲート絶縁膜３および多結晶シリコン膜４が積層されている。パッド部ＷＬｂは、電極間絶縁膜５の上に所定幅寸法で多結晶シリコン膜６、タングステン膜７およびシリコン窒化膜８を順に積層している。パッド部ＷＬｂの上面および側面とそれらの間に露出している多結晶シリコン膜６の表面にはシリコン酸化膜９が形成されている。

このシリコン酸化膜９を覆うようにエアギャップ形成用のシリコン酸化膜１０が形成されている。この場合、２本のパッド部ＷＬｂの配置間隔はワード線ＷＬの配置間隔に比べて広く設定されているので、パッド部ＷＬｂの間にもシリコン酸化膜１０は埋め込み形成されている。シリコン酸化膜１０の上面を覆うように層間絶縁膜１１が形成されている。

すなわち、図３に示した引出領域Ｔのうち、パッド部ＷＬｂが形成される部分のパッド部ＷＬｂ以外の部分Ｋ（図３中斜線を施した部分）では、シリコン基板２の上面に、全面にゲート絶縁膜３および多結晶シリコン膜４が形成された状態である。なお、図５の工程途中の断面図においては、選択ゲート線ＳＧＬＤ間の領域Ｋ′も、シリコン基板２の上面に、全面にゲート絶縁膜３および多結晶シリコン膜４が形成された状態である。

次に、図６（ａ）、（ｂ）を参照して、引出領域Ｔにおいて、ワード線ＷＬの端部の断面形状の一例について説明する。図６（ａ）は、図３中Ｃ−Ｃ線で切断した部分の断面図の一例を示している。図６（ｂ）は、図３中Ｄ−Ｄ線で切断した部分の断面図の一例を示している。

すなわち、図６（ａ）では、境界領域Ｔにおけるワード線ＷＬの引出部ＷＬａ形成部のうち、引出部ＷＬａ間に位置するエアギャップＡＧが形成された部分Ｓｗから上述した領域Ｋに差し掛かる部分の断面図の一例を示している。また、図６（ｂ）では、境界領域Ｔにおける引出部ＷＬａ形成部のうち、引出部ＷＬａが形成された部分から上述した領域Ｋに差し掛かる部分の断面図の一例を示している。

図６（ａ）に示すワード線ＷＬの引出部ＷＬａ間の領域Ｓｗにおいては、シリコン基板２上にゲート絶縁膜３およびシリコン酸化膜９が形成され、その上部には何も充填されない状態の空隙部としてエアギャップＡＧが設けられている。エアギャップＡＧを覆うように、シリコン酸化膜１０が形成され、その上面に層間絶縁膜１１が形成されている。一方、領域Ｓｗから領域Ｋに差し掛かる部分では、ゲート絶縁膜３上に多結晶シリコン膜４が部分的に少し残った状態に形成することができる。領域Ｋにおいては多結晶シリコン膜４、電極間絶縁膜５をそのままの状態とすることができる。領域Ｓｗから領域Ｋに渡る全面にシリコン酸化膜９を形成することができる。エアギャップＡＧにより露出された多結晶シリコン膜４の端部は、曲面であるとも言える。ここで、この曲面を延長した部分にゲート絶縁膜３とシリコン酸化膜９の境界を形成することができ、さらにこの境界部分から多結晶シリコン膜４の曲面部分および上面を覆うようにシリコン酸化膜９を形成することができる。なお、ゲート絶縁膜３の膜厚とシリコン酸化膜９の膜厚は異なっていても良い。領域Ｓｗと領域Ｋとの境界付近において、多結晶シリコン膜４の上面にシリコン酸化膜１０および層間絶縁膜１１が徐々に高さを下げた状態でエアギャップＡＧ部分を封止するように、シリコン酸化膜９とシリコン酸化膜１０とが密着状態に形成されている。

次に、図６（ｂ）に示す部分においては、ワード線ＷＬの引出部ＷＬａ部分および領域Ｋのいずれにもシリコン基板２上にゲート絶縁膜３、多結晶シリコン膜４および電極間絶縁膜５が形成されている。そして、引出部ＷＬａを構成する多結晶シリコン膜６、タングステン膜７およびシリコン窒化膜８を積層した部分が領域Ｋとの境界部分まで形成されている。引出部ＷＬａの上面および側面と領域Ｋの電極間絶縁膜５の表面に、シリコン酸化膜９が形成されている。そして、引出部ＷＬａの端部から領域Ｋに至る部分では、図６（ａ）の同部分の構成と同じように、引出部ＷＬａ上のシリコン酸化膜１０および層間絶縁膜１１が、引出部ＷＬａの端面に沿うようにしてシリコン酸化膜９上に渡るように連続的に形成されている。

上記構成により、ワード線ＷＬ間および引出部ＷＬａ間のエアギャップＡＧは、領域Ｋに至る境界付近でシリコン酸化膜１０により封止された状態となる。この場合、領域Ｋにおいてはゲート絶縁膜３上に多結晶シリコン膜４、電極間絶縁膜５およびシリコン酸化膜９が残った状態に形成されているので、エアギャップ形成用のシリコン酸化膜１０は、ワード線ＷＬの引出部ＷＬａの高さ分Ｄに相当する段差をカバーするように形成される。したがって、領域Ｋにおける多結晶シリコン膜４が除去された場合の状態で発生する段差ＤＸに比べてシリコン酸化膜１０を形成する場合に段差が小さく、被覆性（カバレッジ性）を向上させた構成となる。

次に、上記構成の製造工程の一例について図７から図１１も参照して説明する。図７から図１１の各分図（ａ）、（ｂ）は、それぞれ図５（ａ）、（ｂ）の構成の製造工程の一段階を示した一例の図である。

図７（ａ）、（ｂ）において、シリコン基板２には、上面にゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、タングステン膜７およびシリコン窒化膜８が順に積層されている。多結晶シリコン膜４は第１半導体膜に相当し、多結晶シリコン膜６は第２半導体膜に相当し、タングステン膜７は金属膜に相当する。また、多結晶シリコン膜４は浮遊ゲート電極ＦＧとして機能させる膜であり、多結晶シリコン膜６およびタングステン膜７は、制御ゲート電極ＣＧおよびワード線ＷＬとして機能させる膜で、いわゆるポリメタル膜構成とされている。

タングステン膜７の形成では、窒化タングステン膜などのバリアメタル膜を多結晶シリコン膜６上に形成した後に形成すると良い。図７（ａ）で、選択ゲートトランジスタＴｒｓのゲート電極ＳＧを形成する部分には、予め電極間絶縁膜５に開口５ａが形成され、多結晶シリコン膜４と多結晶シリコン膜６とが開口５ａを介して接触させることで電気的に導通する状態としている。

また、図示はしていないが、前述したようにシリコン基板２の表面に素子分離溝が形成され内部に素子分離絶縁膜が埋め込み形成され、素子分離領域Ｓｂが形成されている。また、この素子分離領域Ｓｂによって図示のシリコン基板２の領域を素子形成領域Ｓａとして分離されている。また、この素子分離領域Ｓｂは多結晶シリコン膜４も図３のＸ方向に分断し、多結晶シリコン膜４を素子形成領域Ｓａ上にそれぞれ独立した浮遊ゲート電極に分離している。

次に、図８（ａ）、（ｂ）に示すように、ゲート電極加工のパターニングを実施する。ここでは、選択ゲートトランジスタＴｒｓのゲート電極ＳＧを後の工程で加工するものとし、先にメモリセルトランジスタＴｒｍのゲート電極ＭＧの分離加工を行う。また、このゲート加工では、まず、シリコン窒化膜８、タングステン膜７および多結晶シリコン膜６までをＲＩＥ（reactive ion etching）法により異方性エッチングを行う。このとき、図８（ｂ）に示すように、同時にゲート線引出部ＷＬａおよびパッド部ＷＬｂについても加工を行う。これにより、加工後の状態ではゲート電極ＭＧ間、ゲート電極ＭＧとゲート電極ＳＧ間およびバッド部ＷＬｂ間の電極間絶縁膜５の上面が露出した状態となる。また、ゲート電極ＭＧ、ゲート電極ＳＧ間およびパッド部ＷＬｂのタングステン膜７の側面が露出される。

このゲート加工では、金属膜であるタングステン膜７をエッチング処理することから、加工中にタングステンのエッチング残渣が飛散することがある。このような金属タングステンのエッチング残渣がシリコン基板２あるいはゲート絶縁膜３の表面に直接接触することを避けるため、例えば、電極間絶縁膜５をストッパとしてＲＩＥ法によるエッチング処理を一旦停止させている。

次に、図９（ａ）、（ｂ）に示すように、上記構成の上面に加工用のシリコン酸化膜１２を形成する。なお、この工程の前に洗浄処理などを実施してエッチング残渣を除去することも可能である。ここで、シリコン酸化膜１２は、カバー絶縁膜として機能するもので、成膜条件としてカバレッジの良くない条件でプラズマにより形成している。すなわち、エッチングにより露出しているメモリセルトランジスタＴｒｍ部分の電極間絶縁膜５の上面には開口部が狭いことを利用して成膜しにくく、しかも、シリコン窒化膜８の上面および側面とタングステン膜７の側面には成膜されるようにしている。これにより、シリコン酸化膜１２はメモリセルトランジスタＴｒｍ間において隙間を有するとともに、シリコン酸化膜１２はゲート加工により露出していたタングステン膜７の加工面を覆う（カバーする）状態とすることができる。なお、シリコン酸化膜１２は、タングステン膜７の側面の一部を覆っている場合でも、シリコン酸化膜１２を形成していない場合に比べて汚染を抑制する効果を有する。また、シリコン酸化膜１２は、成膜条件によっては部分的にゲート電極ＭＧ間の上部で連結した状態に形成されていることがある。また、シリコン酸化膜１２はメモリセルトランジスタＴｒｍ間において隙間を有することなく接触していても良い。なお、シリコン酸化膜１２が接触している部分の長さは、メモリセルトランジスタＴｒｍの上に形成されたシリコン酸化膜１２の長さよりも短い。

図９（ｂ）の部分では、２本のパッド部ＷＬｂの間および外側の部分では、配置間隔がメモリセルトランジスタＴｒｍのゲート電極ＭＧ間の距離よりも広い。このため、シリコン酸化膜１２はパッド部ＷＬｂの間に空隙部を形成していない。そして、シリコン酸化膜１２は、パッド部ＷＬｂの上面および側面に加えて、電極間絶縁膜５（電極間絶縁膜５がエッチングにて除去される条件の場合は多結晶シリコン膜４）の表面に沿うように形成されている。

次に、図１０（ａ）に示すように、シリコン酸化膜１２をマスクとしてゲート電極加工の後半を実施する。まず、ゲート電極ＭＧ間を閉塞するようにシリコン酸化膜１２が形成されている場合は、閉塞している部分のシリコン酸化膜１２をエッチングで除去出来る程度にＲＩＥ法によりエッチング処理を実施することができる。この後、ＲＩＥ法によりゲート電極加工のエッチング処理を行なう。これにより、ゲート電極ＭＧ間の電極間絶縁膜５、多結晶シリコン膜４を除去し、ゲート電極ＭＧの構成を得る。また、ゲート電極ＭＧ間のゲート絶縁膜３およびゲート電極ＭＧとゲート電極ＳＧとの間のゲート絶縁膜３を除去することができる。

一方、図１０（ｂ）に示すように、領域Ｋにおいては、パッド部ＷＬｂ上およびパッド部ＷＬｂの間にシリコン酸化膜１２が形成されていることで電極間絶縁膜５より下層の膜はエッチングされない。この後、シリコン酸化膜１２が剥離されると、パッド部ＷＬｂが形成された領域Ｋにおいては、多結晶シリコン膜４が残った状態となる。

なお、ＲＩＥ法による異方性エッチングでは、エッチング処理中に、シリコン酸化膜１２が若干エッチングされることがある。しかし、このエッチング処理では、多結晶シリコン膜４をエッチングする条件を採用することから、シリコン酸化膜１２を大きくエッチングさせることが無いので、タングステン膜７の露出部分を保護した状態を保持することができる。

上記のようにシリコン酸化膜１２をマスクとしてエッチング処理を行うので、つぎのような利点がある。すなわち、多結晶シリコン膜４を加工する際には、タングステン膜７の端面がシリコン酸化膜１２により覆われているので、ゲート絶縁膜３が露出した状態でタングステンのエッチング残渣などが飛散して汚染するのを防止できる。これにより、メモリセルトランジスタＴｒｍの特性に支障を来す要因を排除する効果が大きい。

この後、図１１（ａ）、（ｂ）に示すように、ゲート加工後のゲート電極ＭＧの側面を保護するカバー絶縁膜としてシリコン酸化膜９を、例えばＨＴＯ法、ＣＶＤ法などにより形成する。シリコン酸化膜９は、図１１（ａ）においては、ゲート電極ＭＧの側面、上面およびシリコン基板２の表面に形成される。また、シリコン酸化膜９は、図１１（ｂ）においては、ワード線のパッド部ＷＬｂの上面および側面、露出している電極間絶縁膜５の表面にも形成される。

続いて、図５（ａ）に示すように、エアギャップ形成用のシリコン酸化膜１０を成膜する。シリコン酸化膜１０は、被覆率の悪い条件で成膜することで、ゲート電極ＭＧ間の狭い部分では内部に成膜する前に上面部分で内部を閉塞するように閉じた膜として形成される。これにより、ゲート電極ＭＧ間にシリコン酸化膜１０が形成されない空隙部としてエアギャップＡＧが形成される。

また、図５（ｂ）に示すように、パッド部ＷＬｂが形成された領域Ｋの部分では、エアギャップは形成されず、シリコン酸化膜１０がパッド部ＷＬｂを上面および側面から覆うとともに多結晶シリコン膜４の表面を覆うように形成されている。このとき、図６（ａ）、（ｂ）に示したように、シリコン酸化膜１０は、引出部ＷＬａ間の領域Ｓｗでは、図３のＹ方向における間隔が狭いためシリコン酸化膜１０が内部に形成されていない。その結果、シリコン酸化膜１０は、ワード線ＷＬの引出部ＷＬａ上を覆う状態に形成されることで、引出部ＷＬａ間の領域ＳｗにエアギャップＡＧが形成されている。

図５（ａ）、（ｂ）に示した状態では、選択ゲートトランジスタＴｒｓのゲート電極ＳＧの加工が終了していないが、この後ゲート電極ＳＧの加工を行うと、この領域にはビット線コンタクトＣＢあるいはソースコンタクトＳＢを形成するために、多結晶シリコン膜４はエッチングにより除去される。

また、図３に示した選択ゲート線ＳＧＬＤ、ＳＧＬＳのうちで引出領域Ｔに至る部分、例えば引出部ＳＧＬＤａでは、２本の引出部ＳＧＬＤａの間の領域Ｋ′にはゲート電極ＳＧの加工の過程で多結晶シリコン膜４は剥離される。その結果、２本のゲート電極ＳＧが形成される。

本実施形態によれば、次のような効果を得ることができる。
ゲート加工時に多結晶シリコン膜６をエッチングした段階で一旦エッチングを止め、タングステン膜７の端面を覆うようにシリコン酸化膜１２を形成してから残りの部分をエッチングする工程を採用した。制御ゲート電極ＣＧの構成として、多結晶シリコン膜６の上にタングステン膜７を積層するポリメタル構造を採用しているので、加工後のタングステン膜７の端面からタングステンのエッチング残渣が飛散するのを抑制できる。これにより、ゲート加工で、タングステン（金属）がゲート絶縁膜３やシリコン基板２上に付着することによる汚染を防止できる。

また、上記のようにして被覆性の悪いシリコン酸化膜１２を形成する場合に、引出部Ｔにおいては、パッド部ＷＬｂ間の間隔が広いため、電極間絶縁膜５の上面にシリコン酸化膜１２が形成される。これにより、多結晶シリコン膜４をエッチングするゲート加工では、引出部Ｔの領域Ｋ部分で電極間絶縁膜５および多結晶シリコン膜４はエッチングされないで残る。この結果、ゲート加工後にエアギャップ形成用のシリコン酸化膜１０を形成する際に、被覆性が向上し、エアギャップＡＧの密閉性を向上できる。これにより、エアギャップ（空隙部）ＡＧ内に薬液やレジストあるいは膜形成用のガスなどの浸入を抑制できる。これは、ワード線ＷＬの端部において被覆するための段差をワード線ＷＬの高さ寸法Ｄとすることができ、従来の段差ＤＸに比べて小さい段差となるからである。

なお、引出領域Ｔにおいて、多結晶シリコン膜４、電極間絶縁膜５およびシリコン酸化膜９が全面に形成されているため、ワード線ＷＬの引出部ＷＬａ同士が短絡するようにも思われる。しかし、ワード線ＷＬの引出部ＷＬａの多結晶シリコン膜６やタングステン（Ｗ）膜７は電極間絶縁膜５によって多結晶シリコン膜４とそれぞれ分離されている。その結果、引出領域Ｔにおいて、ワード線ＷＬの引出部ＷＬａ同士が短絡することなく電気的に分離された配線として機能することができる。
このように、本実施形態によれば、不揮発性半導体記憶装置の特性劣化を防止することができる。

（第２実施形態）
図１２から図１７は第２実施形態を示している。第２実施形態は、選択ゲートトランジスタＴｒｓのゲート電極ＳＧおよび周辺回路トランジスタＴｒｐのゲート電極ＴＰを加工する場合のタングステン汚染対策を行うものである。以下、第１実施形態と異なる部分について説明する。なお、第２実施形態においては、基本的に第１実施形態においてメモリセルトランジスタＴｒｍのゲート電極ＭＧを形成した構成を基にして説明するが、第１実施形態のようにエアギャップを形成する構成に限らず適用することができる。

図１２（ａ）は、図３中Ａ−Ａ線で示した部分の断面図の一例である。図１２（ｂ）は、周辺回路のトランジスタの平面図の一例を示し、図１２（ｃ）は、図１２（ｂ）中Ｅ−Ｅ線で示す部分の断面図の一例を示している。

図１２（ａ）において、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、前述同様にシリコン基板２の上面にゲート絶縁膜３を介して形成されている。ゲート電極ＭＧは、下から第１半導体膜としての多結晶シリコン膜４、電極間絶縁膜５、第２半導体膜としての多結晶シリコン膜６、金属膜としてのタングステン（Ｗ）膜７、加工用のシリコン窒化膜８および加工用のシリコン酸化膜１３が順に積層されている。

ゲート電極ＭＧは、隣接するゲート電極ＭＧとの間が所定間隔寸法で設定されており、ゲート電極ＳＧと隣接する部分では、所定間隔寸法よりもやや広くなるように配置することができる。ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン基板２の表層部にはソース／ドレイン領域２ａが形成されている。各ゲート電極ＭＧの上面および側壁面とソース／ドレイン領域２ａが形成されたシリコン基板２の表面に、シリコン酸化膜９が形成されている。シリコン酸化膜９を覆うようにエアギャップ形成用のシリコン酸化膜１０、シリコン酸化膜からなる層間絶縁膜１１が順に形成されている。

選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、ゲート電極ＭＧと同様に、多結晶シリコン膜４ａ、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７、シリコン窒化膜８およびシリコン酸化膜１３が順に積層されている。この場合、選択ゲートトランジスタＴｒｓの多結晶シリコン膜４ａは、図３のＸ方向において幅寸法が広く形成されていて、隣接するゲート電極ＳＧに面する側において電極間絶縁膜５から上の構成よりも張り出した状態に形成されている。また、電極間絶縁膜５には、開口５ａが形成されていて、多結晶シリコン膜４ａと多結晶シリコン膜６とが開口５ａを介して接触する状態とされ、電気的に導通した状態とされている。ゲート電極ＳＧ−ＳＧ間のシリコン基板２の表層部にはソース／ドレイン２ｂおよび高濃度不純物領域２ｃが形成され、ＬＤＤ構造とされている。

シリコン酸化膜９はゲート電極ＳＧの上面および隣接するゲート電極ＭＧ側の側面およびゲート電極ＭＧ間のシリコン基板２の上に形成されている。また、シリコン酸化膜９はゲート電極ＳＧのゲート電極ＭＧ側の側面および上面にも連続して形成されている。シリコン酸化膜１０および１１は、ゲート電極ＭＧ側からゲート電極ＳＧの上面に架け渡すように形成されている。ゲート電極ＳＧ同士が対向する側面には、上部から下部の多結晶シリコン膜４ａが張り出した部分の上面に渡るようにスペーサ状のシリコン酸化膜１４が形成されている。さらに、ゲート電極ＳＧ同士が対向する側面には、シリコン酸化膜１４に沿うようにして上部から下部のシリコン基板２の表面にかけてスペーサ状のシリコン酸化膜１５が形成されている。

図１２（ｂ）において、周辺回路トランジスタＴｒｐは、シリコン基板２の表面に矩形状に設けられた素子形成領域Ｓａａに形成されている。素子形成領域Ｓａａは、素子分離領域Ｓｂｂにより包囲されている。ゲート電極ＰＧは素子形成領域Ｓａａの中央部を横切るように形成されている。

図１２（ｃ）において、周辺回路トランジスタＴｒｐのゲート電極ＰＧは、シリコン基板２の上面にゲート絶縁膜３を介して形成されている。なお、周辺回路でのトランジスタＴｒｐとしては、低耐圧トランジスタ、高耐圧トランジスタなどさまざまなものが設けられる。図１２（ｃ）では、低耐圧トランジスタを一例として示している。高耐圧トランジスタでは、耐圧を確保する目的で、メモリセルトランジスタＴｒｍで用いる薄いゲート絶縁膜３に代えて、厚いゲート酸化膜を別途形成して用いる構成のものがある。

ゲート電極ＰＧは、ゲート電極ＳＧと同様に、多結晶シリコン膜４ｂ、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７、シリコン窒化膜８およびシリコン酸化膜１３が順に積層されている。この場合、多結晶シリコン膜４ｂは、ゲート長方向において幅寸法が広く形成されていて、電極間絶縁膜５から上の構成よりも両側に張り出した状態に形成されている。電極間絶縁膜５には、開口５ｂが形成されていて、多結晶シリコン膜４ｂと多結晶シリコン膜６とが開口５ｂを介して接触する状態とされ、電気的に導通した状態とされている。ゲート電極ＰＧの両脇のシリコン基板２の表層部にはソース／ドレイン２ｄおよび高濃度不純物領域２ｅが形成され、ＬＤＤ構造とされている。

ゲート電極ＰＧの側面には、上部から下部の多結晶シリコン膜４ｂが張り出した部分の上面に渡るようにスペーサ状のシリコン酸化膜１４が形成されている。さらに、その表面には、シリコン酸化膜１４に沿うようにして上部から下部のシリコン基板２の表面にかけてスペーサ状のシリコン酸化膜１５が形成されている。

上記構成では、ゲート電極ＳＧおよびＰＧのゲート加工を行う際に、タングステン膜７をエッチング処理して露出した側壁面をシリコン酸化膜１４により覆う構成としているので、側壁面からシリコン基板２やゲート絶縁膜３上にタングステンが飛散することによる汚染を防止した構成となっている。

次に、上記構成の製造工程について図１３から図１７も参照して説明する。図１３（ａ）は、第１実施形態における図５（ａ）と同等の状態を示している。すなわち、メモリセルトランジスタＴｒｍのゲート電極ＭＧを先に分離形成し、さらにエアギャップＡＧを形成した状態である。

図１３（ａ）において、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、シリコン基板２の上面にゲート絶縁膜３を介して形成されている。ゲート電極ＭＧは、下から第１半導体膜としての多結晶シリコン膜４、電極間絶縁膜５、第２半導体膜としての多結晶シリコン膜６、金属膜としてのタングステン（Ｗ）膜７、加工用のシリコン窒化膜８およびシリコン酸化膜１３が順に積層されている。

ゲート電極ＭＧは、隣接するゲート電極ＭＧとの間が所定間隔寸法で設定されており、ゲート電極ＳＧと隣接する部分では、所定間隔寸法よりもやや広くなるように配置することができる。各ゲート電極ＭＧの上面および側壁面とソース／ドレイン領域２ａが形成されたシリコン基板２の表面に、シリコン酸化膜９が形成されている。

さらに、シリコン酸化膜９を覆うようにエアギャップ形成用のシリコン酸化膜１０が形成されている。シリコン酸化膜１０は、埋め込み性の低い条件で形成されたもので、ゲート電極ＭＧの上面、側壁面およびシリコン基板２の表面に薄く形成された後は、ゲート電極ＭＧ間あるいはゲート電極ＭＧと隣接するゲート電極ＳＧとの間の内部を埋める前に上部において閉じた状態となるため、内部にエアギャップＡＧが形成される。シリコン酸化膜１０の上面に、シリコン酸化膜１１が形成されている。

選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成される図３の領域Ｋ′および図５（ａ）中右側の部分では、この状態においてゲート加工がされておらず、隣接するゲート電極ＳＧ同士が分離されていない状態とされている。積層される膜の構成はゲート電極ＭＧとほぼ同じである。隣接するゲート電極ＳＧのそれぞれに対応して、電極間絶縁膜５に開口５ａが形成されている（図１３（ａ）では左側の開口５ａのみ示す）。多結晶シリコン膜４には開口５ａに対応した凹部が形成され、多結晶シリコン膜６が凹部を埋めるように形成されている。これにより、多結晶シリコン膜４と６は電気的に短絡した状態とされている。

また、図１３（ｂ）は、上記した図１３（ａ）の状態での周辺回路トランジスタＴｒｐのゲート電極ＴＰの形成部分の断面図一例である。図示のように、シリコン基板２に、ゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７、加工用のシリコン窒化膜８およびシリコン酸化膜１３が順に積層されている。また、ゲート電極ＰＧの形成位置に対応して、電極間絶縁膜５に開口５ｂが形成されている。多結晶シリコン膜４には開口５ｂに対応した凹部が形成され、多結晶シリコン膜６が凹部を埋めるように形成されている。これにより、多結晶シリコン膜４と６は電気的に短絡した状態とされている。

次に、図１４（ａ）、（ｂ）に示すように、フォトリソグラフィ技術によりレジストを塗布し、ゲート電極ＳＧおよびＰＧを形成するためのレジストパターン１６を形成する。図１４（ａ）に示すように、レジストパターン１６は、メモリセルトランジスタＴｒｍの形成領域を覆い、且つ、選択ゲートトランジスタＴｒｓのゲート電極ＳＧの形成部分を覆い、ゲート電極ＳＧ−ＳＧ間を開口している。また、図１４（ｂ）に示すように、レジストパターン１６は、周辺回路トランジスタＴｒｐのゲート電極ＰＧ部分を覆い、その他の部分を開口している。

このマスクパターン１６を用いて、例えば、ＲＩＥ法により異方性エッチングを行う。エッチング処理は、シリコン酸化膜１１、１０、１３、シリコン窒化膜８、タングステン膜７、多結晶シリコン膜６および電極間絶縁膜５を除去して多結晶シリコン膜４の上面を露出させるところで一旦停止する。

次に、図１５（ａ）、（ｂ）に示すように、レジストパターン１６を剥離し、この後、全面にシリコン酸化膜１４ａを所定膜厚で形成する。シリコン酸化膜１４ａは、シリコン酸化膜１１の上面およびエッチングにより形成されたゲート電極ＳＧおよびＰＧの側壁に沿うように形成される。また、シリコン酸化膜１１はエッチングにより形成されたゲート電極ＳＧ間およびゲート電極ＰＧの側面に隣接する多結晶シリコン４上にも形成される。シリコン酸化膜１４ａは前述したスペーサ状の酸化膜１４をゲート電極ＳＧおよびＰＧの側壁に形成するためのものである。

次に、図１６（ａ）、（ｂ）に示すように、形成したシリコン酸化膜１４ａに対して、例えば、ＲＩＥ法によりエッチバック処理を行なう。これにより、シリコン酸化膜１１上および多結晶シリコン膜４上に形成されたシリコン酸化膜１４ａが除去され、ゲート電極ＳＧおよびＰＧの側壁面にスペーサ状に残るシリコン酸化膜１４が形成される。この状態では、ゲート加工時に露出したゲート電極ＳＧおよびＰＧのタングステン膜７の端面がシリコン酸化膜１４により覆われた（カバーされた）状態となる。

次に、図１７（ａ）、（ｂ）に示すように、シリコン酸化膜１１および１４をマスクとして、ＲＩＥ法により異方性エッチングを行い、露出している多結晶シリコン膜４およびゲート絶縁膜３を除去してシリコン基板２の表面を露出させる。この場合、ゲート絶縁膜３はエッチング処理で除去しないで残しておくこともできる。この多結晶シリコン膜４のエッチング処理では、タングステン膜７の端面がシリコン酸化膜１４で覆われた状態であるから、タングステンが飛散してシリコン基板２あるいはゲート絶縁膜３の表面に付着するのを防止でき、タングステン汚染を回避できる。このようにして多結晶シリコン膜４が除去されると、ゲート電極ＳＧおよびＰＧのゲート加工が終了する。

なお、この状態では、図１７（ａ）に示しているように、選択ゲートトランジスタＴｒｓのゲート電極ＳＧにおいては、多結晶シリコン膜４ａは、スペーサ状に形成したシリコン酸化膜１４の分だけ張り出した状態に形成される。また、図１７（ｂ）に示しているように、ゲート電極ＰＧにおいては、図３のＸ方向、ゲート長方向における多結晶シリコン膜４ｂの両側にスペーサ状に形成したシリコン酸化膜１４の分だけ張り出した状態に形成される。この後、シリコン基板２の表面にイオン注入等により不純物が導入されてソース／ドレイン領域２ｂ、２ｄが形成される。

次に、図１２（ａ）、（ｂ）に示すように、さらに上面に全面にシリコン酸化膜を成膜し、成膜したシリコン酸化膜に対して、エッチバック処理によりゲート電極ＳＧおよびＰＧの側壁面にスペーサ状のシリコン酸化膜１５を形成する。これにより、多結晶シリコン膜４ａ、４ｂの端面がシリコン酸化膜１５により覆われた状態とされる。続いて、シリコン基板２の表面にイオン注入等により高濃度の不純物が導入されて高濃度不純物領域２ｃ、２ｅが形成され、ＬＤＤ構造が形成される。

なお、図１２（ａ）、（ｂ）の状態から、さらに層間絶縁膜の成膜工程、コンタクトプラグの形成工程あるいは配線層などの形成工程等を経てＮＡＮＤ型フラッシュメモリ装置１が形成される。

このような第２実施形態によれば、ゲート電極ＳＧおよびＰＧのゲート加工に際して、タングステン膜７をエッチングした端面をシリコン酸化膜１４で覆うようにした状態で、多結晶シリコン膜４をエッチングするようにした。これにより、シリコン基板２あるいはゲート絶縁膜３上にタングステンが飛散するのを防止でき、タングステン汚染を防止することができる。

なお、実施形態の説明では、メモリセルトランジスタＴｒｍのゲート加工においてもタングステン汚染対策を行った第１実施形態を前提としているが、メモリセルトランジスタＴｒｍにおけるタングステン汚染の対策を要しない場合には必ずしも第１実施形態を前提としなくても良い。

（第３実施形態）
図１８は第３実施形態を示している。以下、第２実施形態と異なる部分について説明する。図１８（ａ）は、第２実施形態における図１２（ｂ）の構成の平面図の一例を示し、図１８（ｂ）は、図１８（ａ）中Ｅ−Ｅ線で示す部分の断面図の一例を示している。

上記した第２実施形態の構成においては、周辺回路トランジスタＴｒｐのゲート電極ＰＧを形成した際に、ゲート長方向において多結晶シリコン膜４ｂが電極間絶縁膜５から上の構成に対して張り出した状態に形成されている。この多結晶シリコン膜４ｂが張り出した部分の上部にはスペーサ状のシリコン酸化膜１４および１５が形成されている。

図１８（ａ）において、周辺回路トランジスタＴｒｐは、シリコン基板２の表面に矩形状に設けられた素子形成領域Ｓａａに形成されている。素子形成領域Ｓａａは、素子分離領域Ｓｂｂによりで包囲されている。ゲート電極ＰＧは素子形成領域Ｓａａの中央部を横切るように形成されている。

図１８（ｂ）にも示すように、ゲート電極ＰＧは、多結晶シリコン膜４ｂの幅に相当する部分が下層に設けられ、ゲート長方向においてその上層に電極間絶縁膜５から上の構成が狭い幅で設けられている。多結晶シリコン膜４ｂが張り出した部分では、その上面にシリコン酸化膜１４が形成され、その外側にシリコン酸化膜１５が形成されている。また、全体を覆うように層間絶縁膜１６が形成されている。

多結晶シリコン膜４ｂがゲート長方向において張り出した部分で、シリコン酸化膜１４が形成されている部分に、層間絶縁膜１６の上面からシリコン酸化膜１４を貫通して多結晶シリコン膜４ｂの上面に接触するようにゲートコンタクト１７が形成されている。ゲートコンタクト１７は層間絶縁膜１７の上面において図示しない配線層と接続され、多結晶シリコン膜４ｂと電気的に接続される。

ゲートコンタクト１７を形成するためのコンタクトホールは、シリコン酸化膜１４を上方から貫通させるように、例えば、ＲＩＥ法などで異方性エッチング処理をすることで比較的容易に形成できる。これにより、ゲートコンタクト１７をゲート電極ＰＧのタングステン膜７や多結晶シリコン膜６などの上層の構成を経由しないで直接多結晶シリコン膜４ｂと接触する構成とすることができる。なお、この実施形態では、ゲートコンタクト１７を直接多結晶シリコン膜４ｂに接触させる構成とすることで、電極間絶縁膜５に開口５ｂは形成していない。すなわち、電極間絶縁膜５に開口５ｂを形成する工程を省略することができる。

上記のようにゲートコンタクト１７を形成するので、ゲートコンタクトを層間絶縁膜１６から下方に貫通させてタングステン膜７に接触させるように形成する従来相当の構成に比べて、電気的抵抗を小さくして素子特性の向上を図ることができる。ここで、バリアメタルとしてタングステン膜７と多結晶シリコン膜６の間にタングステンナイトライド（ＷＮ）を用いる場合、界面抵抗が増加する場合がある。しかし、本実施形態では上記したようにゲートコンタクト１７を上層の構成を経由せず直接多結晶シリコン膜４に接触することができる。その結果、周辺トランジスタの特性を向上させることができる。

なお、上記構成では、周辺回路のトランジスタＴｒｐのゲートコンタクト１７に適用した一例について説明したが、周辺回路に設けられる多結晶シリコン膜４ｂを利用した抵抗素子における多結晶シリコン膜４ｂへのコンタクトに適用できる。これにより多結晶シリコン膜４ｂを利用した抵抗素子においては、コンタクト形成部に起因して発生する抵抗値の変動や動作遅延などの不具合要因を抑制して安定した抵抗値を有する素子として使用できる。

また、多結晶シリコン膜４ｂを導体としてゲート絶縁膜３を介したシリコン基板２との間で形成される容量素子、あるいは多結晶シリコン膜４ｂを導体として電極間絶縁膜５介した多結晶シリコン膜６との間で形成される容量素子を設ける場合にも多結晶シリコン膜４ｂとのコンタクト形成に適用できる。

（第４実施形態）
図１９から図１４は第４実施形態を示すもので、これは、第１実施形態における図５（ａ）、（ｂ）の構成に続いてゲート電極ＳＧおよびＰＧの加工を行う場合の一例を示すものである。すなわち、第１実施形態で述べたように、メモリセルトランジスタＴｒｍのゲート電極ＭＧの加工を行い、ゲート電極ＭＧ間にエアギャップＡＧを形成した後の構成に続いて加工を行ったものである。以下、第１実施形態の図も適宜参照して説明する。

図１９（ａ）において、メモリセルトランジスタＴｒｍのゲート電極ＭＧについては第１実施形態における図５（ａ）の状態と同様であるから、構成の説明を省略する。選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、ゲート電極ＭＧと同様に、多結晶シリコン膜４ａ、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７およびシリコン窒化膜８が順に積層されている。多結晶シリコン膜４ａは、図３のＸ方向において幅寸法が大きく形成されていて、隣接するゲート電極ＳＧに面する側において電極間絶縁膜５から上の構成よりも張り出した状態に形成されている。電極間絶縁膜５には、開口５ａが形成されている。多結晶シリコン膜４ａと多結晶シリコン膜６とは、開口５ａを介して接触する状態に形成され、電気的に導通した状態とされている。ゲート電極ＳＧ−ＳＧ間のシリコン基板２の表層部にはソース／ドレイン２ｂおよび高濃度不純物領域２ｃが形成され、ＬＤＤ構造とされている。

シリコン酸化膜９は、ゲート電極ＳＧの上面および隣接するゲート電極ＭＧ側の側面に形成されている。シリコン酸化膜１０および１１は、ゲート電極ＭＧ側からゲート電極ＳＧの上面に架け渡すように形成されている。ゲート電極ＳＧ同士が対向する側面には、上部から下部の多結晶シリコン膜４ａが張り出した部分の上面に渡るようにスペーサ状のシリコン酸化膜１４が形成されている。さらに、ゲート電極ＳＧ同士が対向する側面には、シリコン酸化膜１４に沿うようにして上部から下部のシリコン基板２の表面にかけてスペーサ状のシリコン酸化膜１５が形成されている。

図１９（ｂ）において、周辺回路トランジスタＴｒｐのゲート電極ＰＧは、シリコン基板２の上面にゲート絶縁膜３を介して形成されている。周辺回路でのトランジスタＴｒｐとしては、低耐圧トランジスタ、高耐圧トランジスタなどさまざまなものがあり、図１９（ｂ）では、ゲート絶縁膜３を設ける低耐圧トランジスタを一例として示している。

ゲート電極ＰＧは、ゲート電極ＳＧと同様に、多結晶シリコン膜４ｂ、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７およびシリコン窒化膜８が順に積層されている。多結晶シリコン膜４ｂは、ゲート長方向において幅寸法が広く形成されていて、電極間絶縁膜５から上の構成よりも両側に張り出した状態に形成されている。電極間絶縁膜５には、開口５ｂが形成されている。多結晶シリコン膜４ｂと多結晶シリコン膜６とは、開口５ｂを介して接触する状態とされ、電気的に導通した状態とされている。ゲート電極ＰＧの両脇のシリコン基板２の表層部にはソース／ドレイン２ｄおよび高濃度不純物領域２ｅが形成され、ＬＤＤ構造とされている。

ゲート電極ＰＧの側面には、上部から下部の多結晶シリコン膜４ｂが張り出した部分の上面に渡るようにスペーサ状のシリコン酸化膜１４が形成されている。さらに、その表面には、シリコン酸化膜１４に沿うようにして上部から下部のシリコン基板２の表面にかけてスペーサ状のシリコン酸化膜１５が形成されている。

上記構成では、ゲート電極ＳＧおよびＰＧのゲート加工を行う際に、タングステン膜７をエッチング処理して露出した側壁面をシリコン酸化膜１４により覆う構成としているので、側壁面からシリコン基板２やゲート絶縁膜３上にタングステンが飛散することによる汚染を防止した構成となっている。

次に、上記構成の製造工程について図２０から図２４も参照して説明する。図２０（ａ）は、第１実施形態における図５（ａ）と同等の状態を示している。すなわち、メモリセルトランジスタＴｒｍのゲート電極ＭＧを先に分離形成し、さらにエアギャップＡＧを形成した状態である。選択ゲートトランジスタＴｒｓのゲート電極ＳＧについてはまだ加工されていない状態である。

また、図２０（ｂ）は、周辺回路トランジスタＴｒｐのゲート電極ＴＰの形成部分の断面図の一例である。図示のように、ゲート加工を行う前の状態である。図２０（ａ）と同様に、シリコン基板２に、ゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、タングステン（Ｗ）膜７および加工用のシリコン窒化膜８が順に積層されている。ゲート電極ＰＧに対応して、電極間絶縁膜５に開口５ｂが形成されている。多結晶シリコン膜４には開口５ｂに対応した凹部が形成され、多結晶シリコン膜６が凹部を埋めるように形成されている。これにより、多結晶シリコン膜４と６は電気的に短絡した状態とされている。

次に、図２１（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いてエッチング処理を行ってゲート電極ＳＧおよびＰＧを形成するゲート加工を行う。ここでは、レジストで形成したマスクパターンを利用してＲＩＥ法により異方性エッチングを行う。エッチング処理は、シリコン酸化膜１１、１０、シリコン窒化膜８、タングステン膜７、多結晶シリコン膜６および電極間絶縁膜５を除去して多結晶シリコン膜４の上面を露出させるところで一旦終了する。

次に、図２２（ａ）、（ｂ）に示すように、全面にシリコン酸化膜１４ａを所定膜厚で形成する。シリコン酸化膜１４ａは、シリコン酸化膜１１の上面およびエッチングにより形成されたゲート電極ＳＧおよびＰＧの側壁に沿うように形成される。シリコン酸化膜１４ａは前述したスペーサ状の酸化膜１４をゲート電極ＳＧおよびＰＧの側壁に形成するためのものである。

次に、図２３（ａ）、（ｂ）に示すように、形成したシリコン酸化膜１４ａに対して、ＲＩＥ法によりエッチバック処理を行なう。これにより、シリコン酸化膜１１上および多結晶シリコン膜４上に形成されたシリコン酸化膜１４ａが除去され、ゲート電極ＳＧおよびＰＧの側壁面にスペーサ状に残るシリコン酸化膜１４が形成される。この状態では、ゲート加工時に露出したゲート電極ＳＧおよびＰＧのタングステン膜７の端面がシリコン酸化膜１４によりカバーされた状態となる。

次に、図２４（ａ）、（ｂ）に示すように、シリコン酸化膜１１および１４をマスクとして、ＲＩＥ法により異方性エッチングを行い、露出している多結晶シリコン膜４およびゲート絶縁膜３を除去してシリコン基板２の表面を露出させる。この場合、ゲート絶縁膜３はエッチング処理で除去しないで残しておくこともできる。この多結晶シリコン膜４のエッチング処理では、タングステン膜７の端面がシリコン酸化膜１４で覆われた状態であるから、タングステンが飛散してシリコン基板２あるいはゲート絶縁膜３の表面に付着するのを防止でき、タングステン汚染を回避できる。このようにして多結晶シリコン膜４が除去されると、ゲート電極ＳＧおよびＰＧのゲート加工が終了する。

なお、この状態では、図２４（ａ）に示しているように、ゲート電極ＳＧにおいては、多結晶シリコン膜４ａは、スペーサ状に形成したシリコン酸化膜１４の分だけ張り出した状態に形成される。また、図２４（ｂ）に示しているように、ゲート電極ＰＧにおいては、図３のＸ方向、ゲート長方向における多結晶シリコン膜４ｂの両側にスペーサ状に形成したシリコン酸化膜１４の分だけ張り出した状態に形成される。この後、シリコン基板２の表面にイオン注入等により不純物が導入されてソース／ドレイン領域２ｂ、２ｄが形成される。

次に、図１９（ａ）、（ｂ）に示すように、さらに上面に全面にシリコン酸化膜を成膜し、成膜したシリコン酸化膜を、エッチバック処理を行うことで、ゲート電極ＳＧおよびＰＧの側壁面にスペーサ状のシリコン酸化膜１５を形成する。これにより、多結晶シリコン膜４ａ、４ｂの端面がシリコン酸化膜１５により覆われた状態とされる。続いて、シリコン基板２の表面にイオン注入等により高濃度の不純物が導入されて高濃度不純物領域２ｃ、２ｅが形成され、ＬＤＤ構造が形成される。

なお、図１９（ａ）、（ｂ）の状態から、さらに層間絶縁膜の成膜工程、コンタクトプラグの形成工程あるいは配線層などの形成工程等を経てＮＡＮＤ型フラッシュメモリ装置１が形成される。

このような第４実施形態によれば、ゲート電極ＳＧおよびＰＧのゲート加工に際して、タングステン膜７をエッチングした端面をシリコン酸化膜１４で覆うようにした状態で、多結晶シリコン膜４をエッチングするようにした。これにより、シリコン基板２あるいはゲート絶縁膜３上にタングステンが飛散するのを防止でき、タングステン汚染を防止することができる。

この結果、制御ゲート電極ＣＧとして、多結晶シリコン膜６およびタングステン膜７からなるいわゆるポリメタル構造を採用する場合に、メモリセル領域および周辺回路領域のゲート加工で懸念されるタングステン汚染を防止することができる。すなわち、メモリセルトランジスタＴｒｍのゲート電極ＭＧでのゲート加工におけるタングステン汚染防止に加えて、選択ゲートトランジスタＴｒｓのゲート電極ＳＧおよび周辺回路トランジスタＴｒｐのゲート電極ＰＧのゲート加工におけるタングステン汚染防止を図ることができる。

（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第１半導体膜、第２半導体膜は、多結晶シリコン膜に限らず、アモルファスシリコン膜を形成しても良い。また、シリコン膜以外の半導体膜を設けても良い。

制御ゲート電極ＣＧとして、多結晶シリコン膜６およびタングステン膜７を積層する例を示したが、タングステン以外の金属膜を用いることもできる。金属膜は、例えば、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの材料あるいはこれらの材料を主成分とした材料を用いることができる。

多結晶シリコン膜６上に金属膜を形成する際に、バリアメタル膜を用いることができる。この場合、バリアメタル膜の材料は、金属膜と多結晶シリコン膜とが反応するのを抑制する材料であれば良い。たとえば、窒化タングステン（ＷＮ）、窒化タングステンシリサイド（ＷＳｉＮ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、マンガン（Ｍｎ）、酸化マンガン（ＭｎＯ）、ニオブ（Ｎｂ）、窒化ニオブ（ＮｂＮ）、窒化モリブデン（ＭｏＮ）、バナジウム（Ｖｎ）などのさまざまな材料を用いることができる。

また、金属膜とバリアメタル膜の組み合わせは、窒化タングステン膜およびタングステン膜の組み合わせ以外に、上記した様々な材料を用いて様々な組み合わせを実施することが可能である。

カバレッジ性の低い膜として、プラズマによるシリコン酸化膜１２を形成する例を示したが、これ以外にもゲート加工時に露出するタングステン膜７の端面を保護する絶縁膜であれば採用できる。

第１実施形態では、メモリセルトランジスタＴｒｍのゲート電極ＭＧを先にゲート加工する場合を示したが、ゲート電極ＳＧ、ＰＧではタングステン汚染が課題とならない場合には、ゲート電極ＳＧおよびＰＧのゲート加工を同時に行うこともできる。

上記各実施形態ではゲート電極ＭＧ間にエアギャップＡＧを設ける構成のものに適用した例を示したが、制御ゲート電極ＣＧ（ワード線ＷＬ）にポリメタル構造を採用するもの全般に適用可能である。

ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以下は、本実施形態に含まれる不揮発性半導体記憶装置の製造方法を示すものである。
（１）半導体基板にゲート絶縁膜、浮遊ゲート電極用の第１半導体膜、電極間絶縁膜、制御ゲート電極用の金属膜を成膜する工程と、
前記金属膜をエッチングによりメモリセルトランジスタのゲート電極のパターンに加工する工程と、
前記エッチング加工で露出した前記電極間絶縁膜を露出させた状態とし且つ少なくとも前記エッチング加工で露出した前記金属膜の端面を覆うようにカバー絶縁膜を形成する工程と、
前記カバー絶縁膜をマスクとして前記電極間絶縁膜、第１半導体膜をエッチングして前記メモリセルトランジスタのゲート電極を形成する工程と、
前記エッチング加工された前記ゲート電極の上面に空隙形成用絶縁膜を形成し前記ゲート電極間に空隙を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

（２）上記（１）に記載の不揮発性半導体記憶装置の製造方法において、
前記カバー絶縁膜の形成工程では、埋め込み性の悪い条件でプラズマによりシリコン酸化膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。

（３）前記（１）に記載の不揮発性半導体記憶装置の製造方法において、
前記空隙形成用絶縁膜の形成工程では、埋め込み性の悪い条件でプラズマによりシリコン酸化膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。

（４）前記（１）に記載の不揮発性半導体記憶装置の製造方法において、
前記制御ゲート電極用の前記金属膜を連結してワード線を形成し、
前記ワード線の端部の引出部においては、前記カバー絶縁膜が前記電極間絶縁膜上に形成されるように隣接する前記ワード線の引出部の配置間隔を広げるように配置していることを特徴とする不揮発性半導体記憶装置の製造方法。

（５）前記（１）に記載の不揮発性半導体記憶装置の製造方法において、
前記制御ゲート電極用の前記第２半導体膜および前記金属膜を連結してワード線を形成し、
前記ワード線の端部の引出部においては、前記空隙部形成用絶縁膜が前記電極間絶縁膜上に形成されるように隣接する前記ワード線の引出部の配置間隔を広げるように配置していることを特徴とする不揮発性半導体記憶装置の製造方法。

（６）前記（１）に記載の不揮発性半導体記憶装置の製造方法において、
前記金属膜は、タングステン膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。

（７）半導体基板にゲート絶縁膜、第１半導体膜、電極間絶縁膜および金属膜を成膜する工程と、
前記金属膜、前記電極間絶縁膜、前記第１半導体膜をエッチングしてメモリセルトランジスタのゲート電極を形成する工程と、
前記メモリセルトランジスタのゲート電極を覆うように第１絶縁膜を形成する工程と、
選択ゲートトランジスタおよび周辺回路トランジスタのゲート電極に対応して前記第１絶縁膜、前記金属膜、前記電極間絶縁膜をエッチングする工程と、
前記工程においてエッチングされた選択ゲートトランジスタおよび周辺回路トランジスタのゲート電極に対応する前記第１絶縁膜、前記金属膜側面にスペーサ状の側壁絶縁膜を形成する工程と、
前記第１絶縁膜および側壁絶縁膜をマスクとして前記第１半導体膜、前記ゲート絶縁膜をエッチングしてゲート電極を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

（８）上記（７）に記載の不揮発性半導体記憶装置の製造方法において、
前記側壁絶縁膜は、メモリセルトランジスタのゲート電極の配置間隔よりも広い配置間隔で配置されるゲート電極の側壁に形成することを特徴とする不揮発性半導体記憶装置の製造方法。

（９）前記（７）に記載の不揮発性半導体記憶装置の製造方法において、
前記周辺回路トランジスタのゲート電極へのゲートコンタクトの形成を、前記側壁絶縁膜に前記ゲート電極に沿うようにコンタクトホールを形成して電極膜を埋め込むことにより形成することを特徴とする不揮発性半導体記憶装置の製造方法。

（１０）前記（７）に記載の不揮発性半導体記憶装置の製造方法において、
前記周辺回路には、前記第１半導体膜を抵抗体として用いる抵抗素子を備え、
前記抵抗素子の形成を、前記周辺回路素子のゲート電極と同等の構成となる前記側壁絶縁膜を形成し、前記側壁絶縁膜にコンタクトホールを形成して電極膜を埋め込むことにより前記第１半導体膜に接触するコンタクトを形成することを特徴とする不揮発性半導体記憶装置の製造方法。

図面中、１はＮＡＮＤ型フラッシュメモリ装置、２はシリコン基板、３はゲート絶縁膜、４は多結晶シリコン膜、５は電極間絶縁膜、６は多結晶シリコン膜、７はタングステン膜、１０はシリコン酸化膜、１２はシリコン酸化膜、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、Ｔｒｐは周辺回路トランジスタ、ＭＧ、ＳＧはゲート電極、ＡＧはエアギャップである。

Claims (6)

1. 半導体基板と、
   前記半導体基板上に形成されたゲート絶縁膜、第１半導体膜、電極間絶縁膜および金属膜を有するゲート電極をセル領域上にマトリクス状に配置した複数のメモリセルトランジスタと、
   前記複数のメモリセルトランジスタの列方向の前記金属膜同士を連結し前記セル領域の外の引出領域に引き出した引出部を有するワード線と、
   前記ゲート電極間に空隙を形成するように上部を覆う空隙形成用絶縁膜とを備え、
   前記半導体基板の引出領域には、前記半導体基板の上面に前記第１半導体膜と同じ材料を有する第２半導体膜および前記電極間絶縁膜と同じ材料を有する第１絶縁膜が形成され、前記ワード線の引出部は、前記第１絶縁膜上に形成され、前記第１絶縁膜の上面および前記ワード線の引出部の上面を覆うように前記空隙形成用絶縁膜が形成されていることを特徴とする不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記複数のゲート電極は、所定個数を一組として両端部に選択ゲート電極が形成され、且つ前記ゲート電極間および前記ゲート電極と前記選択ゲート電極との間が所定間隔で形成されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項１または２に記載の不揮発性半導体記憶装置において、
   前記引出領域は、前記半導体基板と前記第１半導体膜との間に前記ゲート絶縁膜と同じ膜厚の第２絶縁膜が形成されていることを特徴とする不揮発性半導体記憶装置。
4. 半導体基板と、
   前記半導体基板上に形成された第１ゲート絶縁膜、第１半導体膜、第１電極間絶縁膜および第１金属膜からなるゲート電極をセル領域上にマトリクス状に配置した複数のメモリセルトランジスタと、
   所定個数の前記ゲート電極を一組としてその両端にそれぞれ配置され第２ゲート絶縁膜、第２半導体膜、第２電極間絶縁膜および金属膜からなる選択ゲート電極を備えた選択ゲートトランジスタと、
   周辺回路部に配置形成され第３ゲート絶縁膜、第３半導体膜、第３電極間絶縁膜および金属膜からなる周辺ゲート電極を備えた周辺回路トランジスタとを有し、
   隣り合う組の前記選択ゲート電極が対向する部分の側壁部および前記周辺ゲート電極の側壁部において、前記第２半導体膜および第３半導体膜が所定寸法だけ突出する張出部を有するとともに、その張出部の上部に位置して側壁に絶縁膜によるスペーサが形成されていることを特徴とする不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記スペーサは、前記選択ゲートトランジスタおよび周辺回路トランジスタの各ゲート電極に対して、前記ゲート電極同士の配置間隔よりも広い間隔を有する側壁部に形成されていることを特徴とする不揮発性半導体記憶装置。
6. 請求項４に記載の不揮発性半導体記憶装置において、
   前記周辺ゲート電極のスペーサが形成された部分において、前記スペーサを上面から下方に貫通して前記第３半導体膜に達するゲートコンタクトを備えたことを特徴とする不揮発性半導体記憶装置。

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