CN110767656A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于衬底上方的栅叠层结构和贯穿栅叠层结构的多个沟道孔，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；以及沿着多个沟道孔的侧壁延伸的多个沟道柱，沟道柱包括沟道层以及夹在多个栅极导体和沟道层之间的存储器层，存储器层包括隧穿介质层、电荷存储层和阻挡介质层，侧壁上的存储器层具有露出电荷存储层的缺口，缺口处形成有氧化层，氧化层为电荷存储层的氧化层。该3D存储器件在沟道孔侧壁的缺口位置将电荷存储层氧化成氧化层，再用沟道层覆盖，避免了台阶位置的沟道柱结构受损时，沟道层与栅极导体短路而造成存储器失效，提高了存储器的良率。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿栅叠层结构的沟道柱实现存储单元串的存放。对于层数较高的堆叠结构，沟道柱的形成较为困难，则采用两个至多个栅叠层结构堆叠实现，但这样也会使上下层的沟道柱错位，在连接处形成台阶，而且，每一层的栅叠层结构中形成的沟道柱均匀性较差，在进行SNON打孔时，会造成层与层连接处的拐角处的沟道柱受损，如不加以处理，在后续形成栅极导体和沟道层时，会造成字线短路等情况，从而使得3D存储器件失效。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在沟道孔侧壁的暴露出电荷存储层的缺口位置将电荷存储层氧化成氧化层以隔开沟道层和多个栅极导体，避免了缺口位置的沟道柱结构受损时，沟道层与栅极导体短路而造成存储器失效，从而提高3D存储器件的良率和可靠性。
根据本发明第一方面，提供一种3D存储器件，包括：
衬底；
位于所述衬底上方的栅叠层结构和贯穿所述栅叠层结构的多个沟道孔，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；以及
沿着所述多个沟道孔的侧壁延伸的多个沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的存储器层，所述存储器层包括隧穿介质层、电荷存储层和阻挡介质层，
其中，所述侧壁上的存储器层具有露出所述电荷存储层的缺口，所述缺口处形成有氧化层，所述氧化层为所述电荷存储层的氧化层。
优选地，所述缺口依次穿过所述隧穿介质层、电荷存储层和阻挡介质层；
或所述缺口仅穿过所述隧穿介质层；
或所述缺口穿过所述隧穿介质层和至少部分所述电荷存储层。
所述氧化层包括氧化硅。
优选地，所述电荷存储层为氮化硅层。
优选地，所述隧穿介质层包括氧化硅，所述阻挡介质层包括氧化硅。
优选地，所述沟道孔的侧壁形成有台阶，所述氧化层形成于所述台阶之上。
优选地，所述栅叠层结构包括堆叠的第一叠层和第二叠层，所述台阶位于所述第一叠层和所述第二叠层的界面处；
所述多个沟道孔分别包括贯穿所述第一叠层的第一通孔和贯穿所述第二叠层的第二通孔，所述第一通孔与所述第二通孔彼此连通。
优选地，所述多个沟道柱与所述多个栅极导体中位于所述缺口位置的第一栅极导体形成多个第一选择晶体管或虚拟存储晶体管。
优选地，所述多个沟道柱分别与所述多个栅极导体中位于所述第一栅极导体两侧且距离所述第一栅极导体最远的第二栅极导体和第三栅极导体分别形成第二选择晶体管和第三选择晶体管。
优选地，所述多个沟道柱与所述多个栅极导体中位于所述第一栅极导体与所述第二栅极导体之间以及位于所述第一栅极导体和所述第三栅极导体之间的第四栅极导体形成多个存储晶体管。
根据本发明第二方面，提供一种3D存储器件的制造方法，包括：
在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道孔；以及
形成沿着所述多个沟道孔的侧壁延伸的多个沟道柱，所述多个沟道柱分别包括沟道层以及夹在多个栅极导体和所述沟道层之间的存储器层，所述存储器层包括隧穿介质层、电荷存储层和阻挡介质层，
其中，所述沟道孔的侧壁上的存储器层具有露出所述电荷存储层的缺口，所述缺口处形成有氧化层，所述氧化层为所述电荷存储层的氧化层。
优选地，所述缺口依次穿过所述隧穿介质层、电荷存储层和阻挡介质层；
或所述缺口仅穿过所述隧穿介质层；
或所述缺口穿过所述隧穿介质层和至少部分所述电荷存储层。
优选地，形成所述栅叠层结构的步骤包括：
形成堆叠的第一叠层和第二叠层，所述缺口位于所述第一叠层和所述第二叠层的界面处。
优选地，形成所述沟道孔的步骤包括：
形成贯穿所述第一叠层的第一通孔和贯穿所述第二叠层的第二通孔，所述第一通孔与所述第二通孔彼此连通。
优选地，形成所述多个沟道柱的步骤包括：
在所述多个沟道孔的侧壁和底部依次形成阻挡介质层、电荷存储层、隧穿介质层；以及
在所述阻挡介质层上形成沟道层。
优选地，在形成所述存储器层和形成所述沟道层的步骤之间，还包括：
在所述隧穿介质层上形成第一保护层；
进行刻蚀，以在所述沟道孔的底部形成露出所述衬底，并穿过所述第一保护层、隧穿介质层、电荷存储层和阻挡介质层的通孔；以及
去除所述第一保护层。
优选地，在形成所述阻挡介质层、所述电荷存储层、所述隧穿介质层和形成所述沟道层的步骤之间，还包括：
在所述隧穿介质层上依次形成第一保护层和第二保护层；
进行刻蚀，以在所述沟道孔的底部形成露出所述衬底，并穿过所述第二保护层、第一保护层、隧穿介质层、电荷存储层和阻挡介质层的通孔；以及
去除所述第一保护层和所述第二保护层。
优选地，所述缺口形成于对所述存储层进行刻蚀以在所述沟道孔的底部形成所述通孔的过程中。
优选地，所述第一保护层和所述电荷存储层分别由多晶硅和氮化硅组成，去除所述第一保护层的方法包括干法刻蚀和湿法刻蚀。
优选地，所述氧化层包括氧化硅。
优选地，所述隧穿介质层包括氧化硅，所述阻挡介质层包括氧化硅。
优选地，去除所述第一保护层后还包括：在将所述去除所述第一保护层后的所述沟道孔中，将所述缺口附近的氮化硅氧化成氧化硅。
优选地，所述第二保护层由氧化硅组成，去除所述第二保护层的方法包括干法刻蚀和湿法刻蚀。
优选地，所述多个沟道柱与所述多个栅极导体分别形成多个选择晶体管和多个存储晶体管。
优选地，所述多个沟道柱与所述多个栅极导体中位于所述缺口位置的第一栅极导体形成多个第一选择晶体管或虚拟存储晶体管。
优选地，所述多个栅极导体由采用原子层沉积的金属层形成，所述金属层包括钨、铂、钛中的至少一种或其合金。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的多个栅极导体和多个层间绝缘层的栅叠层结构，且形成贯穿该栅叠层结构的多个沟道柱，沟道柱包括沟道层以及夹在多个栅极导体和沟道层之间的存储器层，存储器层包括阻挡介质层、电荷存储层和隧穿介质层。且本发明的3D存储器件的多个沟道孔侧壁上的存储器层具有露出电荷存储层的缺口，缺口处形成有氧化层，氧化层为电荷存储层的氧化层即在缺口位置将受损的电荷存储层氧化为氧化层以隔开沟道层和多个栅极导体，当缺口位置的沟道柱结构遭到破坏时，由氧化层包覆，避免了栅极导体形成过程中与沟道层造成的字线短路问题，从而避免了存储器件的失效问题，提高了3D存储器件的良率和可靠性。
另外，由于沟道孔侧壁的缺口位置处的阻挡介质层、电荷存储层和隧穿介质层部分损坏，不能做正常的字线功能，所以将该处改做选择晶体管或是虚拟存储晶体管，且不影响存储器件其他部位的正常存储功能。
进一步地，在沟道孔的底部形成露出衬底，并穿过存储器层的通孔前，阻挡介质层、电荷存储层和隧穿介质层的表面还覆盖有第一保护层和第二保护层，第一保护层为多晶硅层，该多晶硅层作为牺牲层对阻挡介质层、电荷存储层和隧穿介质层起到保护作用，当形成通孔后去除多晶硅层，然后再沉积沟道层，可以防止形成通孔时损坏存储器件的栅极结构等重要结构，从而提高3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a和图3b分别示出现有技术中的3D存储器件的形成过程的截面结构示意图。
图4a至4m分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有阻挡介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由掺杂或是不掺杂的多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅或是氮氧化硅，电荷存储层113由金属半导体如多晶硅或者氮化硅组成，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕半导体层的叠层结构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和阻挡介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3a和图3b分别示出现有技术中的3D存储器件的形成过程的截面结构示意图。
现有3D存储器件容易出现失效问题，以下结合图3a-图3b说明其中的部分产生原因。如图3a所示，现有技术的3D存储器件300以两层栅叠层结构为例进行说明。该3D存储器件的结构包括：衬底101以及堆叠在衬底101上的第一栅叠层结构150’和第二栅叠层结构150，第一栅叠层结构150’包括交替沉积的多个层间绝缘层140’和多个栅极导体120’；第二层栅叠层结构150包括交替沉积的多个栅极导体120和多个层间绝缘层140，第一栅叠层结构150’上上形成有贯第一穿栅叠层结构150’的子沟道孔110’。第二栅叠层结构150上形成有贯穿第二栅叠层结构150的多个子沟道孔110，子沟道孔110’和子沟道孔110连通形成沟道孔。进一步地，衬底101上还生长有外延层102，在子沟道孔110’底部的凹槽中进行硅的外延沉积生长形成硅外延层(SEG)。
在沟道孔的内壁上形成有沟道柱，沟道柱包括紧贴沟道孔内壁延伸的存储器层以及位于存储器层表面的牺牲层116，牺牲层116例如为多晶硅。存储器层包括堆叠的隧穿介质层112、电荷存储层113和阻挡介质层114。由于工艺的作用，沟道孔在第二栅叠层结构150和第一栅叠层结构150’的连接处形成台阶。
如图3b所示，刻蚀去除子沟道孔110’底部的多晶硅116和存储器层，以形成暴露出外延层102表面的开口，沿图3a中L所示的一组实线的方向，从子沟道孔110的顶部向子沟道孔110’的底部进行刻蚀。
由于子沟道孔110和110’内壁的存储器层和牺牲层116为倾斜结构，且两个栅叠层结构连接处的台阶坡度较陡，台阶对刻蚀的等离子产生阻挡，位于台阶处的隧穿介质层112、电荷存储层113和阻挡介质层114以及牺牲层116也会被刻蚀，导致受损或断开，形成暴露出电荷存储层113的缺口(如图3b中A处所示)。如果不及时处理，在后续填充钨金属，制作栅极导体时会造成字线短路，存储器件失效，影响存储性能。
在图3a和图3b中以两层栅叠层结构为例说明，但是在实际生产中，3D存储器件可能有多层或单层栅叠层结构，在贯穿栅叠层结构的沟道孔中，其侧壁可能都会形成倾斜结构或是台阶，那么在进行刻蚀开口的操作时，均可能造成存储器层的损坏，形成暴露出电荷存储层的缺口，从而导致字线短路，影响存储性能。
图4a至4m分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面示意图，所述截面图沿着图2中的AA线截取。以下结合图4a至图4m进行详细说明。
本发明的3D存储器件包括单层或多层栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，还包括沿着多个沟道孔的侧壁延伸的多个沟道柱，多个沟道柱分别包括沟道层以及夹在多个栅极导体和沟道层之间的隧穿介质层、电荷存储层和阻挡介质层，并且，多个沟道孔的侧壁包括倾斜结构或台阶，为解决现有技术中提到的问题，在本发明的3D存储器件中，在台阶位置将具有缺口的电荷存储层氧化，以形成阻挡介质层的一部分以隔开沟道层和多个栅极导体，避免字线短路。
即不论3D存储器件是单层的栅叠层结构或是双层的栅叠层结构，甚至是多层的栅叠层结构，只要在沟道孔侧壁上形成有暴露出电荷存储层的缺口，那么均会在设置沟道层之前将受损的电荷存储层氧化成氧化层，以形成沟道层与栅极导体之间的隔离。
以下，本实施例以两层栅叠层结构为例进行说明本发明3D存储器件的形成过程，即本实施例的3D存储器件400包括衬底201和堆叠于衬底201上方的栅叠层结构250’(即第一叠层)和栅叠层结构250(即第二叠层)。栅叠层结构250’和栅叠层结构250分别包括交替堆叠的多个导体层和多个层间绝缘层，以及贯穿栅叠层结构250’的多个第一子沟道孔210’(或通孔)和贯穿栅叠层结构250第二子沟道孔210(或通孔)，第一子沟道孔210’和所述第二子沟道孔210相连通，形成沟道孔270。
在本发明实施例中，如图4a所示，先提供半导体衬底201，并在衬底201上交替地沉积多个层间绝缘层240’和多个牺牲层220’，由此构成了第一栅叠层结构250’。半导体衬底201的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)，也可以是绝缘体上硅(SOI)。绝缘体上锗(GOI)，或者其他材料，在该实施例中，衬底201例如是单晶硅衬底，层间绝缘层240’例如由氧化硅组成。
牺牲层220’与层间绝缘层240’交替堆叠是指：在形成一层牺牲层220’后，在该牺牲层220’表面形成层间绝缘层240’，然后依次循环形成牺牲层220’和位于牺牲层220’上的层间绝缘层240’的步骤。
牺牲层220’与层间绝缘层240’的材料不相同，后续去除牺牲层220’时，使牺牲层220’相对于层间绝缘层220’具有高的刻蚀选择比，因而在去除牺牲层220’时，对层间绝缘层240’的刻蚀量较小或者忽略不计，保证隔离层220’的完整性。
层间绝缘层240’的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，牺牲层220’的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，层间绝缘层240’的材料为氧化硅，牺牲层220’的材料为氮化硅，层间绝缘层240’和牺牲层220’采用化学气相沉积工艺形成。
如图4b所示，对第一栅叠层结构250’进行刻蚀，形成贯穿栅叠层结构250’的第一子沟道孔(或第一通孔)，即子沟道孔210’。第一子沟道孔210’例如通过各向异性的干法刻蚀工艺形成，各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在栅叠层结构250’上形成图形化的掩膜层，图形化的掩膜层具有暴露出栅叠层结构250’表面的开口，在进行刻蚀时，以图形化的掩膜层为掩膜，刻蚀所述栅叠层结构250’，在栅叠层结构250’中形成第一子沟道孔210’。
在一个实施例中，栅叠层结构250’与半导体衬底201之间还形成有缓冲氧化层(图中未示出)和位于缓冲氧化层上的介质层(图中未示出)，在形成第一子沟道孔210’后，继续刻蚀第一子沟道孔210’底部的缓冲氧化层和介质层以及部分半导体衬底201，形成凹槽；在凹槽中通过选择性外延工艺形成外延层202，外延层202的表面低于介质层的表面高于半导体衬底201的表面，外延层202的材料为硅、锗或硅锗，本实施例中，外延层202的材料为硅。
如图4c所示，在第一子沟道柱210’内沉积牺牲层，牺牲层可以对所述第一子沟道孔210’在侧壁进行保护，减小其在对第二栅叠层结构进行操作的过程中受到的损伤，同时可以充当硬掩膜层，以保持第二栅叠层结构的层面平整。
如图4d所示，在第一栅叠层结构250’上交替地沉积多个层间绝缘层240和多个牺牲层220，形成第二层栅叠层结构250。多个牺牲层220’和多个牺牲层220后续去除以形成空腔，然后在空腔位置形成控制栅。隔离层240和隔离层240’作为不同层的控制栅之间或者控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。多个牺牲层220’和多个牺牲层220的材料可以相同，多个隔离层240和多个隔离层240’材料相同。
本发明实施例为以双层的栅叠层结构为例进行的说明。需要理解的是，在第二栅叠层结构上还可以沉积第三、第四等多个其他的栅叠层结构。其中，第一栅叠层结构与第二栅叠层结构的沉积方式相同，但二者之间的栅极导体和层间绝缘层的层数不一定是相同的，实际操作中可以根据需要进行合适的选择，在此不做限定。
如图4e所示，对第二栅叠层结构250进行刻蚀，形成贯穿第二栅叠层结构250的第二子沟道孔210(或第二通孔)，第二子沟道孔210与第一子沟道孔210’相连通，且第二子沟道孔210相对于第一子沟道孔210’可能存在对准偏移。受工艺限制，通常地，第二子沟道孔210的下部开口与第一子沟道孔210’顶部开口相互错开有一定距离。且由于上层子沟道孔210和下层子沟道孔210’在形成时，受到刻蚀的特性影响均呈上粗下细的柱形，且由于第二子沟道孔210相对于第一子沟道孔210’可能存在对准偏移，所以在第二子沟道孔210和第一子沟道孔210’的连接处会形成有斜坡或台阶，即在第一栅叠层结构250’和第二栅叠层结构250的界面处形成倾斜结构或台阶。台阶的存在导致后续刻蚀第一子沟道孔210’底部的电荷存储层，形成暴露出外延层202表面的开口时，会使得第一子沟道孔210’和第二子沟道孔210交界处的电荷存储层被刻断或损坏，带来NAND存储器的失效，因此，将连接处的晶体管由原来的存储晶体管改做选择晶体管或是虚拟存储晶体管。
刻蚀第二栅叠层结构250形成第二子沟道孔210例如采用各向异性的干法刻蚀工艺，在具体的实施例中，各向异性的干法刻蚀工艺为等离子体刻蚀工艺。
如图4f所示，移除第一子沟道柱210’内沉积的牺牲层，以便连接第一子沟道柱210’与第二子沟道柱210，形成贯通第一栅叠层结构与第二栅叠层结构的沟道孔270。
如图4g所示，沿沟道孔270的内壁延伸沉积形成沟道侧壁结构，沟道侧壁结构包括存储器层。其中，存储器层结构采用原子沉积法ALD工艺生长，为连续性层结构。进一步的，存储器层结构为交替沉积的氧化物-氮化物-氧化物，包括堆叠的隧穿介质层212、电荷存储层213和阻挡介质层214。在形成隧穿介质层212、电荷存储层213和阻挡介质层214之后，还需要在隧穿介质层212上形成保护结构。
在一个实施例中，在隧穿介质层212表面沉积第一保护层215，第一保护层215作为沟道牺牲层，用于在后续刻蚀第一子沟道孔210’底部的存储器层结构，以形成暴露出底部的外延层202的通孔时，用于保护沟道孔270侧壁上的存储器层结构。第一保护层215例如是多晶硅层，包括掺杂或不掺杂的多晶硅，所以在沉积第一保护层215后，形成存储器层和保护层的结构层。
在另一个实施例中，在隧穿介质层212表面依次形成第一保护层215和第二保护层216(即图4g所示)，第一保护层215例如是多晶硅层，与上述实施例描述一致。第二保护层216则为采用原子沉积法ALD工艺生长的氧化硅、氮化硅、氮氧化硅、碳化硅或氮化硼。第二保护层216用于保护第一保护层215在整个刻蚀的过程中(形成暴露出外延层202的通孔时)使得第一保护层215能够对台阶附近的存储器层结构进行有效的保护。
进一步的，在隧穿介质层212表面沉积第一保护层215和第二保护层216后，形成存储器层和保护层的结构，其中，该结构为交替沉积的氧化物-氮化物-氧化物-多晶硅材料-氧化硅。所以本实施例的3D存储器件是先在多个沟道孔270的侧壁和底部依次形成阻挡介质层214、电荷存储层213和隧穿介质层212，然后再在隧穿介质层212上依次形成第一保护层215和第二保护层216，对侧壁存储器层形成多重保护。进一步地，第一保护层215和第二保护层216的形成工艺为化学气相沉积工艺。
本发明实施例与现有技术最大的不同之处在于本申请在现有技术的存储器层结构上进行了改进，在形成存储器层的同时，还形成了沉积在存储器层外侧的多晶硅层和氧化硅或氮化硅层(第一保护层215和第二保护层216)。第一保护层215和第二保护层216作为牺牲层，在形成暴露出外延层202表面的开口的过程中起到对沟道孔270和侧壁结构的保护作用，在后续过程中会被去除。隧穿介质层212、电荷存储层213、阻挡介质层214、第一保护层层215以及第二保护层216均为覆盖整个两层子沟道孔210和210’的连续的层结构。
此时，3D存储器件400的子沟道孔210’的底部，也即外延层202的表面均被隧穿介质层212、电荷存储层213和阻挡介质层214等所覆盖，不利于后续的沟道层与外延层202的连通，所以要对其进行刻蚀打孔操作，如图中所示，沿L实线箭头所指示的方向，从子沟道孔210的顶部向子沟道孔210’的底部进行刻蚀。
如图4h所示，对沟道孔270进行刻蚀，以在沟道孔270的底部形成到达衬底202的通孔，即对衬底201表面的存储器层以及多第一保护层215(或第一保护层215和第二保护层216)进行刻蚀，刻蚀后，会在外延层202表面形成一个通孔。
在刻蚀过程中，由于第一栅叠层结构250’和第二栅叠层结构250在连接处形成台阶，且沟道孔270的侧壁呈倾斜趋势，连接处的窗口较小，当进行冲孔时，会将第一栅叠层结构250’和第二栅叠层结构250连接处的ONO侧壁结构损坏，形成暴露出电荷存储层213的缺口，如图中B处所示。在第一栅叠层结构250’和第二栅叠层结构250连接处，隧穿介质层212、电荷存储层213、阻挡介质层214至少一层断开，即缺口依次穿过隧穿介质层212、电荷存储层213和阻挡介质层214；或缺口仅穿过隧穿介质层212；或缺口穿过隧穿介质层212和至少部分电荷存储层213。而当隧穿介质层212、电荷存储层213和阻挡介质层214中至少一层断开时，会在倾斜结构或台阶附近处形成暴露出电荷存储层213的缺口，从而导致存储器件的失效。当阻挡介质层214受损，在后续形成沟道层和栅极导体层时，也可能会造成字线短路的问题，导致失效。
如图4i所示，在一个实施例中，刻蚀完成后，将第一保护层215(多晶硅层)全部刻蚀掉。刻蚀工艺可以选用干法刻蚀或是湿法刻蚀等。这里的第一保护层215的去除是与图4g中描述的实施例相对应的，当隧穿介质层212表面仅沉积了一层第一保护层215时，去除第一保护层215；当隧穿介质层212表面同时沉积了第一保护层215和第二保护层216时，则需要将第一保护层215和第二保护层216都刻蚀掉，刻蚀工艺例如采用湿法刻蚀或干法刻蚀。
如图4j所示，在本实施例中，第一保护层215和电荷存储层213分别由多晶硅和氮化硅组成，刻蚀掉第一保护层215后，暴露出隧穿介质层212以及破损位置的电荷存储层213，由于电荷存储层213的存在，即使在第一栅叠层结构250’和第二栅叠层结构250连接处，沟道侧壁结构遭到损坏，缺口处的电荷存储层213氧化形成氧化层217，仍然可以起到保护作用。即完成台阶位置处的缺口处的电荷存储层212的氧化过程，以由氧化层217来隔开后续形成的沟道层和多个栅极导体。其中，电荷存储层213例如为氮化硅层，氧化后形成氧化硅层。将暴露出电荷存储层213的缺口处的氮化硅氧化为二氧化硅，在B处形成一个氧化层217，使得断开的沟道侧壁结构被氧化层217连接和保护。
如图4k所示，在将第一保护层和第二保护层去除之后，再在暴露的沟道侧壁结构，例如隧穿介质层212和阻挡介质层214的表面形成沟道层218，沟道层218在沟道孔270内连续延伸，覆盖了氧化层217和外延层202上的通孔，沟道层218填满通孔并通过通孔与外延层202导通，外延层202连接到共同的源极区。优选的，沟道层218包括N型掺杂的多晶硅。
由此，即使两栅叠层结构连接处的隧穿介质层212、电荷存储层213和阻挡介质层214部分损坏，暴露出电荷存储层213，但是由于电荷存储层213氧化为氧化层217，氧化层217的存在使后续沉积沟道层218后，能将沟道层218与层间绝缘层240’隔开，避免字线短路。氧化层217起到隔离和保护的作用。
最后，例如可以在沟道孔270内沉积保护材料，例如原子层；以减少在接下来的操作过程中对沟道孔270造成的损伤破坏。
如图4l所示，在形成沟道层218后，还需要去除第一栅叠层结构250’和第二栅叠层结构250上的多个层间绝缘层240’和240，以便后续填充金属层以形成栅极导体。去除层间绝缘层的步骤这里不做详细描述。
如图4m所示，在层间绝缘层240’和240去除的位置填充金属层260，形成多个栅极导体(T1-T4)和选择晶体管及存储晶体管。多个栅极导体由采用原子层沉积的金属层形成，金属层包括钨、铂、钛中的至少一种或其合金。在本实施例中，例如采用金属钨进行填充，制作栅极导体。结合图4h和图4k，如果当ONO侧壁结构被损坏而没有进行处理时，后续在形成沟道层218时，会使得沟道层218可能直接与金属钨接触，造成该处的字线短路，影响存储器件的存储性能。而本发明实施例由于在沟道侧壁结构台阶附近，将氮化硅氧化形成氧化层217，分隔了沟道层218与金属钨栅层，起到了隔离和保护的作用，避免了字线短路和存储器件的失效问题。另外，也由于缺口处的氧化物和氮化物的损坏，使得字线功能被破坏，即使有栅极导体存在，也不能做具有存储功能的存储晶体管。所以，本实施例中，将第一栅叠层结构250’和第二栅叠层结构250连接处的缺口位置的栅极导体T1和被修补后的存储器层以及沟道层218做选择晶体管或者虚拟存储晶体管。将多个子沟道孔210’与多个栅极导体中的多个第一栅极导体T1形成多个第一选择晶体管或虚拟存储晶体管，第一栅极导体T1即为位于台阶附近的栅极导体。
而多个子沟道孔210’与多个栅极导体中的第二栅极导体T2形成多个第二选择晶体管，多个子沟道孔210与多个第三栅极导体T3形成多个第三选择晶体管，多个子沟道孔210和子沟道孔210’与多个栅极导体中的多个第四栅极导体T4形成多个存储晶体管，用作字线功能。其中，第二栅极导体T2和第三栅极导体T3分别包括位于第一栅叠层结构250’和第二栅叠层结构250中距离第一栅极导体T1最远的一层栅极导体；第四栅极导体T4位于第一栅极导体T1与第二栅极导体T2之间以及位于第一栅极导体T1和第三栅极导体T3之间。由于沟道层218的连续，多个存储晶体管之间的存储功能均正常。
由此，即形成了沿着多个沟道孔270的侧壁延伸的多个沟道柱，多个沟道柱分别包括沟道层218以及夹在多个栅极导体和沟道层218之间的隧穿介质层212、电荷存储层213和阻挡介质层214，其中，多个沟道孔270的侧壁上的存储器层具有露出电荷存储层213的缺口，缺口处形成有氧化层217，的氧化层以隔开沟道层218和多个栅极导体。
至此，该3D存储器件400的制造完成，该3D存储器件能正常工作，良率较高，避免了由于存储器层结构破损带来的字线短路问题。上述实施例仅为较佳的部分实施例，但本发明的实施方式不限于此。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的多个栅极导体和多个层间绝缘层的栅叠层结构，且形成贯穿该栅叠层结构的多个沟道柱，沟道柱包括沟道层以及夹在多个栅极导体和沟道层之间的阻挡介质层、电荷存储层和隧穿介质层。且本发明的3D存储器件的多个沟道孔侧壁上的存储器层具有露出电荷存储层的缺口，缺口处形成有氧化层，以隔开沟道层和多个栅极导体，当台阶位置的沟道柱结构遭到破坏时，由转化后的氧化层包覆，避免了栅极导体形成过程中与沟道层造成的字线短路问题，从而避免了存储器件的失效问题，提高了3D存储器件的良率和可靠性。
另外，由于沟道孔侧壁的缺口位置处的阻挡介质层、电荷存储层和隧穿介质层损坏，不能做正常的字线功能，所以将缺口处改做选择晶体管或虚拟存储晶体管，且不影响存储器件其他部位的正常存储功能。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (26)
1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的栅叠层结构和贯穿所述栅叠层结构的多个沟道孔，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；以及
沿着所述多个沟道孔的侧壁延伸的多个沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的存储器层，所述存储器层包括隧穿介质层、电荷存储层和阻挡介质层，
其中，所述侧壁上的存储器层具有露出所述电荷存储层的缺口，所述缺口处形成有氧化层，所述氧化层为所述电荷存储层的氧化层。
2.根据权利要求1所述的3D存储器件，其中，所述缺口依次穿过所述隧穿介质层、电荷存储层和阻挡介质层；
或所述缺口仅穿过所述隧穿介质层；
或所述缺口穿过所述隧穿介质层和至少部分所述电荷存储层。
3.根据权利要求1所述的3D存储器件，其中，所述氧化层包括氧化硅。
4.根据权利要求3所述的3D存储器件，其中，所述电荷存储层为氮化硅层。
5.根据权利要求4所述的3D存储器件，其中，所述隧穿介质层包括氧化硅，所述阻挡介质层包括氧化硅。
6.根据权利要求1所述的3D存储器件，其中，所述沟道孔的侧壁形成有台阶，所述氧化层形成于所述台阶之上。
7.根据权利要求6所述的3D存储器件，其中，所述栅叠层结构包括堆叠的第一叠层和第二叠层，所述台阶位于所述第一叠层和所述第二叠层的界面处；
所述沟道孔分别包括贯穿所述第一叠层的第一通孔和贯穿所述第二叠层的第二通孔，所述第一通孔与所述第二通孔彼此连通。
8.根据权利要求1所述的3D存储器件，其中，所述多个沟道柱与所述多个栅极导体中位于所述缺口位置的第一栅极导体形成多个第一选择晶体管或虚拟存储晶体管。
9.根据权利要求8所述的3D存储器件，其中，所述多个沟道柱分别与所述多个栅极导体中位于所述第一栅极导体两侧且距离所述第一栅极导体最远的第二栅极导体和第三栅极导体形成第二选择晶体管和第三选择晶体管。
10.根据权利要求9所述的3D存储器件，其中，所述多个沟道柱与所述多个栅极导体中位于所述第一栅极导体与所述第二栅极导体之间以及位于所述第一栅极导体和所述第三栅极导体之间的第四栅极导体形成多个存储晶体管。
11.一种3D存储器件的制造方法，包括：
在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道孔；以及
形成沿着所述多个沟道孔的侧壁延伸的多个沟道柱，所述多个沟道柱分别包括沟道层以及夹在多个栅极导体和所述沟道层之间的存储器层，所述存储器层包括隧穿介质层、电荷存储层和阻挡介质层，
其中，所述沟道孔的侧壁上的存储器层具有露出所述电荷存储层的缺口，所述缺口处形成有氧化层，所述氧化层为所述电荷存储层的氧化层。
12.根据权利要求11所述的制造方法，其中，所述缺口依次穿过所述隧穿介质层、电荷存储层和阻挡介质层；
或所述缺口仅穿过所述隧穿介质层；
或所述缺口穿过所述隧穿介质层和至少部分所述电荷存储层。
13.根据权利要求11所述的制造方法，其中，形成所述栅叠层结构的步骤包括：
形成堆叠的第一叠层和第二叠层，所述缺口位于所述第一叠层和所述第二叠层的界面处。
14.根据权利要求13所述的制造方法，其中，形成所述沟道孔的步骤包括：
形成贯穿所述第一叠层的第一通孔和贯穿所述第二叠层的第二通孔，所述第一通孔与所述第二通孔彼此连通。
15.根据权利要求11所述的制造方法，其中，形成所述多个沟道柱的步骤包括：
在所述多个沟道孔的侧壁和底部依次形成阻挡介质层、电荷存储层、隧穿介质层；以及
在所述阻挡介质层上形成沟道层。
16.根据权利要求15所述的制造方法，其中，在形成所述存储器层和形成所述沟道层的步骤之间，还包括：
在所述隧穿介质层上形成第一保护层；
进行刻蚀，以在所述沟道孔的底部形成露出所述衬底，并穿过所述第一保护层、隧穿介质层、电荷存储层和阻挡介质层的通孔；以及
去除所述第一保护层。
17.根据权利要求15所述的制造方法，其中，在形成所述存储器层和形成所述沟道层的步骤之间，还包括：
在所述隧穿介质层上依次形成第一保护层和第二保护层；
进行刻蚀，以在所述沟道孔的底部形成露出所述衬底，并穿过所述第二保护层、第一保护层、隧穿介质层、电荷存储层和阻挡介质层的通孔；以及
去除所述第一保护层和所述第二保护层。
18.根据权利要求16或17所述的制造方法，其中，所述缺口形成于对所述存储层进行刻蚀以在所述沟道孔的底部形成所述通孔的过程中。
19.根据权利要求18所述的制造方法，其中，所述第一保护层和所述电荷存储层分别为多晶硅层和氮化硅层，去除所述第一保护层的方法包括干法刻蚀和湿法刻蚀。
20.根据权利要求19所述的制造方法，其中，所述氧化层包括氧化硅。
21.根据权利要求20所述的制造方法，其中，所述隧穿介质层包括氧化硅，所述阻挡介质层包括氧化硅。
22.根据权利要求21所述的制造方法，其中，去除所述第一保护层后还包括：在去除所述第一保护层后的所述沟道孔中，将所述缺口附近的氮化硅氧化成氧化硅。
23.根据权利要求17所述的制造方法，其中，所述第二保护层由氧化硅组成，去除所述第二保护层的方法包括干法刻蚀和湿法刻蚀。
24.根据权利要求11所述的制造方法，其中，所述多个沟道柱与所述多个栅极导体分别形成多个选择晶体管和多个存储晶体管。
25.根据权利要求24所述的制造方法，其中，所述多个沟道柱与所述多个栅极导体中位于所述缺口位置的第一栅极导体形成多个第一选择晶体管或虚拟存储晶体管。
26.根据权利要求11所述的制造方法，其中，所述多个栅极导体由采用原子层沉积的金属层形成，所述金属层包括钨、铂、钛中的至少一种或其合金。
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