CN111293121B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：衬底；位于衬底上的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿栅叠层结构的多个沟道柱；以及贯穿栅叠层结构的多个假沟道柱，其中，假沟道柱的材料为介质材料。该3D存储器件采用介质材料形成假沟道柱，避免了假沟道柱底部漏电问题，提高了3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比， NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，包括衬底及位于衬底上的栅叠层结构，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，在存储器件的器件区形成栅叠层结构，栅叠层结构包括用于存储的核心区域 (Core region)、台阶区域(stair-step region)和切割区域(scribe line)，在平台区域采用沟道柱(Channel Hole,CH)形成具有存储功能的存储单元串，在台阶区域的非存储区域形成具有支撑功能的假沟道柱(Dummy Channel Hole,DCH)。现有技术在形成沟道柱结构和假沟道柱结构时，由于沟道柱与假沟道柱的高度偏差大，并且假沟道柱的关键尺寸(critical dimension,CD)大于沟道柱的关键尺寸，因此在假沟道柱底部形成的外延层(Selctive Epitaxial Growth,SEG)较薄，在工艺过程中容易因过蚀刻而与衬底中的导电层短接，造成漏电甚至损坏器件。

因此，亟需对现有技术的3D存储器件及其制造方法进行进一步改进，以解决上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，假沟道柱的材料为介质材料，避免了假沟道柱底部漏电问题。

根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述栅叠层结构的多个假沟道柱，其中，所述假沟道柱的材料为介质材料。

优选地，还包括：填充于多个第一开口内的所述介质材料，所述多个假沟道柱形成于多个第二开口内，其中，位于所述第一开口内的所述介质材料和所述多个假沟道柱是同时形成的。

优选地，所述栅叠层结构包括核心区域和台阶区域，多个所述第一开口形成于所述核心区域，多个所述第二开口形成于所述台阶区域。

优选地，所述第一开口将位于所述栅叠层结构顶部的所述栅极导体划分为多个顶部选择栅，填充于所述多个第一开口内的所述介质材料将所述多个顶部选择栅隔离。

优选地，还包括：位于所述栅叠层结构表面的保护层。

根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱；以及在形成所述多个沟道柱之前，形成所述多个假沟道柱，其中，所述多个假沟道柱的材料为介质材料。

优选地，形成所述多个假沟道柱的方法包括：在所述栅叠层结构表面形成多个第一开口，以形成多个顶部选择栅；形成贯穿所述栅叠层结构的多个第二开口；以及形成填充于所述第一开口和所述第二开口内的介质材料，其中，所述第一开口内的所述介质材料将所述多个顶部选择栅隔离，所述第二开口内的所述介质材料形成所述假沟道柱。

优选地，所述栅叠层结构具有核心区域和台阶区域，多个所述第一开口形成于所述核心区域并贯穿所述栅叠层结构顶部的所述栅极导体，多个所述第二开口形成于所述台阶区域并贯穿所述栅叠层结构。

优选地，在形成所述介质材料之后，还包括：对位于所述栅叠层结构表面的所述介质材料进行平坦化处理。

优选地，在形成所述多个沟道柱之后，还包括：形成位于所述栅叠层结构表面的保护层。

本发明提供的3D存储器件及其制造方法，采用介质材料形成假沟道柱，避免了假沟道柱底部漏电问题，提高了3D存储器件的良率和可靠性；进一步地，介质材料可以同时填充于第一开口和第二开口内，以形成假沟道柱，并同时充当缓冲层和隔离相邻顶部选择栅的介质填充材料，节省了工艺成本和步骤；进一步地，在去除对介质材料进行平坦化处理之后，降低了核心区域与切割区域之间的高度差，不再需要额外的平坦化处理步骤，进一步节省了工艺成本和步骤。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a至3e示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，包括衬底及位于衬底上的栅叠层结构，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，在存储器件的器件区形成栅叠层结构，栅叠层结构包括用于存储的核心区域 (Core region)、台阶区域(stair-step region)和切割区域(scribe line)，在平台区域采用沟道柱(Channel Hole,CH)形成具有存储功能的存储单元串，在台阶区域的非存储区域形成具有支撑功能的假沟道柱(Dummy Channel Hole,DCH)。在传统工艺中，3D存储器件的制造方法通常包括以下步骤：核心区域平坦化(CorePlanarization,CPL)；缓冲层(Buffer OX) 平坦化；顶部选择栅切割(Top selective GateCut,TSG-Cut)；填充顶部选择栅开口；形成硬掩膜；形成沟道柱和假沟道柱；形成顶部保护层。在以上步骤之后，切割区域的表面是不平整的，切割区域与核心区域的表面往往具有较大的高度差，进而影响后续其它工艺的进行(例如键合工艺)，因此还需要对顶部保护层再次进行平坦化，然而，平坦化次数的增加不仅增加成本，而且降低了3D存储器件的良率和可靠性，导致器件性能的降低。进一步地，在形成沟道柱结构和假沟道柱结构时，由于沟道柱与假沟道柱的高度偏差大，并且假沟道柱的关键尺寸(critical dimension,CD)大于沟道柱的关键尺寸，因此在假沟道柱底部形成的外延层(Selctive Epitaxial Growth,SEG)较薄，在工艺过程中容易因过蚀刻而与衬底中的导电层短接，造成漏电甚至损坏器件。

本申请的发明人注意到上述影响存储器件的良率和可靠性的问题，因而提出进一步改进的存储器件的制造方法及存储器件。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱 110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的栅叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的栅叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161 分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1 至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133 连接至同一条地选择线GSL。

在另外一些实施例中，在3D存储器件200的非存储区域具有多个假沟道柱(未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。

图3a至3e示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经在衬底101上形成栅叠层结构120的半导体结构，如图3a所示。

该栅叠层结构120包括交替堆叠的多个层间绝缘层151和多个栅极导体，栅极导体包括顶部栅极导体122。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，栅极导体例如为金属层。该半导体结构还包括覆盖于栅叠层结构的台阶区域表面的介质层 152。在替代的实施例中，可以采用绝缘叠层结构代替栅叠层结构120，绝缘叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层

在绝缘层153和栅叠层结构120表面还具有第一开口171，第一开口171为顶部选择栅切口，位线可以连接到通过顶部选择栅切口在空间上分开沟道柱。

栅叠层结构120中的多个栅极导体将进一步连接至字线，为了形成从栅极导体到达字线的导电通道，多个栅极导体例如图案化为台阶状，即，每个栅极导体的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个栅极导体的图案化步骤之后，可以采用绝缘层153覆盖栅叠层结构120。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个栅极导体之间及其上方的绝缘层。

进一步地，例如采用离子注入在衬底101中形成多个阱区(未示出)。在衬底101中形成的多个阱区例如包括深N阱、位于深N阱中的高压P 阱、与高压P阱相邻接的高压N阱、位于高压P阱中的P+掺杂区、位于高压N阱中的N+掺杂区。在该实施例中，高压P阱作为沟道柱的公共源区，高压N阱用于对公共源区的预充电，P+掺杂区和N+掺杂区分别作为接触区以减小接触电阻。该高压P阱作为多个沟道柱的公共源区。

进一步地，在栅叠层结构120的台阶区域形成多个第二开口172，如图3b所示。

采用各向异性的蚀刻方法蚀刻绝缘层153和栅叠层结构120，以形成第二开口172，第二开口172贯穿绝缘层153和栅叠层结构120，且深度不超过衬底101的表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面处停止。

进一步地，在第一开口171和第二开口172内填充介质材料，以形成假沟道柱140，如图3c所示。例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，填充介质材料。优选地，采用高密度等离子体沉积(High-Density Plasma,HDP)工艺形成介质材料。在形成假沟道柱后，对半导体结构进行平坦化处理。介质材料例如氧化硅或任意绝缘材料。

位于第一开口171内的介质材料使得相邻两顶部选择栅122相互电隔离，顶部选择栅122将进一步连接至字线。位于第二开口172内的介质材料形成假沟道柱140。

在上述的实施例中，描述了3D存储器件的字线及其与沟道柱之间的电连接。该3D存储器件还可以包括与位线同时形成的位线、串选择线、源选择线、源极线。如上所述，字线、串选择线、源选择线分别与相应的栅极导体层电连接，源极线与公共源区电连接。

在该实施例中，假沟道柱140包括介质材料，因此不与沟道柱同时形成，底部不会形成外延层，因此避免了假沟道柱140底部外延层的漏电问题。进一步地，在形成假沟道柱140的同时填充了顶部选择栅的第一开口171，并且在栅叠层结构120表面形成的介质材料充当了缓冲层，节省了成本和工艺步骤。进一步地，现有技术在形成栅叠层结构120之后，对栅叠层结构120的核心区域和缓冲层进行平坦化处理，与现有技术不同，该实施例在第一开口171和第二开口172内填充介质材料之后进行平坦化处理，降低了核心区域与切割区域之间的高度差，并且由于后续工艺不会造成半导体结构表面不平整的问题，并且后续工艺不再需要进行平坦化处理，节省了成本和步骤，提高了良率。

进一步地，在与第一开口171对应的位置形成多个沟道孔173，如图3d所示。

采用各向异性的蚀刻方法蚀刻绝缘层153和栅叠层结构120，以形成沟道孔173，沟道孔173贯穿绝缘层153和栅叠层结构120，且深度不超过衬底101的表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底 101的表面处停止。

进一步地，在沟道孔173内形成沟道柱110，如图3e所示。

在该步骤中，在沟道孔173的底部形成外延层115，之后在沟道孔 173的侧壁形成沟道层、隧穿介质层、电荷存储层和阻挡介质层，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。进一步地，形成位于沟道柱110顶部的介质材料117以及覆盖于半导体结构表面的保护层154。此时半导体结构的表面仍是大致平整的，因此不需要进一步进行平坦化处理。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (8)

1.一种3D存储器件，其特征在于，包括：

衬底；

位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述栅叠层结构的多个沟道柱；以及

贯穿所述栅叠层结构的多个假沟道柱，

其中，所述栅叠层结构具有被相同的介质材料填充的多个第一开口和多个第二开口，各个所述第一开口的位置分别与各个所述沟道柱的位置相对应，且各所述第一开口位于所述栅叠层结构顶部并将所述栅极导体划分为多个顶部选择栅，各所述第二开口位于非存储区域，形成于所述多个第二开口内的所述介质材料分别作为所述假沟道柱。

2.根据权利要求1所述的3D存储器件，其特征在于，填充于所述多个第一开口内的所述介质材料将所述多个顶部选择栅隔离。

3.根据权利要求1所述的3D存储器件，其特征在于，还包括：位于所述栅叠层结构表面的保护层。

4.一种3D存储器件的制造方法，其特征在于，包括：

形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

在所述栅叠层结构表面形成多个第一开口，以形成多个顶部选择栅；

形成贯穿所述栅叠层结构的多个第二开口；

形成填充于所述第一开口和所述第二开口内的介质材料；以及

形成贯穿所述栅叠层结构的多个沟道柱；

其中，各所述第一开口位于用于存储的核心区域且分别与各个所述沟道柱的位置相对应，各所述第二开口位于非存储区域，形成于所述多个第二开口内的所述介质材料分别作为假沟道柱。

5.根据权利要求4所述的制造方法，其特征在于，填充于所述第一开口内的所述介质材料将所述多个顶部选择栅隔离。

6.根据权利要求4所述的制造方法，其特征在于，多个所述第一开口贯穿所述栅叠层结构顶部的所述栅极导体，多个所述第二开口贯穿所述栅叠层结构。

7.根据权利要求4所述的制造方法，其特征在于，在形成所述介质材料之后，还包括：对位于所述栅叠层结构表面的所述介质材料进行平坦化处理。

8.根据权利要求4所述的制造方法，其特征在于，在形成所述多个沟道柱之后，还包括：形成位于所述栅叠层结构表面的保护层。

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