CN111180459A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；叠层结构，位于衬底上，包括交替堆叠的多个栅极导体层与层间绝缘层；沟道柱，穿过叠层结构；导电柱，一端延伸至沟道柱内并与沟道柱的沟道层接触，另一端伸出沟道柱外。该3D存储器件通过将导电柱伸入沟道柱中与沟道层直接接触，从而降低了沟道层与导电柱连接区域整体电阻。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联。在形成沟道柱后，需要采用导电柱向沟道柱中的沟道层供电，然而导电柱需要通过插塞结构才能与沟道层电连接，从而使得沟道柱与导电柱的连接区域整体电阻很高，造成了沟道层开启电流与亚阈值摆幅的恶化。因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将导电柱伸入沟道柱中与沟道层直接接触，从而降低了沟道层与导电柱连接区域整体电阻。
根据本发明的一方面，提供了一种3D存储器件，包括：衬底；叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与层间绝缘层；沟道柱，穿过所述叠层结构；导电柱，一端延伸至所述沟道柱内并与所述沟道柱的沟道层接触，另一端伸出所述沟道柱外。
优选地，所述导电柱包括金属芯和包围所述金属芯的金属阻挡表层。
优选地，所述导电柱包括连接的上段柱和下段柱，所述上段柱与所述下段柱均呈圆台形，且所述下段柱的顶面沿径向突出于所述上段柱。
优选地，所述沟道层的材料包括多晶硅，其中，所述沟道层中具有掺杂离子，所述金属阻挡表层与所述沟道层之间为欧姆接触。
优选地，所述金属阻挡表层的材料包括金属材料和/或金属氮化物材料，所述金属阻挡表层与所述沟道层的接触面形成金属硅化物。
优选地，所述金属阻挡表层的材料包括钛和/或氮化钛，所述金属阻挡表层与所述沟道层的接触面形成硅化钛。
优选地，还包括隔离层，覆盖所述叠层结构与所述沟道柱，其中，所述导电柱自所述隔离层表面延伸至所述沟道柱中。
优选地，所述隔离层的材料包括氧化硅。
优选地，所述金属芯的材料包括钨。
优选地，所述导电柱还包括粘结层，位于所述隔离层与所述金属芯之间，分别与所述隔离层与所述金属芯接触。
根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；形成穿过所述叠层结构的沟道柱，所述沟道柱包括沟道层；以及形成导电柱，所述导电柱的一端延伸至所述沟道柱内并与所述沟道柱的沟道层接触，另一端伸出所述沟道柱外。
优选地，所述导电柱包括金属芯和包围所述金属芯的金属阻挡表层。
优选地，形成所述导电柱的步骤包括：在所述沟道柱中形成凹槽，至少位于所述凹槽侧壁处的部分沟道层被暴露；在所述凹槽中形成所述金属阻挡表层，至少覆盖所述凹槽侧壁；在所述凹槽中填充牺牲层；形成覆盖所述牺牲层的隔离层；自所述隔离层表面延伸至所述牺牲层表面形成通孔；经所述通孔去除所述牺牲层重新形成所述凹槽，并暴露所述金属阻挡表层；以及在所述凹槽与所述通孔中填充金属材料形成所述金属芯。
优选地，所述凹槽与所述通孔均呈圆台形，且所述凹槽的开口径向突出于所述通孔，所述金属柱与所述凹槽和所述通孔共形。
优选地，所述隔离层的材料包括氧化硅。
优选地，所述金属芯的材料包括钨。
优选地，在形成所述金属芯之前，形成所述导电柱的步骤还包括：覆盖所述通孔的侧壁形成粘结层，其中，所述粘结层分别与所述隔离层以及所述金属芯接触。
优选地，所述沟道层的材料包括多晶硅，其中，所述沟道层中具有掺杂离子，所述金属阻挡表层与所述沟道层之间为欧姆接触。
优选地，所述金属阻挡表层的材料包括金属材料和/或金属氮化物材料，所述金属阻挡表层与所述沟道层的接触面形成金属硅化物。
优选地，所述金属阻挡表层的材料包括钛和/或氮化钛，所述金属阻挡表层与所述沟道层的接触面形成硅化钛。
根据本发明实施例提供的3D存储器件及其制造方法，通过将导电柱的一端延伸至沟道柱内使得导电柱与沟道层直接接触，从而降低了沟道层与导电柱连接区域整体电阻。与现有技术相比，由于本发明实施例去掉了多晶硅插塞结构，将导电柱延长至沟道柱中，导电柱直接与沟道层电连接，从而达到了减少接触电阻的目的。
进一步的，通过在导电柱中设置金属阻挡层，从而防止了导电柱的金属芯扩散。同时，金属阻挡层还能与沟道层反应生成金属硅化物，进一步降低了导电柱与沟道层之间的接触电阻。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至图3i示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图。
图4a与图4b示出了本发明实施例的效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)109分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙109分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙109分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
图3a至图3i示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图，其中的截面图可参照图2中的AA线截取。
该方法开始于已经形成多个阱区的半导体衬底101，如图3a所示，其中，衬底101例如是单晶硅衬底。为了清楚起见，如图3a中并未示出衬底101中的阱区结构。
进一步的，在半导体衬底101上形成叠层结构120，并覆盖叠层结构120形成隔离层102，穿过隔离层102与叠层结构120形成多个沟道柱110，如图3a所示，其中，隔离层102的材料例如由氧化硅组成。
在本实施例中，叠层结构120包括交替堆叠的多个栅极导体层121、122、123与层间绝缘层124，其中，栅极导体层121、122、123的材料例如由金属钨或铜等导体材料组成，层间绝缘层124例如由氧化硅等绝缘材料组成。
沟道柱110包括沟道层111、隧穿介质层112、电荷存储层113、栅介质层114、绝缘芯部115、外延结构116以及氧化部117。沟道层111、隧穿介质层112、电荷存储层113以及栅介质层114依次围绕绝缘芯部115。外延结构116位于沟道柱110底部，分别与沟道层111以及衬底101接触。外延结构116侧壁靠近底部栅极导体层123的部分被原位氧化，形成氧化部117，作为底部选择晶体管的栅介质。其中，沟道层111和外延结构116例如由多晶硅组成，隧穿介质层112、栅介质层114、绝缘芯部115以及氧化部116分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅。在形成沟道层111时，需要对沟道层111进行离子掺杂(implant)，例如p型掺杂，沟道层111的材料为p掺杂的多晶硅。
然而本发明实施例并不显与此，本领域技术人员可以根据需要对沟道柱110、叠层结构120以及隔离层102的材料进行其他设置。
进一步的，在沟道柱中形成凹槽103，如图3b所示。
在该步骤中，例如在衬底101的表面上形成光刻掩模，然后进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻自绝缘芯部115表面开始在到达绝缘芯部115中的预定深度时停止，形成对应的多个凹槽103。其中，至少位于凹槽103侧壁处的部分沟道层111被暴露。在蚀刻之后通过在溶剂中溶解或灰化去除光刻掩模。
在本实施例中，每个凹槽103底部与栅叠层结构中最上方的层间绝缘层124平齐。然而本发明实施例并不限于此，本领域技术人员可以根据需要对凹槽103的深度进行相应设置。
进一步的，在凹槽103中形成金属阻挡表层141，如图3c所示。
在该步骤中，例如采用物理气相沉积(Physical Vapor Deposition,PVD)、原子层沉积(Atomic layer deposition,ALD)工艺覆盖凹槽103的底部与侧壁形成金属阻挡表层141，金属阻挡表层141在凹槽103的侧壁与沟道层111接触。
在本实施例中，金属阻挡表层141的材料例如由金属钛和/或氮化钛组成，由于本实施例中的沟道层111的材料为p掺杂的多晶硅，因此金属阻挡表层141与沟道层111之间为欧姆接触，金属阻挡表层141与沟道层111的接触面形成硅化钛(Ti silicide)，有利于降低接触电阻。然而本发明实施例并不限于此，本领域技术人员可以根据需要对金属阻挡表层141的材料进行其他设置，例如IVB族中的其他元素组成的材料，与沟道层111的接触面形成其他金属硅化物。
进一步的，在凹槽中填充牺牲层104，如图3d所示。
在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺在凹槽中形成牺牲层104，使得牺牲层104覆盖金属阻挡表层141，其中，牺牲层104与金属阻挡表层141具有相对较高的刻蚀选择比，如下文所述，牺牲层104将替换成金属芯，在该实施例中，牺牲层104例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对牺牲层104的材料进行其他设置。
进一步的，覆盖沟道柱、金属阻挡表层以及牺牲层104形成隔离层102，如图3e所示。
在该步骤中，例如采用CVD工艺在半导体结构表面沉积氧化硅，加厚前述步骤中形成的隔离层102。
进一步的，自隔离层102表面延伸至牺牲层104表面形成通孔105，如图3f所示。
在该步骤中，例如在隔离层102的表面上形成光刻掩模，然后进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达牺牲层104表面时停止。其中，牺牲层104被通孔105暴露。在蚀刻之后通过在溶剂中溶解或灰化去除光刻掩模。
进一步的，经通孔105去除牺牲层重新形成所述凹槽103，如图3g所示，其中，例如采用湿法腐蚀工艺移除牺牲层104，从而暴露金属阻挡表层141。
进一步的，覆盖通孔105的侧壁形成粘结层142，图3h所示。
在该步骤中，例如采用PVD、ALD工艺形成粘结层142，其中，粘结层142的材料例如由钛和/或氮化钛组成，使得粘结层142可以与氧化硅隔离层紧密结合。在本实施例中，粘结层142还可以沿通孔142与凹槽141的连接处延伸，使得粘结层142与金属阻挡表层141接触。然而本发明实施例并不限于此，本领域技术人员可以根据需要对粘结层142的材料进行其他设置。
进一步的，在通孔与凹槽中填充金属材料形成金属芯143，如图3i所示。其中，金属阻挡表层141、粘结层142以及金属芯143组成导电柱140。
在该步骤中，例如采用CVD工艺形成金属芯143，其中，金属芯143的材料例如由金属钨组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对金属芯143的材料进行其他设置。
在本实施例中，金属芯143的下部位于凹槽中，与覆盖凹槽底部、侧壁的金属阻挡表层141接触，由于在前述步骤中，金属阻挡表层141与沟道层111已经形成了欧姆接触，因此金属芯143可以直接经过金属阻挡表层141与沟道层111实现电连接。金属芯143的上部位于通孔中，由于在前述步骤中已经在通孔的侧壁形成了由钛和/或氮化钛组成的粘结层142，使得钨材料的金属芯143可以通过粘结层142与氧化硅材料的隔离层102结合。
在本实施例中，凹槽与通孔均呈圆台形，且凹槽的开口径向突出于通孔，金属柱140与凹槽和通孔的形状一致，具体的，金属柱140包括连接的上段柱(位于通孔中)和下段柱(位于凹槽中)，上段柱与下段柱均呈圆台形，且下段柱的顶面沿径向突出于上段柱。
如图3i所示，通过上述步骤工艺步骤形成了本发明实施例的3D存储器件，包括：衬底101、隔离层102、沟道柱110、叠层结构120以及导电柱140。
叠层结构120位于衬底101上，包括交替堆叠的多个栅极导体层与层间绝缘层。沟道柱110穿过叠层结构120与衬底101接触，沟道柱110的具体结构可参考图3a的描述，此处不再赘述。
隔离层102覆盖叠层结构120与沟道柱110。导电柱140一端延伸至沟道柱110内并与沟道柱110的沟道层111接触，另一端伸出沟道柱110并暴露外在隔离层102表面，以向沟道柱110供电。导电柱140包括：金属阻挡表层141、粘结层142以及金属芯143。金属阻挡表层141与沟道柱110中的沟道层111直接接触。金属芯143与金属阻挡表层142直接接触，并通过金属阻挡表层142与沟道层111电连接。金属芯143自隔离层102表面延伸至沟道柱110中。粘结层142位于隔离层102与金属芯143之间，分别与隔离层102与金属芯143接触。
在本实施例中，金属阻挡表层141的材料包括钛和/或氮化钛，沟道层111的材料包括多晶硅，其中，沟道层111中具有掺杂离子，金属阻挡表层141与沟道层111之间为欧姆接触。金属阻挡表层141与沟道层111的接触面形成硅化钛材料。隔离层102的材料包括氧化硅，金属芯143的材料包括钨，粘结层142的材料包括钛和/或氮化钛。
图4a与图4b示出了本发明实施例的效果分析示意图，其中，图4a为用常规工艺制造的沟道柱电连接部分的结构示意图，图4b为用本发明实施例工艺制造的沟道柱电连接部分的结构示意图。
如图4a与图4b所示，在常规的3D存储器件的制造工艺中，首先需要在沟道柱上部需要形成多晶硅插塞结构261，该插塞结构261与沟道层111接触。然后需要在隔离层202中形成导电柱262，导电柱262作为引线需要经过插塞结构261才能够与沟道层211实现电连接，使得沟道柱与导电柱的连接区域整体电阻很高，造成了沟道层开启电流与晶体管的亚阈值摆幅的恶化。
而根据本发明实施例提供的3D存储器件及其制造方法，通过将导电柱140的一端延伸至沟道柱内使得导电柱140与沟道层111直接接触，从而降低了沟道层111与导电柱140连接区域整体电阻，这是由于去掉了多晶硅插塞结构，将导电柱140延长至沟道柱中，导电柱140直接与沟道层111电连接，从而达到了减少接触电阻的目的。
进一步的，通过在导电柱中设置金属阻挡层141，从而防止了导电柱的金属芯143扩散。同时，在沟道层111中掺杂离子，使得沟道层111与金属阻挡表层141之间形成欧姆接触，进一步减小了导电柱与沟道层之间的接触电阻。
进一步的，将金属阻挡表层141的材料设置成钛和/或氮化钛，与多晶硅沟道层111的接触面形成硅化钛材料，增加了接触面的导电性能。
进一步的，直接在那凹槽与通孔中填出金属芯143，一次成型，省去了常规工艺中的插塞结构，该金属芯143自隔离层102的表面延伸至沟道柱中，金属芯143的机械强度、整体性以及一致性均得到提升，并且上段柱与下段柱均呈圆台形，且下段柱的顶面沿径向突出于上段柱，从而增加了导电柱的机械强度。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (20)
1.一种3D存储器件，包括：
衬底；
叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与层间绝缘层；
沟道柱，穿过所述叠层结构；
导电柱，一端延伸至所述沟道柱内并与所述沟道柱的沟道层接触，另一端伸出所述沟道柱外。
2.根据权利要求1所述的3D存储器件，其中，所述导电柱包括金属芯和包围所述金属芯的金属阻挡表层。
3.根据权利要求1所述的3D存储器件，其中，所述导电柱包括连接的上段柱和下段柱，所述上段柱与所述下段柱均呈圆台形，且所述下段柱的顶面沿径向突出于所述上段柱。
4.根据权利要求2所述的3D存储器件，其中，所述沟道层的材料包括多晶硅，
其中，所述沟道层中具有掺杂离子，所述金属阻挡表层与所述沟道层之间为欧姆接触。
5.根据权利要求4所述的3D存储器件，其中，所述金属阻挡表层的材料包括金属材料和/或金属氮化物材料，所述金属阻挡表层与所述沟道层的接触面形成金属硅化物。
6.根据权利要求5所述的3D存储器件，其中，所述金属阻挡表层的材料包括钛和/或氮化钛，所述金属阻挡表层与所述沟道层的接触面形成硅化钛。
7.根据权利要求1所述的3D存储器件，还包括隔离层，覆盖所述叠层结构与所述沟道柱，
其中，所述导电柱自所述隔离层表面延伸至所述沟道柱中。
8.根据权利要求7所述的3D存储器件，其中，所述隔离层的材料包括氧化硅。
9.根据权利要求8所述的3D存储器件，其中，所述金属芯的材料包括钨。
10.根据权利要求9所述的3D存储器件，所述导电柱还包括粘结层，位于所述隔离层与所述金属芯之间，分别与所述隔离层与所述金属芯接触。
11.一种3D存储器件的制造方法，包括：
在衬底上形成叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；
形成穿过所述叠层结构的沟道柱，所述沟道柱包括沟道层；以及
形成导电柱，所述导电柱的一端延伸至所述沟道柱内并与所述沟道柱的沟道层接触，另一端伸出所述沟道柱外。
12.根据权利要求11所述的制造方法，其中，所述导电柱包括金属芯和包围所述金属芯的金属阻挡表层。
13.根据权利要求12所述的制造方法，其中，形成所述导电柱的步骤包括：
在所述沟道柱中形成凹槽，至少位于所述凹槽侧壁处的部分沟道层被暴露；
在所述凹槽中形成所述金属阻挡表层，至少覆盖所述凹槽侧壁；
在所述凹槽中填充牺牲层；
形成覆盖所述牺牲层的隔离层；
自所述隔离层表面延伸至所述牺牲层表面形成通孔；
经所述通孔去除所述牺牲层重新形成所述凹槽，并暴露所述金属阻挡表层；以及
在所述凹槽与所述通孔中填充金属材料形成所述金属芯。
14.根据权利要求13所述的制造方法，其中，所述凹槽与所述通孔均呈圆台形，且所述凹槽的开口径向突出于所述通孔，所述金属柱与所述凹槽和所述通孔共形。
15.根据权利要求14所述的制造方法，其中，所述隔离层的材料包括氧化硅。
16.根据权利要求15所述的制造方法，其中，所述金属芯的材料包括钨。
17.根据权利要求16所述的制造方法，其中，在形成所述金属芯之前，形成所述导电柱的步骤还包括：覆盖所述通孔的侧壁形成粘结层，
其中，所述粘结层分别与所述隔离层以及所述金属芯接触。
18.根据权利要求11-17任一所述的制造方法，其中，所述沟道层的材料包括多晶硅，
其中，所述沟道层中具有掺杂离子，所述金属阻挡表层与所述沟道层之间为欧姆接触。
19.根据权利要求18所述的制造方法，其中，所述金属阻挡表层的材料包括金属材料和/或金属氮化物材料，所述金属阻挡表层与所述沟道层的接触面形成金属硅化物。
20.根据权利要求19所述的制造方法，其中，所述金属阻挡表层的材料包括钛和/或氮化钛，所述金属阻挡表层与所述沟道层的接触面形成硅化钛。
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